JPS5877100A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5877100A JPS5877100A JP56175485A JP17548581A JPS5877100A JP S5877100 A JPS5877100 A JP S5877100A JP 56175485 A JP56175485 A JP 56175485A JP 17548581 A JP17548581 A JP 17548581A JP S5877100 A JPS5877100 A JP S5877100A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- address
- memory
- majority circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は冗長性を有する記憶装置に関し、特に半導体集
積回路によるＲＯＭ（読み出し専用メモリ）に適した冗
長性記憶装置に関するものである。
積回路によるＲＯＭ（読み出し専用メモリ）に適した冗
長性記憶装置に関するものである。
従来の冗長性のある半導体メモリにおいては、ウエフ１
の段階でテストして、正常でないメモリ・ブロックにつ
いて、用意しである冗長回路の方に切り換えるという手
法で歩留りを上げようとしていた。しかしながら、この
方法には２つの欠点がある。一つの全部のＩＣについて
テストし、不良があればその時点でプログラム端子に電
圧を印加して修正する（不良ビットから冗長ビット側に
切り換える）ため、時間的、コスト的に効率が悪い。二
つ目は、マスクＲＯＭのように、データが仕込まれてい
るメモリには、全く適用できないという致命的な欠点で
ある。
の段階でテストして、正常でないメモリ・ブロックにつ
いて、用意しである冗長回路の方に切り換えるという手
法で歩留りを上げようとしていた。しかしながら、この
方法には２つの欠点がある。一つの全部のＩＣについて
テストし、不良があればその時点でプログラム端子に電
圧を印加して修正する（不良ビットから冗長ビット側に
切り換える）ため、時間的、コスト的に効率が悪い。二
つ目は、マスクＲＯＭのように、データが仕込まれてい
るメモリには、全く適用できないという致命的な欠点で
ある。
本発明は上記のような欠点を除去すべくなされたもので
、アドレスの１つ１つに対して、それに対応するデータ
を複数個の独立したメモリセルに記憶させておいて、読
み出し要求時に、同じデータが記憶されているはずの複
数個のメモリセルを同時にアクセスし、出力された複数
個のデータを多数決回路に入力して、最も多いデータを
読み出しデータとして出力することによって、ＩＣプロ
セスの不完全性、又はシリコン・ウェス１の欠陥等によ
る記憶セルの異常に対して、何らの外的修正することな
しに、歩留りを飛躍的に向上させることができるもので
ある。
、アドレスの１つ１つに対して、それに対応するデータ
を複数個の独立したメモリセルに記憶させておいて、読
み出し要求時に、同じデータが記憶されているはずの複
数個のメモリセルを同時にアクセスし、出力された複数
個のデータを多数決回路に入力して、最も多いデータを
読み出しデータとして出力することによって、ＩＣプロ
セスの不完全性、又はシリコン・ウェス１の欠陥等によ
る記憶セルの異常に対して、何らの外的修正することな
しに、歩留りを飛躍的に向上させることができるもので
ある。
本発明の実施例を図面と共に説明する。
図に本発明の実施例を示す。同図は、４ＫＸ１ビツトの
ＲＯＭを実現した実施例である。ム５．〜ム０はアドレ
スである。４，５．６はそれぞれ、第１．第２．第３メ
モリブロツクであり、機能的にも、形状的にも全く同様
なものであって、各々４にビットのメモリ容量を有する
。１．２．３は、それぞれ第１．第２．第３のアドレス
デコーダであり、それぞれ、第１．第２＝第３メモリブ
ロック４，５．６の記憶セルをアクセスする。この第１
、第２．第３のアドレスデコーダは、機能、形状共に同
様なものである。７，８．９は、それぞれ、第１．第２
．第３メモリブロック４，５．６からアクセスされたデ
ータをセンスするセンスアンプである。１ｏはセンスア
ンプ７．８．９の出力データのうち最も多い値を出力す
る多数決回路である。１１は多数決回路１ｏの出力デー
タを入力とするトライ・ステート・バッファであって、
チップイネーブル信号ＣＥが低論理レベルにあるときの
み、アクセスされたデータを低インピーダンスでＤｏＵ
Ｔに出力する。
ＲＯＭを実現した実施例である。ム５．〜ム０はアドレ
スである。４，５．６はそれぞれ、第１．第２．第３メ
モリブロツクであり、機能的にも、形状的にも全く同様
なものであって、各々４にビットのメモリ容量を有する
。１．２．３は、それぞれ第１．第２．第３のアドレス
デコーダであり、それぞれ、第１．第２＝第３メモリブ
ロック４，５．６の記憶セルをアクセスする。この第１
、第２．第３のアドレスデコーダは、機能、形状共に同
様なものである。７，８．９は、それぞれ、第１．第２
．第３メモリブロック４，５．６からアクセスされたデ
ータをセンスするセンスアンプである。１ｏはセンスア
ンプ７．８．９の出力データのうち最も多い値を出力す
る多数決回路である。１１は多数決回路１ｏの出力デー
タを入力とするトライ・ステート・バッファであって、
チップイネーブル信号ＣＥが低論理レベルにあるときの
み、アクセスされたデータを低インピーダンスでＤｏＵ
Ｔに出力する。
次に、図の來施例の動作について説明する。最初に、多
数決回路１ｏの機能について説明する。
数決回路１ｏの機能について説明する。
同回路は、３人力多数決であって、その入力をａ。
ｂ、ｃとし、出力をｄとしたとき、次表の真理値に従っ
て動作する。
て動作する。
以下余白
この真理値表を実現する論理式はａｂ＋ｂｃ＋ｃａであ
って、第１図の多数決回路１ｏの論理ゲートで実現でき
る。３人力であるため、結果ｄは必ず決定し、不決定に
なってしまうことは無い。
って、第１図の多数決回路１ｏの論理ゲートで実現でき
る。３人力であるため、結果ｄは必ず決定し、不決定に
なってしまうことは無い。
さて、データのアクセスのため、アドレスＡ、。
〜Ａ０が与えられると、第１のアドレスデコーダ１は、
このアドレスをデコードし、第１メモリブロツク４の４
に個のデータ（１ビツト）のうち、アドレスに対応した
記憶セルをアクセスする。この記憶セルの出力信号はセ
ンスアンプ７で増幅されて、第１メモリブロツク４から
のアクセスデータｄとなる。全く同様にして、センスア
ンプ８゜９の出力には、第２．第３メモリブロツク６．
６からアクセスされたデータｂ、ｃがそれぞれ得られる
。第１．第２．第３メモリブロック４，６゜６には全く
同じデータが格納されているため、第１〜第３のアドレ
スデコーダ１〜３と第１〜第３メモリブロック４〜６．
そしてセンスアンプ７〜９が完全に機能している、即ち
、全く不良のない場合には、ａ＝ｂ＝ｃ（ａ、ｂ、ｃは
１″又は６０″）となる。多数決回路１０は、ａ、ｂ、
ｃのうち、最も多い値、この場合には２個以上存在する
値（′″１″′又は１０″′）をｄに出力する。ＤｏＵ
Ｔには、ＣＥ＝”Ｏ’ でこのｄの値がアクセスデータ
として出力される。従って、回路、が正常であれば。
このアドレスをデコードし、第１メモリブロツク４の４
に個のデータ（１ビツト）のうち、アドレスに対応した
記憶セルをアクセスする。この記憶セルの出力信号はセ
ンスアンプ７で増幅されて、第１メモリブロツク４から
のアクセスデータｄとなる。全く同様にして、センスア
ンプ８゜９の出力には、第２．第３メモリブロツク６．
６からアクセスされたデータｂ、ｃがそれぞれ得られる
。第１．第２．第３メモリブロック４，６゜６には全く
同じデータが格納されているため、第１〜第３のアドレ
スデコーダ１〜３と第１〜第３メモリブロック４〜６．
そしてセンスアンプ７〜９が完全に機能している、即ち
、全く不良のない場合には、ａ＝ｂ＝ｃ（ａ、ｂ、ｃは
１″又は６０″）となる。多数決回路１０は、ａ、ｂ、
ｃのうち、最も多い値、この場合には２個以上存在する
値（′″１″′又は１０″′）をｄに出力する。ＤｏＵ
Ｔには、ＣＥ＝”Ｏ’ でこのｄの値がアクセスデータ
として出力される。従って、回路、が正常であれば。
多数決回路１ｏのとシ得る状態は、ａ ＝ ｂ ＝ ｃ
の場合、つまり１表９最上段（全てｏ″）と最下段（全
て“１ｍ）の場合である。もし、回路のどこかに異常（
故障、欠陥、不良等）があり、ａ、ｂ。
の場合、つまり１表９最上段（全てｏ″）と最下段（全
て“１ｍ）の場合である。もし、回路のどこかに異常（
故障、欠陥、不良等）があり、ａ、ｂ。
Ｃのうち、どれか１個が誤っていて、残る２個が正常で
ある場合には、正常な２個の値は必ず等しい゛から、表
の如く多数決によって、正常な値が検出できるのである
。このときの簀常はアドレスレデコ゛−ダ、メモリブロ
ック（記憶セル）、センスアンプのいずれにあっても、
又重複して発生しても、正常な値が得られる。
ある場合には、正常な２個の値は必ず等しい゛から、表
の如く多数決によって、正常な値が検出できるのである
。このときの簀常はアドレスレデコ゛−ダ、メモリブロ
ック（記憶セル）、センスアンプのいずれにあっても、
又重複して発生しても、正常な値が得られる。
ＬＳＩ（大規模集積回路）でメモリを製造する一ｔ ！
、シリコン・ウェファの欠陥１．プロセスの不完全性
等により、完全に作れるのは少ない。異常のはごく稀れ
でありて、部分的不良が殆んどである。図の回路をり、
Ｓ Ｉて実現するとき、第１．第２、第３メモリブロツ
クを第１図の如く別の場所に配置する。つまり、同じＺ
ドレスに対して３個の記憶セル（同一のデータが格納さ
れている）が・あるが、これらを接近しで配置しない。
、シリコン・ウェファの欠陥１．プロセスの不完全性
等により、完全に作れるのは少ない。異常のはごく稀れ
でありて、部分的不良が殆んどである。図の回路をり、
Ｓ Ｉて実現するとき、第１．第２、第３メモリブロツ
クを第１図の如く別の場所に配置する。つまり、同じＺ
ドレスに対して３個の記憶セル（同一のデータが格納さ
れている）が・あるが、これらを接近しで配置しない。
とい→のは部分的不良により、上記の接近した３個の記
憶セルが同時に破壊されてしま２恐れがあるから、であ
る。これは、アドレスデコーダ、センスアンプについて
も同様なことか言える。この配慮をに、ることにより、
歩留りがさらに向上する。
憶セルが同時に破壊されてしま２恐れがあるから、であ
る。これは、アドレスデコーダ、センスアンプについて
も同様なことか言える。この配慮をに、ることにより、
歩留りがさらに向上する。
図の実施例では、メモリの冗長分は、記憶容量の２倍有
していもと言えるか、記憶部、読み出し部の冗長部分と
本来部分との区別は全く無く、等価であって、部分的不
良がどこに発生しても正常なデータをアクセスできるよ
うにしたものである。
していもと言えるか、記憶部、読み出し部の冗長部分と
本来部分との区別は全く無く、等価であって、部分的不
良がどこに発生しても正常なデータをアクセスできるよ
うにしたものである。
図の実施例の場合は、内部でアクセスされるデータは３
個（ａ、ｂ、ａ）であり、このうちどれか１個が誤った
としても、多数決回路の働きにより正常なデータがアク
セスされるが、一般に、内部でアクセスされるデータが
複数個ｎの場合、こ−１ のうち、ｍ個（ｍ−４−）、Ｄはガウス括彊Σぶ誤った
としても、ｍ入力多数決回路があれば、正常なデータが
アクセスされる。例えば、内部でのアクセスデータが６
個の場合は同時に２個誤ってもよいことになる。
個（ａ、ｂ、ａ）であり、このうちどれか１個が誤った
としても、多数決回路の働きにより正常なデータがアク
セスされるが、一般に、内部でアクセスされるデータが
複数個ｎの場合、こ−１ のうち、ｍ個（ｍ−４−）、Ｄはガウス括彊Σぶ誤った
としても、ｍ入力多数決回路があれば、正常なデータが
アクセスされる。例えば、内部でのアクセスデータが６
個の場合は同時に２個誤ってもよいことになる。
なお、本発明は１個の集積回路に限らず、一般の記憶装
置にも適用することができる。
置にも適用することができる。
以上、説明したように１本発明によれば、メモリ製造時
の不良ビット救済のための修正を何一つ施すことなく、
部分的不良によるデータ誤りを自動的に修正して、正常
なアクセスデータを得ることができるようになって、製
造時の歩留りを飛躍的に向上させることを可能とし、さ
らに、大規模なメモリ・システムにおいても、故障発生
に対し・て、安全度の高い装置を実現することができて
。
の不良ビット救済のための修正を何一つ施すことなく、
部分的不良によるデータ誤りを自動的に修正して、正常
なアクセスデータを得ることができるようになって、製
造時の歩留りを飛躍的に向上させることを可能とし、さ
らに、大規模なメモリ・システムにおいても、故障発生
に対し・て、安全度の高い装置を実現することができて
。
極めて高い効果を有するものである。
図は本発明の実施例の具体的構成図である。
１〜３・００１１アドレス−デコーダ、４〜６ｅ・。
・・・・メモリブロック、１０・・・・・・多数決回路
。
。
Claims (1)
- 【特許請求の範囲】 （１） アドレスの１つ１つに対応してそれぞれ設け
られ、そのアドレスに対応するデータが配憶される複数
個のデータ記憶手段と、上記複数個のデータ記憶手段か
ら読み出される複数個のデータのうち最も多いデータを
検出して、このデータを出力する多数決回路とを備え、
読み出し要求に応じて上記多数決回路の出力を読み出し
データとして出力することを特徴とする記憶装置。 （躊 複数個が奇数個であることを特徴とする特許請求
の範囲第１項記載の記憶装置。 （３）配憶手段が半導体集積回路で実現されていること
を特徴とする特許請求の範囲第１項記載の記憶装置。 （４）記憶手段が読み出し専用メモリであることを向
複数個のデータ記憶手段が、半導体集積回路の互いに近
接していない場所に設けられていることを特徴とする特
許請求の範囲第３項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175485A JPS5877100A (ja) | 1981-10-30 | 1981-10-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175485A JPS5877100A (ja) | 1981-10-30 | 1981-10-30 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877100A true JPS5877100A (ja) | 1983-05-10 |
Family
ID=15996860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56175485A Pending JPS5877100A (ja) | 1981-10-30 | 1981-10-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877100A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0082533A2 (de) * | 1981-12-21 | 1983-06-29 | Siemens Aktiengesellschaft | Verfahren zur Erfassung und Korrektur von Datenfehlern und Vorrichtung zur Durchführung des Verfahrens |
| JPS63163650A (ja) * | 1986-12-26 | 1988-07-07 | Matsushita Electric Ind Co Ltd | Ｉｃカ−ド |
| JPH03221973A (ja) * | 1990-01-29 | 1991-09-30 | Tokyo Electric Co Ltd | 電子写真装置 |
-
1981
- 1981-10-30 JP JP56175485A patent/JPS5877100A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0082533A2 (de) * | 1981-12-21 | 1983-06-29 | Siemens Aktiengesellschaft | Verfahren zur Erfassung und Korrektur von Datenfehlern und Vorrichtung zur Durchführung des Verfahrens |
| EP0082533A3 (de) * | 1981-12-21 | 1985-11-27 | Siemens Aktiengesellschaft | Verfahren zur Erfassung und Korrektur von Datenfehlern und Vorrichtung zur Durchführung des Verfahrens |
| JPS63163650A (ja) * | 1986-12-26 | 1988-07-07 | Matsushita Electric Ind Co Ltd | Ｉｃカ−ド |
| JPH03221973A (ja) * | 1990-01-29 | 1991-09-30 | Tokyo Electric Co Ltd | 電子写真装置 |
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