JP2801933B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 〔概要〕 半導体記憶装置に関し、 試験時間を短縮するとともに試験装置の負担を軽減し
た半導体記憶装置を提供することを目的とし、 行方向および列方向に複数の記憶素子を配列したセル
マトリクスを有する半導体記憶装置において、前記セル
マトリクスに隣接し、少なくとも２行分の記憶素子群を
有し、行方向および列方向で内容の異なる固定データが
予め書き込まれたビット線判定用固定データ格納部と、
前記セルマトリクスに隣接し、少なくとも２列分の記憶
素子群を有し、行方向および列方向で内容の異なる固定
データが予め書き込まれたワード線判定用固定データ格
納部と、前記ビット線判定用固定データ格納部内の行方
向の１対の前記記憶素子のデータを読み出して比較し、
データが一致する場合にビット線の不良判定を行なうビ
ット線異常検出回路と、前記ワード線判定用固定データ
格納部内の列方向の１対の前記記憶素子のデータを読み
出して比較し、データが一致する場合にワード線の不良
判定を行なうワード線異常検出回路と、を具備すること
を特徴とする。
た半導体記憶装置を提供することを目的とし、 行方向および列方向に複数の記憶素子を配列したセル
マトリクスを有する半導体記憶装置において、前記セル
マトリクスに隣接し、少なくとも２行分の記憶素子群を
有し、行方向および列方向で内容の異なる固定データが
予め書き込まれたビット線判定用固定データ格納部と、
前記セルマトリクスに隣接し、少なくとも２列分の記憶
素子群を有し、行方向および列方向で内容の異なる固定
データが予め書き込まれたワード線判定用固定データ格
納部と、前記ビット線判定用固定データ格納部内の行方
向の１対の前記記憶素子のデータを読み出して比較し、
データが一致する場合にビット線の不良判定を行なうビ
ット線異常検出回路と、前記ワード線判定用固定データ
格納部内の列方向の１対の前記記憶素子のデータを読み
出して比較し、データが一致する場合にワード線の不良
判定を行なうワード線異常検出回路と、を具備すること
を特徴とする。
本発明は、半導体記憶装置に関する。
LSI例えば大容量の半導体記憶装置においては、素子
微細化に伴う製造欠陥や潜在的欠陥の発生確率が増大す
るので、機能評価試験は不可欠である。
微細化に伴う製造欠陥や潜在的欠陥の発生確率が増大す
るので、機能評価試験は不可欠である。
半導体記憶装置の評価試験の方法としては、多数のメ
モリセルの全てに外部の試験装置から所定の試験データ
を書き込み、これを読出して試験データと比較する方法
が知られている。
モリセルの全てに外部の試験装置から所定の試験データ
を書き込み、これを読出して試験データと比較する方法
が知られている。
例えば、全てのメモリセルにオール“1"を書き込んだ
後でこれを読出し、“0"が読出されたメモリを不良と判
定し、また、全てのメモリセルにオール“0"を書き込ん
だ後でこれを読出し、“1"が読出されたメモリセルを不
良と判定する。
後でこれを読出し、“0"が読出されたメモリを不良と判
定し、また、全てのメモリセルにオール“0"を書き込ん
だ後でこれを読出し、“1"が読出されたメモリセルを不
良と判定する。
そして、不良メモリセルを冗長セルで置換することに
より、製造歩留り向上を図ることができる。
より、製造歩留り向上を図ることができる。
しかしながら、このような従来の評価方法にあって
は、全てのメモリセルに対して試験データの書込みおよ
び読出しを行う構成であったために、特に、大容量化し
た半導体記憶装置においては、その書込み読出しに相当
の時間がかり、試験に長時間を要するといった問題点が
あった。
は、全てのメモリセルに対して試験データの書込みおよ
び読出しを行う構成であったために、特に、大容量化し
た半導体記憶装置においては、その書込み読出しに相当
の時間がかり、試験に長時間を要するといった問題点が
あった。
さらに、大容量データを扱うことのできる高機能の試
験装置を必要とし、上記試験時間の問題と相まって試験
コストの面で解決すべき課題がある。
験装置を必要とし、上記試験時間の問題と相まって試験
コストの面で解決すべき課題がある。
本発明は、このような問題点に鑑みてなされたもの
で、試験装置を短縮するとともに試験装置の負担を軽減
した半導体記憶装置を提供することを目的としている。
で、試験装置を短縮するとともに試験装置の負担を軽減
した半導体記憶装置を提供することを目的としている。
本発明は、上記目的を達成するために、原理構成図を
第１図に示すように、行方向および列方向に複数の記憶
素子を配列したセルマトリクスを有する半導体記憶装置
において、前記セルマトリクスに隣接し、少なくとも２
行分の記憶素子群を有し、行方向および列方向で内容の
異なる固定データが予め書き込まれたビット線判定用固
定データ格納部と、前記セルマトリクスに隣接し、少な
くとも２列分の記憶素子群を有し、行方向および列方向
で内容の異なる固定データが予め書き込まれたワード線
判定用固定データ格納部と、前記ビット線判定用固定デ
ータ格納部内の行方向の１対の前記記憶素子のデータを
読み出して比較し、データが一致する場合にビット線の
不良判定を行なうビット線異常検出回路と、前記ワード
線判定用固定データ格納部内の列方向の１対の前記記憶
素子のデータを読み出して比較し、データが一致する場
合にワード線の不良判定を行なうワード線異常検出回路
と、を具備することを備することを特徴としている。
第１図に示すように、行方向および列方向に複数の記憶
素子を配列したセルマトリクスを有する半導体記憶装置
において、前記セルマトリクスに隣接し、少なくとも２
行分の記憶素子群を有し、行方向および列方向で内容の
異なる固定データが予め書き込まれたビット線判定用固
定データ格納部と、前記セルマトリクスに隣接し、少な
くとも２列分の記憶素子群を有し、行方向および列方向
で内容の異なる固定データが予め書き込まれたワード線
判定用固定データ格納部と、前記ビット線判定用固定デ
ータ格納部内の行方向の１対の前記記憶素子のデータを
読み出して比較し、データが一致する場合にビット線の
不良判定を行なうビット線異常検出回路と、前記ワード
線判定用固定データ格納部内の列方向の１対の前記記憶
素子のデータを読み出して比較し、データが一致する場
合にワード線の不良判定を行なうワード線異常検出回路
と、を具備することを備することを特徴としている。
本発明では、１つのビット線（例えば第１図のC1列）
を選択しながら、ワード線を順次選択（例えば第１図の
R1行、R2行）すると、C1列とR1行、R2行の交点に接続す
る２つの記憶素子の固定データが読出され、ビット線不
良判定回路で比較される。そして、上記１つのビット線
（C1列）が正常であれば、読出された２つの固定データ
が不一致になり、あるいは、１つのビット線が不良（断
線や隣接ビット線とのショート等）であれば、読出され
た２つの固定データは一致する。これは、上記２つの記
憶素子の固定データをビット線の延在方向（行方向）で
異ならせていることによる。
を選択しながら、ワード線を順次選択（例えば第１図の
R1行、R2行）すると、C1列とR1行、R2行の交点に接続す
る２つの記憶素子の固定データが読出され、ビット線不
良判定回路で比較される。そして、上記１つのビット線
（C1列）が正常であれば、読出された２つの固定データ
が不一致になり、あるいは、１つのビット線が不良（断
線や隣接ビット線とのショート等）であれば、読出され
た２つの固定データは一致する。これは、上記２つの記
憶素子の固定データをビット線の延在方向（行方向）で
異ならせていることによる。
また、１つのワード線（例えばR1行）を選択しなが
ら、ビット線を順次に選択（例えばC1列、C2列）する
と、R1行とC1列、C2列の交点に接続する２つの記憶素子
の固定データが読出され、ワード線不良判定回路で比較
される。そして、上記１つのワード線（R1行）が正常で
あれば、読出された２つの固定データが不一致となり、
あるいは、１つのワード線が不良（断線や隣接ワード線
とのショート等）であれば、読出された２つの固定デー
タが一致する。これは、上記２つの記憶素子の固定デー
タをワード線の延在方向（列方向）で異ならせているこ
とによる。
ら、ビット線を順次に選択（例えばC1列、C2列）する
と、R1行とC1列、C2列の交点に接続する２つの記憶素子
の固定データが読出され、ワード線不良判定回路で比較
される。そして、上記１つのワード線（R1行）が正常で
あれば、読出された２つの固定データが不一致となり、
あるいは、１つのワード線が不良（断線や隣接ワード線
とのショート等）であれば、読出された２つの固定デー
タが一致する。これは、上記２つの記憶素子の固定デー
タをワード線の延在方向（列方向）で異ならせているこ
とによる。
以下、本発明を図面に基づいて説明する。
第２〜５図は本発明に係る半導体記憶装置の一実施例
を示す図である。
を示す図である。
本実施例の半導体記憶装置は第２図に示すようにレイ
アウトする。なお、図示のレイアウトに限定されないこ
とは言うまでもない。
アウトする。なお、図示のレイアウトに限定されないこ
とは言うまでもない。
ワード線WLを選択するワードデコーダ１を間にしてそ
の両側に例えば1024列×1024行のセルマトリクス２を配
置し、セルマトリクス２の一端にビット線BLを選択する
コラムデコーダ３を配置するとともに、ビット線異常検
出回路４およびワード線異常検出回路５を図示位置に配
置する。
の両側に例えば1024列×1024行のセルマトリクス２を配
置し、セルマトリクス２の一端にビット線BLを選択する
コラムデコーダ３を配置するとともに、ビット線異常検
出回路４およびワード線異常検出回路５を図示位置に配
置する。
また、セルマトリクス２を２行分（ワード線WL1、W
L2）および２列分（ビット線BL1、BL2）拡大し、これら
の拡大部分をそれぞれビット線判定用固定データ格納部
６およびワード線判定用固定データ格納部７とする。
L2）および２列分（ビット線BL1、BL2）拡大し、これら
の拡大部分をそれぞれビット線判定用固定データ格納部
６およびワード線判定用固定データ格納部７とする。
第３図は第２図の詳細図で、セルマトリクス２は、列
方向に配列する複数のビット線BL3、BL4、……BLnと、
行方向に配列する複数のワード線WL3、WL4、……WL
nと、ビット線およびワード線の交差点に接続する複数
の記憶素子Ｍと、を備える。また、セルマトリクス２に
隣接してレイアウトするビット線判定用固定データ格納
部６およびワード線判定用固定データ格納部７にも複数
の記憶素子MCR（但し、C:列番号、R:行番号）が備えら
れる。これらの記憶素子MCRは、所定のデータを固定的
に記憶できるもの例えばマスクROMを使用する。あるい
はSRAMやDRAM、EPROMなどの記憶素子またはヒューズ等
を使用してもよい。この場合、プロセス工程で所定のデ
ータを書き込む作業を要する。なお、図中の各記憶素子
Ｍ、MCRにおいて、ハッチングを施したものにはデータ
“1"が、また、ハッチングを施していないものにはデー
タ“0"が予め書き込まれているものとする。例えば記憶
素子にMOSトランジスタを用いていれば“1"を書き込む
トランジスタのしきい電圧Vthを高めておく。
方向に配列する複数のビット線BL3、BL4、……BLnと、
行方向に配列する複数のワード線WL3、WL4、……WL
nと、ビット線およびワード線の交差点に接続する複数
の記憶素子Ｍと、を備える。また、セルマトリクス２に
隣接してレイアウトするビット線判定用固定データ格納
部６およびワード線判定用固定データ格納部７にも複数
の記憶素子MCR（但し、C:列番号、R:行番号）が備えら
れる。これらの記憶素子MCRは、所定のデータを固定的
に記憶できるもの例えばマスクROMを使用する。あるい
はSRAMやDRAM、EPROMなどの記憶素子またはヒューズ等
を使用してもよい。この場合、プロセス工程で所定のデ
ータを書き込む作業を要する。なお、図中の各記憶素子
Ｍ、MCRにおいて、ハッチングを施したものにはデータ
“1"が、また、ハッチングを施していないものにはデー
タ“0"が予め書き込まれているものとする。例えば記憶
素子にMOSトランジスタを用いていれば“1"を書き込む
トランジスタのしきい電圧Vthを高めておく。
ワード線異常検出回路５は、ワード線判定用固定デー
タ格納部７内の２つのビット線BL1、BL2の電位を増幅す
る２つのセンスアンプ5a、5bと、センスアンプ5a、5bか
らの２つの信号の排他的論理和をとるEXORゲート5cとを
備え、２つのビット線BL1、BL2上に読出されたデータを
比較して一致（“1"“1"または“0"“0"）のときに、ワ
ード線不良信号WHLTを出力する。
タ格納部７内の２つのビット線BL1、BL2の電位を増幅す
る２つのセンスアンプ5a、5bと、センスアンプ5a、5bか
らの２つの信号の排他的論理和をとるEXORゲート5cとを
備え、２つのビット線BL1、BL2上に読出されたデータを
比較して一致（“1"“1"または“0"“0"）のときに、ワ
ード線不良信号WHLTを出力する。
ビット線異常検出回路４は、コラムデコーダ３によっ
て選択された任意の１つのビット線BLi（i:3、４、５、
……ｎ）の電位を増幅するセンスアンプ4aと、ビット線
判定用固定データ格納部６の２つの行（R1行、R2行）の
何れを選択中であるかを示す信号SR1、SR2に従って一方
がオンするトランジスタT1、T2と、T1を介してセンスア
ンプ4a出力を取込み保持するR1行データ保持回路4bと、
T2を介してセンスアンプ4a出力を取込み保持するR2行デ
ータ保持回路4cと、両保持回路4b、4cに保持された２つ
のデータの排他的論理和をとるEXORゲート4dとを備え、
１つのビット線BiとR1行のワード線WL1およびR2行のワ
ード線WL2との交差点に接続する２つの記憶素子MCR内の
固定データを比較して一致のときに、ビット線不良信号
BHLTを出力する。
て選択された任意の１つのビット線BLi（i:3、４、５、
……ｎ）の電位を増幅するセンスアンプ4aと、ビット線
判定用固定データ格納部６の２つの行（R1行、R2行）の
何れを選択中であるかを示す信号SR1、SR2に従って一方
がオンするトランジスタT1、T2と、T1を介してセンスア
ンプ4a出力を取込み保持するR1行データ保持回路4bと、
T2を介してセンスアンプ4a出力を取込み保持するR2行デ
ータ保持回路4cと、両保持回路4b、4cに保持された２つ
のデータの排他的論理和をとるEXORゲート4dとを備え、
１つのビット線BiとR1行のワード線WL1およびR2行のワ
ード線WL2との交差点に接続する２つの記憶素子MCR内の
固定データを比較して一致のときに、ビット線不良信号
BHLTを出力する。
次に、作用を説明する。
まず、ワード線の不良判定動作について説明する。第
４図はワード線の不良判定に必要な回路を抜き出した図
である。この図において、記憶素子MCR内に記入した数
字“1"、“0"は予め書き込まれた固定データを表わす。
固定データは、行方向および列方向に異なるように書き
込まれている。
４図はワード線の不良判定に必要な回路を抜き出した図
である。この図において、記憶素子MCR内に記入した数
字“1"、“0"は予め書き込まれた固定データを表わす。
固定データは、行方向および列方向に異なるように書き
込まれている。
今、ワードデコーダ１によって多数のワード線WL3、W
L4、……WLnを順次に選択すると、２つのビット線BL1、
BL2上には、各ワード線に接続する２つの記憶素子MCRの
内容が読出される。例えば、WL3を選択中であれば、BL1
にはＭ1.3の内容（“0"）が、そして、BL2にはＭ2.3の
内容（“1"）が読出され、センスアンプ5a、5bを介して
EXORゲート5cによって不一致（“0"と“1"の組合わせ）
が判定される。
L4、……WLnを順次に選択すると、２つのビット線BL1、
BL2上には、各ワード線に接続する２つの記憶素子MCRの
内容が読出される。例えば、WL3を選択中であれば、BL1
にはＭ1.3の内容（“0"）が、そして、BL2にはＭ2.3の
内容（“1"）が読出され、センスアンプ5a、5bを介して
EXORゲート5cによって不一致（“0"と“1"の組合わせ）
が判定される。
ここで、WL3に断線故障（例えば図中イの部分）が発
生していた場合を考える。この場合、イの部分から先の
WL1が活性化しないので、Ｍ1.1およびＭ2.1の内容に拘
わらず、２本のビットBL1、BL2の電位が等しくなり、そ
の結果、EXORゲート5cで一致がとられ、ワード線不良が
判定される。
生していた場合を考える。この場合、イの部分から先の
WL1が活性化しないので、Ｍ1.1およびＭ2.1の内容に拘
わらず、２本のビットBL1、BL2の電位が等しくなり、そ
の結果、EXORゲート5cで一致がとられ、ワード線不良が
判定される。
また、WL3が隣接のWL4とショートしていた場合を考え
ると、この場合、ワードデコーダ１によってWL3を選択
した際に、このWL3に供給される駆動電流がショート部
を介してWL4にも供給され、WL3とWL4が同電位になろう
として、これらのWL3、WL4に接続する４つの記憶素子Ｍ
1.3、Ｍ2.3、Ｍ1.4、Ｍ2.4のうち、“0"書込みのＭ1.3
とＭ2.4の内容がBL1、BL2に読出され、EXORゲート5cで
一致（“0"、“0"）がとられる結果、ワード線不良が判
定される。
ると、この場合、ワードデコーダ１によってWL3を選択
した際に、このWL3に供給される駆動電流がショート部
を介してWL4にも供給され、WL3とWL4が同電位になろう
として、これらのWL3、WL4に接続する４つの記憶素子Ｍ
1.3、Ｍ2.3、Ｍ1.4、Ｍ2.4のうち、“0"書込みのＭ1.3
とＭ2.4の内容がBL1、BL2に読出され、EXORゲート5cで
一致（“0"、“0"）がとられる結果、ワード線不良が判
定される。
すなわち、ワードデコーダ１によって複数のワード線
WL3、WL4、……WLnを順次に選択するだけで、これらの
ワード線の良否を判定できる。例えば1024行×1024列の
半導体記憶装置であれば、ワード線数は1024本であるか
ら1024回の試験で全てのワード線を試験できる。そし
て、ワード線不良を判定したときのワード線アドレスに
従って、冗長置換等を行えば、歩留りを向上できる。
WL3、WL4、……WLnを順次に選択するだけで、これらの
ワード線の良否を判定できる。例えば1024行×1024列の
半導体記憶装置であれば、ワード線数は1024本であるか
ら1024回の試験で全てのワード線を試験できる。そし
て、ワード線不良を判定したときのワード線アドレスに
従って、冗長置換等を行えば、歩留りを向上できる。
次に、ビット線の不良判定動作について説明する。第
５図はビット線の不良判定に必要な回路を抜き出した図
である。この図において、記憶素子MCR内に記入した数
字“1"、“0"は予め書き込まれた固定データを表わす。
固定データは、行方向および列方向に異なるように書き
込まれている。
５図はビット線の不良判定に必要な回路を抜き出した図
である。この図において、記憶素子MCR内に記入した数
字“1"、“0"は予め書き込まれた固定データを表わす。
固定データは、行方向および列方向に異なるように書き
込まれている。
今、コラムデコーダ３によって例えばビット線BL3を
選択するとともに、図示略のワードデコーダによってワ
ード線WL1を選択した場合、BL3を介してMT3.1の内容
（“1"）がビット線異常検出回路４に送られ、R1行デー
タ保持回路4bに格納される。次いで、選択ビット線をそ
のままにして、ワード線WL2を選択すると、BL3を介して
Ｍ3.2の内容（“0"）がビット線異常検出回路４に送ら
れ、R2行データ保持回路4cに格納される。そして、２つ
のデータ保持回路4b、4cに格納された２つのデータEXOR
ゲート4dによって比較し、一致、不一致を判断する。
選択するとともに、図示略のワードデコーダによってワ
ード線WL1を選択した場合、BL3を介してMT3.1の内容
（“1"）がビット線異常検出回路４に送られ、R1行デー
タ保持回路4bに格納される。次いで、選択ビット線をそ
のままにして、ワード線WL2を選択すると、BL3を介して
Ｍ3.2の内容（“0"）がビット線異常検出回路４に送ら
れ、R2行データ保持回路4cに格納される。そして、２つ
のデータ保持回路4b、4cに格納された２つのデータEXOR
ゲート4dによって比較し、一致、不一致を判断する。
ここで、BL3に断線故障（例えば図中ロの部分）が発
生していた場合を考えると、この場合、Ｍ3.1およびＭ
3.2とビット線異常検出回路４との間は接続されていな
いので、２つのデータ保持回路4b、4cの格納データは共
に“0"となり、したがって、ビット線不良が判定され
る。
生していた場合を考えると、この場合、Ｍ3.1およびＭ
3.2とビット線異常検出回路４との間は接続されていな
いので、２つのデータ保持回路4b、4cの格納データは共
に“0"となり、したがって、ビット線不良が判定され
る。
また、隣接ビット線同士がショートしている場合に
は、WL1、WL2を選択する２回の読出しサイクルで２つの
ビット線上の固定データ“0"が順次に読出される。した
がって、２つのデータ格納部4b、4cに格納されるデータ
が一致し、同様にしてビット線不良が判定される。
は、WL1、WL2を選択する２回の読出しサイクルで２つの
ビット線上の固定データ“0"が順次に読出される。した
がって、２つのデータ格納部4b、4cに格納されるデータ
が一致し、同様にしてビット線不良が判定される。
すなわち、コラムコーダ３によって複数のビット線BL
3、BL4、……BLnを順次に選択するとともに、１つのビ
ット線選択ごとに２つのワード線WL1、WL2を交互に選択
するだけで、複数のビット線BL3、WL4、……BLnの良否
を判定できる。例えば、1024行×1024列の半導体記憶装
置であれば、ビット線数は1024であるから、1024回×２
（ワード線WL1、WL2の選択回数）＝2048回の試験で全て
のビット線を試験できる。
3、BL4、……BLnを順次に選択するとともに、１つのビ
ット線選択ごとに２つのワード線WL1、WL2を交互に選択
するだけで、複数のビット線BL3、WL4、……BLnの良否
を判定できる。例えば、1024行×1024列の半導体記憶装
置であれば、ビット線数は1024であるから、1024回×２
（ワード線WL1、WL2の選択回数）＝2048回の試験で全て
のビット線を試験できる。
したがって、前述のワード線の不良判定回数（1024
回）に加えて、合計で3072回の試験で済み、従来例の回
数（メモリセル数分の回数、例えばセル数1Mであれば1M
回）に比して、格段に試験時間を短縮できる。しかも、
試験データを予め固定データとしてチップ内に書き込む
とともに良否判定もチップ内で行うので、外部の試験装
置は単にワード線やビット線のアドレス選択機能と、W
HLTやBHLTをモニタして不良判定時のアドレス保持機能
を有するだけでよくなり、試験装置の負担を軽減でき、
試験コストを低減できる。
回）に加えて、合計で3072回の試験で済み、従来例の回
数（メモリセル数分の回数、例えばセル数1Mであれば1M
回）に比して、格段に試験時間を短縮できる。しかも、
試験データを予め固定データとしてチップ内に書き込む
とともに良否判定もチップ内で行うので、外部の試験装
置は単にワード線やビット線のアドレス選択機能と、W
HLTやBHLTをモニタして不良判定時のアドレス保持機能
を有するだけでよくなり、試験装置の負担を軽減でき、
試験コストを低減できる。
なお、上記実施例では、ワード線不良判定機能とビッ
ト線不良判定機能とを、同一のチップ内に搭載している
がこれに限らず何れか一方を搭載するようにしてもよ
い。
ト線不良判定機能とを、同一のチップ内に搭載している
がこれに限らず何れか一方を搭載するようにしてもよ
い。
また、第３図中のR1行、R2行とC1列、C2列の交差点に
接続する４つの記憶素子Ｍ1.1、Ｍ2.1、Ｍ1.2、Ｍ2.2に
ついては、特に設ける要はないが、設けた場合には、ビ
ット線判定用固定データ格納部６の２つのワード線W
L1、WL2およびワード線判定用固定データ格納部７の２
つのビット線BL1、BL2の良否を判定できるので好まし
い。
接続する４つの記憶素子Ｍ1.1、Ｍ2.1、Ｍ1.2、Ｍ2.2に
ついては、特に設ける要はないが、設けた場合には、ビ
ット線判定用固定データ格納部６の２つのワード線W
L1、WL2およびワード線判定用固定データ格納部７の２
つのビット線BL1、BL2の良否を判定できるので好まし
い。
本発明によれば、１つのワード線を選択しながらビッ
ト線を順次選択するとともに、１つのビット線を選択し
ながらワード線を順次選択することにより、隣接するワ
ード線またはビット線の固定データを読み出し、この固
定データが一致する場合にワード線およびビット線の両
方の不良判定を行なうことができるため、複数のワード
線やビット線の試験時間を短縮でき、かつ試験装置の負
担を軽減した半導体記憶装置を実現できる。
ト線を順次選択するとともに、１つのビット線を選択し
ながらワード線を順次選択することにより、隣接するワ
ード線またはビット線の固定データを読み出し、この固
定データが一致する場合にワード線およびビット線の両
方の不良判定を行なうことができるため、複数のワード
線やビット線の試験時間を短縮でき、かつ試験装置の負
担を軽減した半導体記憶装置を実現できる。
第１図は本発明の原理構成図、 第２図〜５図は本発明に係る半導体記憶装置の一実施例
を示す図であり、 第２図はそのレイアウト図、 第３図はその詳細構成図、 第４図はそのワード線の不良判定回路を抜き出した図、 第５図はそのビット線の不良判定回路を抜き出した図で
ある。 Ｍ1.1、Ｍ2.1、〜Ｍn.1、Ｍ1.2、Ｍ2.2、〜Ｍn.2……記
憶素子（２行分の記憶素子）、 Ｍ1.1、Ｍ1.2、〜Ｍ1.n、Ｍ2.1、Ｍ2.2、〜Ｍ2.n……記
憶素子（２列分の記憶素子）、 ４……ビット線異常検出回路、 ５……ワード線異常検出回路、 ６……ビット線判定用固定データ格納部、 ７……ワード線判定用固定データ格納部。
を示す図であり、 第２図はそのレイアウト図、 第３図はその詳細構成図、 第４図はそのワード線の不良判定回路を抜き出した図、 第５図はそのビット線の不良判定回路を抜き出した図で
ある。 Ｍ1.1、Ｍ2.1、〜Ｍn.1、Ｍ1.2、Ｍ2.2、〜Ｍn.2……記
憶素子（２行分の記憶素子）、 Ｍ1.1、Ｍ1.2、〜Ｍ1.n、Ｍ2.1、Ｍ2.2、〜Ｍ2.n……記
憶素子（２列分の記憶素子）、 ４……ビット線異常検出回路、 ５……ワード線異常検出回路、 ６……ビット線判定用固定データ格納部、 ７……ワード線判定用固定データ格納部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00
Claims (1)
- 【請求項１】行方向および列方向に複数の記憶素子を配
列したセルマトリクスを有する半導体記憶装置におい
て、 前記セルマトリクスに隣接し、少なくとも２行分の記憶
素子群を有し、行方向および列方向で内容の異なる固定
データが予め書き込まれたビット線判定用固定データ格
納部と、 前記セルマトリクスに隣接し、少なくとも２列分の記憶
素子群を有し、行方向および列方向で内容の異なる固定
データが予め書き込まれたワード線判定用固定データ格
納部と、 前記ビット線判定用固定データ格納部内の行方向の１対
の前記記憶素子のデータを読み出して比較し、データが
一致する場合にビット線の不良判定を行なうビット線異
常検出回路と、 前記ワード線判定用固定データ格納部内の列方向の１対
の前記記憶素子のデータを読み出して比較し、データが
一致する場合にワード線の不良判定を行なうワード線異
常検出回路と、を具備することを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273978A JP2801933B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273978A JP2801933B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03134888A JPH03134888A (ja) | 1991-06-07 |
| JP2801933B2 true JP2801933B2 (ja) | 1998-09-21 |
Family
ID=17535229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273978A Expired - Fee Related JP2801933B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2801933B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009245496A (ja) * | 2008-03-31 | 2009-10-22 | Renesas Technology Corp | 半導体集積回路装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4630643B2 (ja) * | 2004-11-18 | 2011-02-09 | 株式会社メガチップス | 半導体メモリおよび半導体メモリのテスト方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161199A (ja) * | 1982-03-19 | 1983-09-24 | Hitachi Ltd | 読出し専用メモリ装置の検査方法 |
| JPS6089900A (ja) * | 1984-07-11 | 1985-05-20 | Nec Corp | プログラマブルメモリ |
| JPS6478499A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Memory element with check circuit |
-
1989
- 1989-10-20 JP JP1273978A patent/JP2801933B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009245496A (ja) * | 2008-03-31 | 2009-10-22 | Renesas Technology Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03134888A (ja) | 1991-06-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |