JPS6236317B2 - - Google Patents

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JPS6236317B2
JPS6236317B2 JP58058023A JP5802383A JPS6236317B2 JP S6236317 B2 JPS6236317 B2 JP S6236317B2 JP 58058023 A JP58058023 A JP 58058023A JP 5802383 A JP5802383 A JP 5802383A JP S6236317 B2 JPS6236317 B2 JP S6236317B2
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column
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 （技術分野） 本発明は、自己診断回路機能及び自己修復機能
を持つ半導体メモリ装置に関するものである。
（背景技術） 半導体プロセス及び微細化技術の向上により、
半導体メモリは高集積化、高速化の動きが著し
く、現在では256Kダイナミツクメモリ及び1Mビ
ツト級のメモリの開発が進められている。しかし
ながら、この半導体メモリの大容量化、大型チツ
プ化にともない、半導体メモリでは局所的な小欠
陥による少数の不良ビツトを有するチツプが全体
にしめる良品の割合、すなわち歩留りにますます
大きく影響してくる。
これら小数の不良ビツトをあらかじめチツプ上
に設けた予備ビツトへ置換できれば、歩留りは大
幅に改善される。このようにして考え出されたの
が、いわゆるオンチツプ冗長構成方式による欠陥
救済技術である。
第１図に従来の半導体メモリ装置のブロツクダ
イアグラムを示す。アドレス入力信号（AD）が
行アドレスドライバ１に入力し、行アドレスデコ
ーダ２を経由し、ｎ行×ｍ列のメモリマトリツク
ス３の１行を選択する。同様に列側のアドレス入
力信号は列アドレスドライバ４に入力し、列アド
レスデコーダ５を経由し、上記メモリマトリツク
ス３の１列を選択する。選択されたメモリセルに
は、メモリ書込みサイクル時、データ入力回路７
からの情報がマルチプレクサ６を経由し入力され
る。一方メモリ読出しサイクル時には、上記選択
されたメモリセルの情報がマルチプレクサ６を経
由し、データ出力回路８に出力される。またデー
タ入力回路７とデータ出力回路８は、入力信
号を入力するコントロール回路（ライトエネ
ーブル回路）９からの制御信号φR，φWにより制
御される。
第２図に、従来の改良された半導体メモリ装置
のブロツクダイアグラムを示す。本方式は代表的
なオンチツプ冗長構成であり、その内容を一言で
いえば、不良ビツトを検出し予備ビツトへ置換す
る方式である。メモリマトリツクス３には、行ア
ドレスドライバ１に接続した予備の行アドレスデ
コーダ１０を経由した予備行１１が接続されてい
る。またメモリマトリツクス３には列アドレスド
ライバ４に接続された予備の列アドレスデコーダ
１２を経由した予備列１３が接続されている。予
備列１３はマルチプレクサ１４を経由し、マルチ
プレクサ６と一体となりデータ入力回路７及びデ
ータ出力回路８に接続する。
第３図は、第２図のブロツクダイアグラムに中
でメモリマトリツクス３、予備の行デコーダ１
０、予備の列デコーダ１２、及び予備行１１、と
予備列１３とをより詳細に示したものである。
行デコーダ出力であるワードラインX1〜Ｘoは
メモリセルM1.1〜Ｍo.nまでの行方向の選択を行
い、列デコーダ出力Y1〜ＹnはメモリセルM1.1〜
Ｍo.nの列方向の選択を行う。一方メモリマトリ
ツクス３内にレイアウトされた予備行すなわちメ
モリセルＭs.1〜Ｍs.sと、予備列すなわちメモリ
セルＭ1.S〜Ｍs.sをそれぞれ予備行デコーダ１０
及び予備列デコーダ１２が選択する。
今、ワードラインX2に接続されているメモリ
セルＭ2.1〜Ｍ2.nのいずれかに欠陥が生じ、予備
ワードラインＸsに切り換えられたとすると、代
表的なオンチツプ冗長構成であるレーザトリミン
グ装置でのポリシリコンヒユーズ方式では、ワー
ドラインX2のデコーダ出力部Ｐのポリシリコン
配線がレーザにて切断され、一方予備行デコーダ
１０にある接地トランジスタのドレイン側にある
ポリシリコン配線部Ｑがレーザにてトリミングさ
れ、ワードラインX2を選択した時と同様な状態
を作りだす。これにより欠陥メモリセルの持つワ
ードラインX2が予備行すなわち予備ワードライ
ンＸsに切り換わる。同様に列側に欠陥があつた
場合、列デコーダ出力Y1〜Ｙnのいずれからデコ
ーダ出力部P′が切断され、予備列デコーダ１２内
のQ′点がレーザで選択トリミングされる。
これにより、予備行あるいは予備列をもつオン
チツプ冗長構成による従来の改良された半導体メ
モリ装置では、たとえチツプ上に少数の不良ビツ
トを持つていたとしても、あらかじめチツプ上に
設けた予備ビツトへの置換ができるため、実質的
な良品率すなわち歩留りを大幅に改善することが
できる。
しかしながら、前述したレーザトリミング装置
によるポリシリコン溶断方式、あるいは電気的過
電流によるポリシリコン溶断方式等の冗長構成に
おいては、物理的にヒユーズ部分の切断を行うた
め特別な外部トリミング装置の必要、あるいはガ
ードリングなどの汚染対策、溶断箇所に対する再
保護膜工程などのプロセスの複雑さなど、信頼性
上あるいは工程上解決しなければならない問題が
多く、かつ装置設備などによる外部処理が生じる
のが難点であつた。
（発明の目的） 本発明の目的は、これら従来のオンチツプ冗長
構成方式による欠陥救済技術の欠点を除去するた
め、回路上の工夫により自己診断機能及び自己修
復機能を持つ半導体メモリ装置を提供することに
ある。これにより低価格なことはもちろん多種の
判断機能を持つ半導体メモリ装置及びメモリ機能
を持つ論理装置の回路方式を提供することにあ
る。
（発明の構成及び作用） 第４図に、本発明による半導体メモリ装置の基
本ブロツクダイアグラムを示す。アドレス入力信
号ADが行アドレスドライバ１及び列アドレスド
ライバ４に入力し、行アドレスデコーダ２及び列
アドレスデコーダ５を経由し、ｎ行×ｍ列のメモ
リマトリツクス３の１行１列を選択し、その交点
にある特定のメモリセルが選択される。メモリ書
込サイクル時、選択されたメモリセルにはデータ
入力回路７からの情報がマルチプレクサ６を経由
し入力し、一方メモリの読出しサイクル時には上
記選択されたメモリセルの情報がマルチプレクサ
６を経由しデータ出力回路８に出力される。自己
診断回路１５は、マルチプレクサ６とデータ入力
回路７及びデータ出力回路とを共通に結ぶデータ
ラインＤ，に接続し、メモリマトリツクス３内
のある選択されたメモリセルへの情報の書込み
後、上記メモリセルへの情報の書込みが正常に行
われたかどうかの判断を行う。この自己診断回路
１５からの照合出力線Ｐは、メモリマトリツクス
３の各行及び各列に接続した行レジスタ回路１６
と列レジスタ回路１７に入力する。行レジスタ回
路１６と列レジスタ回路１７は、照合出力線Ｐの
制御により誤書込みがあつたメモリセルの行及び
列情報を回路内にとり込むとともに、メモリの読
出しサイクル中にはその取り込まれた情報とその
時選択されたメモリセルの行及び列情報が一致し
たとき、出力コントロール回路１８にその判断結
果を出力する。またデータ出力回路８に接続され
た出力反転回路１９は、上記出力回路１８からの
制御信号を得てデータ出力回路８に取り込まれた
読出し情報を反転し、出力端子ＤOUTに出力す
る。データ入力回路７とデータ出力回路８及び自
己診断回路１５は、入力信号を入力する
コントロール回路９からの制御信号φR，φWによ
り制御される。
第５図は、連想メモリ回路を使用した自己診断
回路１５の代表的具体例である。データライン
Ｄ，の信号は、制信号φWに制御されるトラン
スフアートランジスタQ1，Q2により、トランジ
スタQ3〜Q6から成るフリツプフロツプ回路内の
node1とnode2に取り込まれる。また照合出力線
Ｐはゲート入力をデータラインとnode2とする
トランジスタQ8，Q7により接地され、また同様
にゲート入力をデータラインＤとnode1とするト
ランジスタQ10，Q9により接地されている点P′を
反転させたものである。
今メモリマトリツクス３内のあるメモリセルが
選択され入力データ回路７から入力情報が書込ま
れたとする。ここで、データラインＤを“Ｈ”デ
ータラインを“Ｌ”とすると、書込みサイクル
の間制御信号φWが“Ｈ”レベルとなるためトラ
ンジスタQ1，Q2が導通し、node1が“Ｈ”node2
が“Ｌ”にセツトされる。次に書込みサイクルの
後半に入力信号が“Ｈ”レベルになり読出し
モードになる（一般にこの時間はライトリカバリ
ー時間として定義されている）。この時、選択さ
れたメモリセルに書込まれたばかりの情報が読み
出されデータラインＤ，に表われる。
今、メモリセルから正しい情報が出力されたと
すると、データラインＤは“Ｈ”データライン
は“Ｌ”となる。従つて、トランジスタQ8は導
通であるがQ7は非導通となり、またトランジス
タQ10は非導通であるがQ9は導通となり、点P′は
“Ｈ”レベルを保ち照合出力線Ｐは“Ｌ”レベル
を保つ。一方、メモリセルから誤情報が出力され
たとすると、データラインＤは“Ｌ”データライ
ンは“Ｈ”となる。この状態では自己診断回路
１５内のトランジスタQ10とQ9がともに導通状態
となり、点P′は接地レベルとなり照合出力線Ｐは
“Ｈ”レベルとなる。これにより自己診断回路１
５は、メモリセルに誤情報が書込まれたかどうか
を判断することができる。
第６図は本発明による半導体メモリ装置の行レ
ジスタ回路１６、列レジスタ回路１７及び出力コ
ントロール回路１８、出力反転回路１９の代表的
具体例である。行レジスタ回路１６はワードライ
ン出力X2〜Ｘoに接続され、また列レジスタ回路
１７は列デコーダ出力Y1〜Ｙnに接続され、とも
に同一な回路方式をとる。トランジスタQ11は各
自の接続しているワードラインあるいは列デコー
ダ出力が選択され、かつ自己診断回路１５からの
照合出力線Ｐが“Ｈ”レベルとなつたとき、ワー
ドラインの“Ｈ”レベルをトランジスタQ12〜
Q16による内部レジスタに取り込む。すなわち、
メモリマトリツクス内の選択されたメモリセルに
誤情報が書込まれたとき、そのメモリセルに対応
した行，列の情報がそれぞれの行，列レジスタ回
路１６，１７に取り込まれ、内部レジスタの出力
点Ｑは“Ｈ”レベルにセツトされる。今、メモリ
が読出しサイクルとなり誤情報が書込まれたメモ
リセルが読出されたとすると、選択されたワード
ラインあるいは列デコーダ出力が“Ｈ”レベルと
なるため、行及び列レジスタ回路１６，１７内の
トランジスタQ17が導通となつているため、行コ
ントロール信号Ｘsと列コントロール信号Ｙsがと
もに“Ｌ”レベルとなり、出力コントロール回路
１８の出力信号Ｓは“Ｈ”レベルとなる。すなわ
ち、メモリマトリツクス内の誤情報が書込まれた
メモリセルが読出されたとき、出力コントロール
回路１８からの制御信号Ｓは“Ｈ”レベルを出力
する。
出力反転回路１９は、出力コントロール回路１
８からの制御信号Ｓにより、メモリの出力端子Ｄ
OUTへの出力信号を反転させる働きを持つ。正常
な情報が書込まれたメモリセルが読出されている
間は、出力コントロール回路１８からの制御信号
Ｓは“Ｌ”レベルを保持するため、出力反転回路
１９のトランジスタQ18，Q19は導通、トランジ
スタQ20，Q21は非導通となり、出力反転回路１
９はメモリセルからの情報をそのまま出力端子Ｄ
OUTへ送り出す。一方、誤情報が書込まれたメモ
リセルが読出された時、出力コントロール回路１
８からの制御信号Ｓは“Ｈ”レベルとなるため、
トランジスタQ18，Q19は非導通、トランジスタ
Q20，Q21は導通となり、出力反転回路１９はメ
モリセルからの情報を反転して出力端子ＤOUTへ
送り出す。
メモリセルからの読出し情報は２値すなわち
“Ｈ”レベルか“Ｌ”レベルかのいずれかである
ため、誤情報（たとえば“Ｌ”レベル）を反転し
て出力すること（“Ｈ”レベル）は正情報を出力
することになる。すなわち、出力反転回路１９は
メモリマトリツクス内の誤情報が書込まれたメモ
リセルが読出されたとき、出力コントロール回路
１８からの制御信号Ｓを受けて正情報を出力する
機能を持つ。
以上説明したように、本発明による代表的な半
導体メモリ装置の実施例においては、データライ
ン上に選択されたメモリセルへの書込みが正常に
行われたかどうかの判断を行う自己診断回路を持
ち、かつ自己診断回路からの制御信号により行及
び列の情報を保持できる行レジスタ回路，列レジ
スタ回路を持ち、かつ誤情報が書込まれたメモリ
セルが読出し選択されたとき行及び列レジスタ回
路がその判断結果を受けとり制御信号を出力する
ことのできる出力コントロール回路を持ち、かつ
出力コントロール回路からの制御信号によりメモ
リセルからの読み出し情報を反転することのでき
る出力反転回路を持つため、選択されたメモリセ
ルが誤情報が書込まれたとき、それを自己診断
し、かつその誤情報が書込まれたメモリセルが選
択されたときその情報を修正し正しい情報をメモ
リの出力端子に送りこむことができる。
これにより本発明による半導体メモリ装置にお
いては、チツプ上への物理的な外部から処理も必
要もなく、またプロセス工程上においても従来技
術をそのまま採用でき、かつ汚染防止などの信頼
性上の問題も除去され、回路設計上の工夫だけで
半導体メモリ装置内の欠陥を自己診断しかつ自己
修復することができる。この方式により、外部処
理設備の必要もない低価格な半導体メモリ装置を
提供することができる。
（発明の効果） 本発明によれば、不良ビツトに対する救済方法
として自己診断機能と自己修復機能を内蔵した半
導体メモリ装置を提供することができ、汎用大容
量ダイナミツク及びスタテイツクメモリに最適で
あるとともに、メモリ機能を内蔵するマイクロプ
ロセツサなど各種論理LSI装置への適用が可能で
ある。
【図面の簡単な説明】
第１図は従来の半導体メモリ装置のブロツクダ
イアグラム、第２図は従来の改良されたオンチツ
プ冗長構成の半導体メモリ装置のブロツクダイア
グラム、第３図は第２図の中のメモリマトリツク
ス及び予備デコーダ部の詳細図、第４図は本発明
による半導体メモリ装置の基本ブロツクダイアグ
ラム、第５図は自己診断回路の代表的具体例、第
６図は行及び列レジスタ回路、出力コントロール
回路、出力反転回路の代表的具体列である。 １，４……アドレスドライバ、２，５……アド
レスデコーダ、３……メモリマトリツクス、６…
…マルチプレクサ、７……データ入力回路、８…
…データ出力回路、９……コントロール回
路、１０，１２……予備デコーダ回路、１１……
予備行、１３……予備列、１５……自己診断回
路、１６……行レジスタ回路、１７……列レジス
タ回路、１８……出力コントロール回路、１９…
…出力反転回路。

Claims (1)

    【特許請求の範囲】
  1. １ ｎ行×ｍ列のマトリツクスからなるメモリア
    レーと、該メモリアレーの各列ごとに配置された
    スイツチ機能を通して共通に接続されたデータラ
    インと、該データラインに接続しメモリアレー内
    のある選択されたメモリセルに情報を書込む入力
    回路部と、前記データラインに接続されメモリア
    レー内のある選択されたメモリセルからの情報を
    読み出すデータ出力回路部とからなる半導体メモ
    リ装置において、前記データライン上に接続され
    メモリアレー内のある選択されたメモリセルへの
    情報の書込み後すぐに前記メモリセルからの情報
    の読出しを行ない前記メモリセルへの情報の書込
    みが正常に行われたかどうかの判断を行う自己診
    断回路と、前記メモリアレーの各行及び各列に接
    続され前記自己診断回路からの入力信号により前
    記メモリセルを選択した行と列との情報を格納す
    るレジスタ回路と、前記レジスタ回路に接続され
    メモリアレー内のある選択されたメモリセルから
    の情報の読出し時にそのメモリセルの行と列とが
    前記レジスタ回路の行と列との情報と一致したか
    どうかの判断を行なう出力コントロール回路と、
    該出力コントロール回路からの入力信号により前
    記データラインに接続したデータ出力回路の情報
    を反転する出力反転回路とを具備したことを特徴
    とする自己診断回路内蔵型半導体メモリ装置。
JP58058023A 1983-04-04 1983-04-04 自己診断回路内蔵型半導体メモリ装置 Granted JPS59185098A (ja)

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GB08408670A GB2137784B (en) 1983-04-04 1984-04-04 Semiconductor memory device with self-correction circuit
DE19843412677 DE3412677A1 (de) 1983-04-04 1984-04-04 Halbleiterspeichervorrichtung mit selbstkorrekturschaltung

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JPS59185098A JPS59185098A (ja) 1984-10-20
JPS6236317B2 true JPS6236317B2 (ja) 1987-08-06

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GB (1) GB2137784B (ja)

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JPS5613585A (en) * 1979-07-13 1981-02-09 Hitachi Ltd Semiconductor memory circuit
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