JPH0731918B2 - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
- Publication number
- JPH0731918B2 JPH0731918B2 JP5651385A JP5651385A JPH0731918B2 JP H0731918 B2 JPH0731918 B2 JP H0731918B2 JP 5651385 A JP5651385 A JP 5651385A JP 5651385 A JP5651385 A JP 5651385A JP H0731918 B2 JPH0731918 B2 JP H0731918B2
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- JP
- Japan
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- row
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリに係り、特に読出し専用メモリに
おける不良ビット（不良セル）を救済する手段に関す
る。
おける不良ビット（不良セル）を救済する手段に関す
る。
半導体メモリの大容量化に伴ない、製造に際して結晶欠
陥による歩留り低下が問題となってきた。この対策とし
て冗長回路を内蔵するようになったが、これは製造段階
で発見された不良のメモリセルを冗長回路のメモリセル
と切り換えて救済するものであり、この切り換えの操作
に時間、手間が必要であった。これに代わるものとし
て、大型計算機で採用されている誤り検出訂正方式（エ
ラーコードコレクト方式、ECC方式）を応用したECC回路
を内蔵することが一部で使用されるようになった。これ
は、データ用メモリセルの他に検査符号（パリティビッ
ト）用のメモリセルを設け、この検査符号に基いてデー
タビット（たとえば８ビット）中の誤りを自動的に検
出、訂正する機能を持たせたものである。
陥による歩留り低下が問題となってきた。この対策とし
て冗長回路を内蔵するようになったが、これは製造段階
で発見された不良のメモリセルを冗長回路のメモリセル
と切り換えて救済するものであり、この切り換えの操作
に時間、手間が必要であった。これに代わるものとし
て、大型計算機で採用されている誤り検出訂正方式（エ
ラーコードコレクト方式、ECC方式）を応用したECC回路
を内蔵することが一部で使用されるようになった。これ
は、データ用メモリセルの他に検査符号（パリティビッ
ト）用のメモリセルを設け、この検査符号に基いてデー
タビット（たとえば８ビット）中の誤りを自動的に検
出、訂正する機能を持たせたものである。
ところが、たとえば1Mビット以上の大容量のマスクROM
の場合、ECC回路を内蔵させると、検査符号を書き込ん
でおくためのメモリセルとして読み出しデータを書き込
んでおくためのメモリセルの約20％を必要とするので、
メモリチップの大きさが大きくなる欠点がある。また、
データ読み出し時に誤り検出訂正のための演算回路が必
らず動作するので、アクセスタイムが遅くなる欠点があ
る。
の場合、ECC回路を内蔵させると、検査符号を書き込ん
でおくためのメモリセルとして読み出しデータを書き込
んでおくためのメモリセルの約20％を必要とするので、
メモリチップの大きさが大きくなる欠点がある。また、
データ読み出し時に誤り検出訂正のための演算回路が必
らず動作するので、アクセスタイムが遅くなる欠点があ
る。
本発明は上記の事情に鑑みてなされたもので、不良チッ
プを救済するために必要なチップサイズの増大が僅かで
済み、アクセスタイムの遅れを殆んど伴なうことなく不
良救済が可能であり、特に同一行あるいは同一列に複数
の不良セルが存在する場合のチップの救済に好適な読出
し専用メモリを提供するものである。
プを救済するために必要なチップサイズの増大が僅かで
済み、アクセスタイムの遅れを殆んど伴なうことなく不
良救済が可能であり、特に同一行あるいは同一列に複数
の不良セルが存在する場合のチップの救済に好適な読出
し専用メモリを提供するものである。
即ち、本発明の読出し専用メモリは、行デコーダの各出
力端にそれぞれ不良行検出回路を接続して設け、各対応
する行線に接続されているメモリセル内に不良セルが存
在する場合に、不良セルが接続されている不良行に対応
する不良行検出回路で当該不良行の選択時を検出するよ
うに予め不良行選別手段により論理積回路の出力レベル
を制御しておき、列デコーダの各出力端にそれぞれ不良
列検出回路を接続して設け、各対応する列選択線により
選択される列線に接続されているメモリセル内に不良セ
ルが存在する場合に、不良セルが接続されている不良列
に対応する不良列検出回路で当該不良列の選択時を検出
するように予め不良列選択手段により論理積回路の出力
レベルを制御しておき、上記不良行検出回路の検出出力
と不良列検出回路の検出出力との論理積をとり不良セル
選択時を検出するゲート手段を設け、センスアンプから
出力バッファに送られる読み出しデータを上記ゲート手
段による不良セル選択時の検出がなされているか否かに
応じて反転させ、またはそのまま通過させる手段を設け
てなることを特徴とするものである。
力端にそれぞれ不良行検出回路を接続して設け、各対応
する行線に接続されているメモリセル内に不良セルが存
在する場合に、不良セルが接続されている不良行に対応
する不良行検出回路で当該不良行の選択時を検出するよ
うに予め不良行選別手段により論理積回路の出力レベル
を制御しておき、列デコーダの各出力端にそれぞれ不良
列検出回路を接続して設け、各対応する列選択線により
選択される列線に接続されているメモリセル内に不良セ
ルが存在する場合に、不良セルが接続されている不良列
に対応する不良列検出回路で当該不良列の選択時を検出
するように予め不良列選択手段により論理積回路の出力
レベルを制御しておき、上記不良行検出回路の検出出力
と不良列検出回路の検出出力との論理積をとり不良セル
選択時を検出するゲート手段を設け、センスアンプから
出力バッファに送られる読み出しデータを上記ゲート手
段による不良セル選択時の検出がなされているか否かに
応じて反転させ、またはそのまま通過させる手段を設け
てなることを特徴とするものである。
したがって、通常のメモリ回路に不良セル救済用の比較
的小数の素子を追加しておき、製造時のウエハ工程での
テスト終了後に不良セルに対応する不良行、不良列を登
録しておくことによって、実際の使用に際して不良セル
からの読み出しデータを反転して正しいデータに補正で
きるようになり、特に同一行あるいは同一列に複数の不
良セルが存在する場合の救済に適している。この場合、
ECC回路を使用しておらず、チップサイズの増大は僅か
であり、アクセスタイムの遅れは殆んど伴なわない。
的小数の素子を追加しておき、製造時のウエハ工程での
テスト終了後に不良セルに対応する不良行、不良列を登
録しておくことによって、実際の使用に際して不良セル
からの読み出しデータを反転して正しいデータに補正で
きるようになり、特に同一行あるいは同一列に複数の不
良セルが存在する場合の救済に適している。この場合、
ECC回路を使用しておらず、チップサイズの増大は僅か
であり、アクセスタイムの遅れは殆んど伴なわない。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。図面はたとえば1MビットマスクROMの一部を示して
おり、１は行デコーダ、２は列デコーダ、３はメモリセ
ルアレイ、４は列選択回路、５はセンスアンプ、６はデ
ータ出力バッファであり、これらは通常のメモリ回路を
構成しており、その詳述は省略する。なお、上記メモリ
セルアレイ３において、71〜7nは行線、81〜8mは列線で
あり、911〜9nmはそれぞれメモリセル用のMOS（絶縁ゲ
ート型）トランジスタであり、同一行のトランジスタの
各ゲートが同じ行線に共通接続され、同一列のトランジ
スタの各一端が同じ列線に共通接続されてノア型構成と
なっている。
る。図面はたとえば1MビットマスクROMの一部を示して
おり、１は行デコーダ、２は列デコーダ、３はメモリセ
ルアレイ、４は列選択回路、５はセンスアンプ、６はデ
ータ出力バッファであり、これらは通常のメモリ回路を
構成しており、その詳述は省略する。なお、上記メモリ
セルアレイ３において、71〜7nは行線、81〜8mは列線で
あり、911〜9nmはそれぞれメモリセル用のMOS（絶縁ゲ
ート型）トランジスタであり、同一行のトランジスタの
各ゲートが同じ行線に共通接続され、同一列のトランジ
スタの各一端が同じ列線に共通接続されてノア型構成と
なっている。
一方、101〜10nは前記行デコーダ１の各出力線（行線）
に接続された不良行検出回路、111〜11mは前記列デコー
ダ２の各出力線（列選択線41〜4m）に接続された不良列
検出回路である。これらの不良行、不良列検出回路101
〜10n,111〜11mは、製造段階でのウエハーソートにより
存在することが発見された前記メモリセルアレイ３内の
不良セルが属する不良行および不良列に対応する一部の
回路に対してウエハ工程後に後述するような登録処理が
施されており、この登録が施された回路は上記不良行、
不良列の選択時を検出して検出出力“1"を発生するもの
である。そして、前記不良行検出回路101〜10nの各出力
はオア処理（ワイアードオアあるいはオア回路による）
がとられたのち２入力のアンドゲート12の一方の入力と
なり、前記不良列検出回路111〜11mの各出力はオア処理
がとられたのち上記アンドゲート12の他方の入力とな
る。したがって、このアンドゲート12は、不良セル選択
時に２入力とも“1"になって“1"レベルの出力（不良セ
ル検出出力）が発生する。また、データ通過・反転回路
としてたとえば排他的オアゲート13が前記センスアンプ
５と出力バッファ６との間に設けられており、その一方
の入力として上記センスアンプ５の出力が入力し、他方
の入力として前記アンドゲート12の出力が入力してい
る。したがって、上記排他的オアゲート13は、前記アン
ドゲート12から検出出力“1"が発生していないときはセ
ンスアンプ５からの読み出しデータをそのまま通過させ
て出力バッファ６に送り、前記検出出力が発生している
ときはセンスアンプ５からの読み出しデータを反転させ
て出力バッファ６に送りように動作する。
に接続された不良行検出回路、111〜11mは前記列デコー
ダ２の各出力線（列選択線41〜4m）に接続された不良列
検出回路である。これらの不良行、不良列検出回路101
〜10n,111〜11mは、製造段階でのウエハーソートにより
存在することが発見された前記メモリセルアレイ３内の
不良セルが属する不良行および不良列に対応する一部の
回路に対してウエハ工程後に後述するような登録処理が
施されており、この登録が施された回路は上記不良行、
不良列の選択時を検出して検出出力“1"を発生するもの
である。そして、前記不良行検出回路101〜10nの各出力
はオア処理（ワイアードオアあるいはオア回路による）
がとられたのち２入力のアンドゲート12の一方の入力と
なり、前記不良列検出回路111〜11mの各出力はオア処理
がとられたのち上記アンドゲート12の他方の入力とな
る。したがって、このアンドゲート12は、不良セル選択
時に２入力とも“1"になって“1"レベルの出力（不良セ
ル検出出力）が発生する。また、データ通過・反転回路
としてたとえば排他的オアゲート13が前記センスアンプ
５と出力バッファ６との間に設けられており、その一方
の入力として上記センスアンプ５の出力が入力し、他方
の入力として前記アンドゲート12の出力が入力してい
る。したがって、上記排他的オアゲート13は、前記アン
ドゲート12から検出出力“1"が発生していないときはセ
ンスアンプ５からの読み出しデータをそのまま通過させ
て出力バッファ６に送り、前記検出出力が発生している
ときはセンスアンプ５からの読み出しデータを反転させ
て出力バッファ６に送りように動作する。
前記不良行検出回路101〜10n、不良列検出回路111〜11m
は、それぞれたとえば図示の如く、行線あるいは列選択
線に一方の入力端が接続された２入力アンドゲート14
と、このアンドゲート14の他方の入力端とVCC電源との
間に接続されたプルアップ用の抵抗15と、上記他方の入
力端と接続端との間に設けられて不良行あるいは不良行
が登録される場合にレーザ光等により溶断されるヒュー
ズ（たとえばポリシリコンヒューズ）16とからなる。そ
して、不良セルが存在する場合に、この不良セルが存在
する不良行、不良列に対応して前記不良行検出回路101
〜10n、不良列検出回路111〜11mの一部におけるヒュー
ズ16が溶断される。たとえば行線71および列線81に接続
されているメモリセル911が不良である場合、上記行線7
1に接続されている不良行検出回路101および上記列線81
を選択するための列選択線41に接続されている不良列検
出回路111の各ヒューズ16が溶断される。このようにヒ
ューズが溶断された検出回路においては、アンドゲート
14の一方の入力として抵抗15を通して“1"レベル（VCC
電位）が入力するので、他方の入力として接続されてい
る行線（または列選択線）が“1"（選択状態）になった
ときに“1"レベルの不良行（または不良列）検出出力を
発生するようになる。この場合、上記他方の入力として
接続されている行線（または列選択線）が“0"（非選択
状態）のときには、“1"レベルの検出出力は発生しな
い。これに対して、ヒューズが溶断されていない検出回
路においては、アンドゲート14の一方の入力としてヒュ
ーズ16を通して“0"レベル（接地電位）が入力するの
で、他方の入力のレベルの如何に拘らず“1"レベルの検
出出力は発生しない。また、前記不良セル911と同一行
の他のメモリセル（たとえば912）も不良である場合に
は、こと不良セル912に対応する不良列は不良列検出回
路112のヒューズを溶断しておくことにより検出可能に
なり、上記不良セル912に対応する不良行は前述したよ
うにヒューズ溶断が行なわれた不良行検出回路101によ
り検出可能である。換言すれば、不良行検出回路101〜1
0nはそれぞれ対応する行線71〜7nに接続された全セルが
不良の場合にも１回の不良登録（ヒューズ溶断）を行な
っておくだけで同一行の全セルの不良検出が可能であ
る。同様に、前記不良セル911と同一列の他のメモリセ
ル（たとえば921）も不良である場合には、この不良セ
ル921対応する不良行は不良行検出回路102のヒューズを
溶断しておくことにより検出可能になり、上記不良セル
921に対応する不良列は前述したようにヒューズ溶断が
行なわれた不良列検出回路111により検出可能である。
換言すれば、不良列検出回路111〜11mは、それぞれ対応
する列選択線41〜4mにより選択される列線81〜8mに接続
された全セルが不良の場合にも１回の不良登録（ヒュー
ズ溶断）を行なっておくだけで同一列の全セルの不良列
検出が可能である。
は、それぞれたとえば図示の如く、行線あるいは列選択
線に一方の入力端が接続された２入力アンドゲート14
と、このアンドゲート14の他方の入力端とVCC電源との
間に接続されたプルアップ用の抵抗15と、上記他方の入
力端と接続端との間に設けられて不良行あるいは不良行
が登録される場合にレーザ光等により溶断されるヒュー
ズ（たとえばポリシリコンヒューズ）16とからなる。そ
して、不良セルが存在する場合に、この不良セルが存在
する不良行、不良列に対応して前記不良行検出回路101
〜10n、不良列検出回路111〜11mの一部におけるヒュー
ズ16が溶断される。たとえば行線71および列線81に接続
されているメモリセル911が不良である場合、上記行線7
1に接続されている不良行検出回路101および上記列線81
を選択するための列選択線41に接続されている不良列検
出回路111の各ヒューズ16が溶断される。このようにヒ
ューズが溶断された検出回路においては、アンドゲート
14の一方の入力として抵抗15を通して“1"レベル（VCC
電位）が入力するので、他方の入力として接続されてい
る行線（または列選択線）が“1"（選択状態）になった
ときに“1"レベルの不良行（または不良列）検出出力を
発生するようになる。この場合、上記他方の入力として
接続されている行線（または列選択線）が“0"（非選択
状態）のときには、“1"レベルの検出出力は発生しな
い。これに対して、ヒューズが溶断されていない検出回
路においては、アンドゲート14の一方の入力としてヒュ
ーズ16を通して“0"レベル（接地電位）が入力するの
で、他方の入力のレベルの如何に拘らず“1"レベルの検
出出力は発生しない。また、前記不良セル911と同一行
の他のメモリセル（たとえば912）も不良である場合に
は、こと不良セル912に対応する不良列は不良列検出回
路112のヒューズを溶断しておくことにより検出可能に
なり、上記不良セル912に対応する不良行は前述したよ
うにヒューズ溶断が行なわれた不良行検出回路101によ
り検出可能である。換言すれば、不良行検出回路101〜1
0nはそれぞれ対応する行線71〜7nに接続された全セルが
不良の場合にも１回の不良登録（ヒューズ溶断）を行な
っておくだけで同一行の全セルの不良検出が可能であ
る。同様に、前記不良セル911と同一列の他のメモリセ
ル（たとえば921）も不良である場合には、この不良セ
ル921対応する不良行は不良行検出回路102のヒューズを
溶断しておくことにより検出可能になり、上記不良セル
921に対応する不良列は前述したようにヒューズ溶断が
行なわれた不良列検出回路111により検出可能である。
換言すれば、不良列検出回路111〜11mは、それぞれ対応
する列選択線41〜4mにより選択される列線81〜8mに接続
された全セルが不良の場合にも１回の不良登録（ヒュー
ズ溶断）を行なっておくだけで同一列の全セルの不良列
検出が可能である。
上記構成によるマスクROMにおいては、不良セルに対応
する不良行、不良列が登録された後は、不良アドレス入
力により不良セルが選択されたときに不良セルに対応す
る１組の不良行検出回路、不良列検出回路からそれぞれ
“1"レベルの検出出力が発生し、アンドゲート12の出力
が“1"レベル（不良検出出力）となる。これによって、
排他的オアゲート13でセンスアンプ５からの読み出しデ
ータ（不良セルデータ）が反転（つまり補正）されるの
で、出力バッファ６から正常な読み出しデータが得られ
るようになる。なお、正常なセルに対応するアドレスの
入力時には、このセルに対応する１組の不良行検出回
路、不良列検出回路の各出力が共に“1"レベルになるこ
とはなく、アンドゲートの出力は“0"であるので、セン
スアンプ５からの読み出しデータはそのまま出力バッフ
ァ６から出力する。
する不良行、不良列が登録された後は、不良アドレス入
力により不良セルが選択されたときに不良セルに対応す
る１組の不良行検出回路、不良列検出回路からそれぞれ
“1"レベルの検出出力が発生し、アンドゲート12の出力
が“1"レベル（不良検出出力）となる。これによって、
排他的オアゲート13でセンスアンプ５からの読み出しデ
ータ（不良セルデータ）が反転（つまり補正）されるの
で、出力バッファ６から正常な読み出しデータが得られ
るようになる。なお、正常なセルに対応するアドレスの
入力時には、このセルに対応する１組の不良行検出回
路、不良列検出回路の各出力が共に“1"レベルになるこ
とはなく、アンドゲートの出力は“0"であるので、セン
スアンプ５からの読み出しデータはそのまま出力バッフ
ァ６から出力する。
したがって、上記マスクROMによれば、複数の不良セル
の各アドレス関係が不規則である場合は勿論のこと、各
不良セルが同一行とか同一列に存在する場合でも予め不
良登録を行なっておくことより不良セル選択時を検出し
て読み出しデータを補正できる。この場合、不良登録に
伴なってヒューズを溶断する手間がかかるが、同一行と
か同一列に存在する複数の不良セルに対しては同一行あ
るいは同一列については１個の検出回路に不良登録を行
なうだけでよく、不良行検出回路、不良列検出回路を設
けることに伴なうチップサイズの増大は２〜３％程度と
僅かで済む。また、データ読み出し時にはセンスアンプ
５からのデータが排他的オアゲート13を経て出力バッフ
ァ６に送られることによるアクセスタイムの遅れは殆ん
どなく、従来例のようなECC回路を用いていないので高
速読み出しが可能である。
の各アドレス関係が不規則である場合は勿論のこと、各
不良セルが同一行とか同一列に存在する場合でも予め不
良登録を行なっておくことより不良セル選択時を検出し
て読み出しデータを補正できる。この場合、不良登録に
伴なってヒューズを溶断する手間がかかるが、同一行と
か同一列に存在する複数の不良セルに対しては同一行あ
るいは同一列については１個の検出回路に不良登録を行
なうだけでよく、不良行検出回路、不良列検出回路を設
けることに伴なうチップサイズの増大は２〜３％程度と
僅かで済む。また、データ読み出し時にはセンスアンプ
５からのデータが排他的オアゲート13を経て出力バッフ
ァ６に送られることによるアクセスタイムの遅れは殆ん
どなく、従来例のようなECC回路を用いていないので高
速読み出しが可能である。
なお、前記不良行検出回路101〜10n、不良列検出回路11
1〜11mは図示の具体例に限られるものではなく、それぞ
れヒューズを複数個用いて構成するとか、ヒューズ溶断
が行なわれた検出回路だけ出力可能になるように構成す
るなどの変形実施が可能である。
1〜11mは図示の具体例に限られるものではなく、それぞ
れヒューズを複数個用いて構成するとか、ヒューズ溶断
が行なわれた検出回路だけ出力可能になるように構成す
るなどの変形実施が可能である。
また、本発明はマスクROM以外の読出し専用メモリにも
適用可能である。
適用可能である。
上述したように本発明の読出し専用メモリによれば、不
良セルを有するメモリチップを救済するために必要なチ
ップサイズの増大が僅かで済み、アクセスタイムの遅れ
を殆んど伴なうことなく不良救済が可能であり、特に同
一行あるいは同一列に複数の不良セルが存在する場合の
チップの救済に好適である。
良セルを有するメモリチップを救済するために必要なチ
ップサイズの増大が僅かで済み、アクセスタイムの遅れ
を殆んど伴なうことなく不良救済が可能であり、特に同
一行あるいは同一列に複数の不良セルが存在する場合の
チップの救済に好適である。
図面は本発明の一実施例に係る大容量マスクROMの一部
を示す構成説明図である。 １……行デコーダ、２……列デコーダ、３……メモリセ
ルアレイ、４……列選択回路、41〜4m……列選択線、５
……センスアンプ、６……出力バッファ、71〜7n……行
線、81〜8m……列線、911〜9nm……メモリセル、101〜1
0n……不良行検出回路、111〜11m……不良列検出回路、
12……アンドゲート、13……排他的オアゲート。
を示す構成説明図である。 １……行デコーダ、２……列デコーダ、３……メモリセ
ルアレイ、４……列選択回路、41〜4m……列選択線、５
……センスアンプ、６……出力バッファ、71〜7n……行
線、81〜8m……列線、911〜9nm……メモリセル、101〜1
0n……不良行検出回路、111〜11m……不良列検出回路、
12……アンドゲート、13……排他的オアゲート。
Claims (1)
- 【請求項１】行デコーダの各出力毎に設けられており、
同一行に接続されるメモリセルを介しての行デコーダ出
力端と、この同一行のメモリセル全てが正常ならば通常
の第１レベル、同一行のメモリセルに１以上の不良セル
が含まれている場合には通常の第１レベルとは逆の第２
レベルが与えられるように予め出力レベルが設定される
不良行選別出力端とを２入力とするアンドゲートで構成
された不良行の選択時を検出する不良行検出回路と、 列デコーダの各出力毎に設けられており、同一列のメモ
リセルに接続される列線の選択トランジスタを介しての
列デコーダ出力端と、この同一列のメモリセル全てが正
常ならば通常の第１レベル、同一列のメモリセルに１以
上の不良セルが含まれている場合には通常の第１レベル
とは逆の第２レベルが与えられるように予め出力レベル
が設定される不良列選別出力端とを２入力とするアンド
ゲードで構成された不良列の選択時を検出する不良列検
出回路と、 前記不良行検出回路の検出出力と前記不良列検出回路の
検出出力との論理積をとり不良セル選択時を検出するゲ
ート手段と、 前記行デコーダおよび列デコーダにより選択されるメモ
リセルアレイ内のメモリセルからセンスアンプにより読
み出されたデータが出力バッファに送られる過程で、前
記ゲート手段による不良セル選択時の検出がなされてい
るか否かに応じて上記読出しデータを反転させまたはそ
のまま通過させる手段とを具備したことを特徴とする読
出し専用メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5651385A JPH0731918B2 (ja) | 1985-03-20 | 1985-03-20 | 読出し専用メモリ |
| EP86103704A EP0195429A3 (en) | 1985-03-20 | 1986-03-19 | Semiconductor memory device |
| US06/841,249 US4729117A (en) | 1985-03-20 | 1986-03-19 | Semiconductor memory device |
| KR1019860002077A KR900006141B1 (ko) | 1985-03-20 | 1986-03-20 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5651385A JPH0731918B2 (ja) | 1985-03-20 | 1985-03-20 | 読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214300A JPS61214300A (ja) | 1986-09-24 |
| JPH0731918B2 true JPH0731918B2 (ja) | 1995-04-10 |
Family
ID=13029205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5651385A Expired - Lifetime JPH0731918B2 (ja) | 1985-03-20 | 1985-03-20 | 読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731918B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断回路内蔵型半導体メモリ装置 |
-
1985
- 1985-03-20 JP JP5651385A patent/JPH0731918B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214300A (ja) | 1986-09-24 |
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