JPH08212796A - 半導体メモリ装置の冗長回路及び冗長方法 - Google Patents
半導体メモリ装置の冗長回路及び冗長方法Info
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- JPH08212796A JPH08212796A JP7300322A JP30032295A JPH08212796A JP H08212796 A JPH08212796 A JP H08212796A JP 7300322 A JP7300322 A JP 7300322A JP 30032295 A JP30032295 A JP 30032295A JP H08212796 A JPH08212796 A JP H08212796A
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- memory cell
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 マスクＲＯＭにも有用で、冗長時のアクセス
タイムをより短くできるような冗長回路を提供する。 【解決手段】 入力バッファ４を介したアドレスはノー
マルデコーダ１０と冗長アドレス貯蔵回路６の両方に入
力される。該アドレスが欠陥メモリセルを指定するもの
であれば冗長アドレス貯蔵回路６から冗長アドレスＲＲ
０〜ＲＲｎが発生され、冗長データ貯蔵回路８にヒュー
ズ等を用いて記憶した訂正データＲＤ０〜ＲＤｎがアク
セスされる。また冗長アドレスＲＲ０〜ＲＲｎが発生さ
れると冗長アドレスサメータ１４から経路選択信号ＳＤ
が出力され、データ出力経路選択回路ＤＥＳによる経路
選択で冗長データ貯蔵回路８とデータ出力バッファ２６
とが直接的に接続される。即ち、冗長時にはセンスアン
プ２４による感知増幅過程を経ることなくデータ出力可
能なので、アクセスタイムを短縮できる。
タイムをより短くできるような冗長回路を提供する。 【解決手段】 入力バッファ４を介したアドレスはノー
マルデコーダ１０と冗長アドレス貯蔵回路６の両方に入
力される。該アドレスが欠陥メモリセルを指定するもの
であれば冗長アドレス貯蔵回路６から冗長アドレスＲＲ
０〜ＲＲｎが発生され、冗長データ貯蔵回路８にヒュー
ズ等を用いて記憶した訂正データＲＤ０〜ＲＤｎがアク
セスされる。また冗長アドレスＲＲ０〜ＲＲｎが発生さ
れると冗長アドレスサメータ１４から経路選択信号ＳＤ
が出力され、データ出力経路選択回路ＤＥＳによる経路
選択で冗長データ貯蔵回路８とデータ出力バッファ２６
とが直接的に接続される。即ち、冗長時にはセンスアン
プ２４による感知増幅過程を経ることなくデータ出力可
能なので、アクセスタイムを短縮できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、欠陥メモリセルの救済を行うため
の半導体メモリ装置の冗長回路に関するものである。
関するもので、特に、欠陥メモリセルの救済を行うため
の半導体メモリ装置の冗長回路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の大容量、高集積化に
伴い、デザインルールの縮小等により当然ながらその歩
留りは悪化する。従って、高集積メモリ装置では各種の
不良救済技術を使用して歩留り向上を図っている。この
うちの１つであるエラー訂正コード(Error Correction
Code;ECC) は、デジタル通信技術で通常使用されるハミ
ングコード(hamming code)を応用し、メモリセルからの
読出データとパリティデータ(parity data) との組合せ
により、メモリセルから読出したデータにエラーデータ
がある場合にこれを正確なデータに訂正することを可能
とするものである。これにより、メモリセルの欠陥だけ
でなくデータを読出す過程でのエラーまで訂正が可能に
なる。不良救済技術の他のものとしては、冗長回路を設
ける方法があげられる。これは、ノーマルメモリセルに
加えてスペアメモリセルをメモリセルアレイに構成し、
ノーマルメモリセルに欠陥がある場合にその欠陥メモリ
セルをスペアメモリセルのメモリセルに代替する技術で
ある。
伴い、デザインルールの縮小等により当然ながらその歩
留りは悪化する。従って、高集積メモリ装置では各種の
不良救済技術を使用して歩留り向上を図っている。この
うちの１つであるエラー訂正コード(Error Correction
Code;ECC) は、デジタル通信技術で通常使用されるハミ
ングコード(hamming code)を応用し、メモリセルからの
読出データとパリティデータ(parity data) との組合せ
により、メモリセルから読出したデータにエラーデータ
がある場合にこれを正確なデータに訂正することを可能
とするものである。これにより、メモリセルの欠陥だけ
でなくデータを読出す過程でのエラーまで訂正が可能に
なる。不良救済技術の他のものとしては、冗長回路を設
ける方法があげられる。これは、ノーマルメモリセルに
加えてスペアメモリセルをメモリセルアレイに構成し、
ノーマルメモリセルに欠陥がある場合にその欠陥メモリ
セルをスペアメモリセルのメモリセルに代替する技術で
ある。
【０００３】冗長技術は、ＤＲＡＭ、ＳＲＡＭ、プログ
ラマブルＲＯＭ（ＰＲＯＭ）等では広く採用されいてる
が、マスクＲＯＭには不向きであるとされている。即
ち、マスクＲＯＭのデータ記憶は他のメモリと異なり前
工程中に行われるので、前工程後のテストで発見される
欠陥メモリセルの置き換えを、ノーマルメモリセルと同
じ構造のスペアメモリセルで行うのは不可能なためであ
る。
ラマブルＲＯＭ（ＰＲＯＭ）等では広く採用されいてる
が、マスクＲＯＭには不向きであるとされている。即
ち、マスクＲＯＭのデータ記憶は他のメモリと異なり前
工程中に行われるので、前工程後のテストで発見される
欠陥メモリセルの置き換えを、ノーマルメモリセルと同
じ構造のスペアメモリセルで行うのは不可能なためであ
る。
【０００４】
【発明が解決しようとする課題】従来、エラー訂正コー
ドを用いる場合には専用回路の追加で集積性に影響する
ことになり、また、読出データに一度に多数のエラーが
あるときには訂正が不完全になるという不具合が指摘さ
れている。一方、冗長技術を使用する場合には、エラー
訂正コードの場合に比べて集積性に大きく影響すること
はないものの、アドレス印加の際にこれが欠陥メモリセ
ルを指定する欠陥アドレスかどうか判断し、その後に欠
陥メモリセルを指定するものであるとスペアメモリセル
をアクセスしてノーマル時と同様の感知増幅過程を経て
データを出力せねばならず、アクセスタイムに影響する
という改善点がある。
ドを用いる場合には専用回路の追加で集積性に影響する
ことになり、また、読出データに一度に多数のエラーが
あるときには訂正が不完全になるという不具合が指摘さ
れている。一方、冗長技術を使用する場合には、エラー
訂正コードの場合に比べて集積性に大きく影響すること
はないものの、アドレス印加の際にこれが欠陥メモリセ
ルを指定する欠陥アドレスかどうか判断し、その後に欠
陥メモリセルを指定するものであるとスペアメモリセル
をアクセスしてノーマル時と同様の感知増幅過程を経て
データを出力せねばならず、アクセスタイムに影響する
という改善点がある。
【０００５】また特に、１度に複数のワードにつきデー
タを読出して順次に出力することでアクセスタイムを短
縮させるページモードを採用したようなメモリ装置で冗
長を行うには、１つの欠陥メモリセルを救済するためで
あっても、複数のワードについてのスペアメモリセルが
必要となり、スペアメモリセルの専有面積が非常に大き
くなって集積性に与える影響が大きい。
タを読出して順次に出力することでアクセスタイムを短
縮させるページモードを採用したようなメモリ装置で冗
長を行うには、１つの欠陥メモリセルを救済するためで
あっても、複数のワードについてのスペアメモリセルが
必要となり、スペアメモリセルの専有面積が非常に大き
くなって集積性に与える影響が大きい。
【０００６】加えて、歩留りを向上させるために冗長と
エラー訂正コードを共に使用する場合には、上記のよう
なマイナス面が複合的に顕在化することになる。
エラー訂正コードを共に使用する場合には、上記のよう
なマイナス面が複合的に顕在化することになる。
【０００７】以上のような従来技術に鑑み本発明では、
より高集積化に有利でアクセスタイムへの影響が少な
く、更に、マスクＲＯＭのような製造工程中にデータ記
憶を済ませてしまうような半導体メモリ装置にも有用な
冗長回路と冗長方法を提供することを目的とする。
より高集積化に有利でアクセスタイムへの影響が少な
く、更に、マスクＲＯＭのような製造工程中にデータ記
憶を済ませてしまうような半導体メモリ装置にも有用な
冗長回路と冗長方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】アクセスタイムを縮める
ためには、冗長時に感知増幅過程を行わずに訂正データ
を出力するようにすることが考えられる。つまり、欠陥
メモリセルを指定するアドレスが入力されると冗長動作
により出力される訂正データを直接的にデータ出力バッ
ファへ送るようにし、一方でノーマルメモリセルのデー
タを感知するセンスアンプとデータ出力バッファの接続
を遮断するようにすればよい。
ためには、冗長時に感知増幅過程を行わずに訂正データ
を出力するようにすることが考えられる。つまり、欠陥
メモリセルを指定するアドレスが入力されると冗長動作
により出力される訂正データを直接的にデータ出力バッ
ファへ送るようにし、一方でノーマルメモリセルのデー
タを感知するセンスアンプとデータ出力バッファの接続
を遮断するようにすればよい。
【０００９】即ち本発明では、半導体メモリ装置で不良
救済のために用いられる冗長方法において、欠陥メモリ
セルを指定するアドレスが入力されると該アドレスに対
応した冗長アドレスを生成してノーマルメモリセルに記
憶したデータの出力を抑止すると共に、前記冗長アドレ
スに応じて、前記欠陥メモリセルに該当のデータを記憶
した冗長データ貯蔵回路から直接的にデータ出力バッフ
ァへ訂正データを出力するようにすることを特徴とす
る。
救済のために用いられる冗長方法において、欠陥メモリ
セルを指定するアドレスが入力されると該アドレスに対
応した冗長アドレスを生成してノーマルメモリセルに記
憶したデータの出力を抑止すると共に、前記冗長アドレ
スに応じて、前記欠陥メモリセルに該当のデータを記憶
した冗長データ貯蔵回路から直接的にデータ出力バッフ
ァへ訂正データを出力するようにすることを特徴とす
る。
【００１０】より具体的には、入力されるアドレスをデ
コーディングしたノーマルデコーディング信号によりノ
ーマルメモリセルアレイの該当ノーマルメモリセルを指
定するノーマルデコーディング過程と、前記ノーマルメ
モリセルアレイから出力されるデータの感知増幅過程
と、を行う半導体メモリ装置の冗長方法において、前記
ノーマルメモリセルのうちの欠陥メモリセルのアドレス
を記憶し、前記入力されるアドレスが欠陥メモリセルを
指定するものであれば冗長アドレスを発生する過程と、
前記冗長アドレスに応じて経路選択信号を発生する過程
と、前記冗長アドレスに従って訂正データを出力する過
程と、前記経路選択信号に応答して前記感知増幅過程に
よるデータのデータ出力バッファへの出力を抑止すると
共に前記訂正データを直接的にデータ出力バッファへ出
力するデータ出力経路選択過程と、を実行することを特
徴とする。
コーディングしたノーマルデコーディング信号によりノ
ーマルメモリセルアレイの該当ノーマルメモリセルを指
定するノーマルデコーディング過程と、前記ノーマルメ
モリセルアレイから出力されるデータの感知増幅過程
と、を行う半導体メモリ装置の冗長方法において、前記
ノーマルメモリセルのうちの欠陥メモリセルのアドレス
を記憶し、前記入力されるアドレスが欠陥メモリセルを
指定するものであれば冗長アドレスを発生する過程と、
前記冗長アドレスに応じて経路選択信号を発生する過程
と、前記冗長アドレスに従って訂正データを出力する過
程と、前記経路選択信号に応答して前記感知増幅過程に
よるデータのデータ出力バッファへの出力を抑止すると
共に前記訂正データを直接的にデータ出力バッファへ出
力するデータ出力経路選択過程と、を実行することを特
徴とする。
【００１１】そして、半導体メモリ装置で不良救済のた
めに備えられる冗長回路において、本発明によれば、欠
陥メモリセルを指定するアドレスが入力されると該アド
レスに対応した冗長アドレスを生成してノーマルメモリ
セルに記憶したデータの出力経路を遮断すると共に、前
記冗長アドレスに応じて、ヒューズにより前記欠陥メモ
リセルに該当のデータを記憶した冗長データ貯蔵回路か
ら訂正データを出力するようにすることを特徴とする。
めに備えられる冗長回路において、本発明によれば、欠
陥メモリセルを指定するアドレスが入力されると該アド
レスに対応した冗長アドレスを生成してノーマルメモリ
セルに記憶したデータの出力経路を遮断すると共に、前
記冗長アドレスに応じて、ヒューズにより前記欠陥メモ
リセルに該当のデータを記憶した冗長データ貯蔵回路か
ら訂正データを出力するようにすることを特徴とする。
【００１２】また、入力されるアドレスをデコーディン
グするノーマルデコーダと、多数のノーマルメモリセル
を有し、前記ノーマルデコーダから出力されるデコーデ
ィング信号に従いメモリセル指定が行われるノーマルメ
モリセルアレイと、このノーマルメモリセルアレイから
出力されるデータを感知増幅するセンスアンプと、を備
えた半導体メモリ装置において、本発明によれば、前記
ノーマルメモリセルのうちの欠陥メモリセルを指定する
欠陥アドレスを記憶し、前記入力されるアドレスを受け
て欠陥アドレスであれば冗長アドレスを発生する冗長ア
ドレス貯蔵回路と、前記冗長アドレスに応じて経路選択
信号を発生する冗長アドレスサメータと、前記経路選択
信号により動作制御され、前記冗長アドレスに応答して
欠陥データを代替する訂正データを出力する冗長データ
貯蔵回路と、前記経路選択信号に応答して前記センスア
ンプの出力又は前記冗長データ貯蔵回路の出力のいずれ
かをデータ出力バッファへ選択的につなぐデータ出力経
路選択回路と、を備え、前記冗長アドレスが発生される
場合には前記センスアンプの出力と前記データ出力バッ
ファの接続を遮断すると共に前記冗長データ貯蔵回路の
出力と前記データ出力バッファを接続するようにするこ
とを特徴とする。
グするノーマルデコーダと、多数のノーマルメモリセル
を有し、前記ノーマルデコーダから出力されるデコーデ
ィング信号に従いメモリセル指定が行われるノーマルメ
モリセルアレイと、このノーマルメモリセルアレイから
出力されるデータを感知増幅するセンスアンプと、を備
えた半導体メモリ装置において、本発明によれば、前記
ノーマルメモリセルのうちの欠陥メモリセルを指定する
欠陥アドレスを記憶し、前記入力されるアドレスを受け
て欠陥アドレスであれば冗長アドレスを発生する冗長ア
ドレス貯蔵回路と、前記冗長アドレスに応じて経路選択
信号を発生する冗長アドレスサメータと、前記経路選択
信号により動作制御され、前記冗長アドレスに応答して
欠陥データを代替する訂正データを出力する冗長データ
貯蔵回路と、前記経路選択信号に応答して前記センスア
ンプの出力又は前記冗長データ貯蔵回路の出力のいずれ
かをデータ出力バッファへ選択的につなぐデータ出力経
路選択回路と、を備え、前記冗長アドレスが発生される
場合には前記センスアンプの出力と前記データ出力バッ
ファの接続を遮断すると共に前記冗長データ貯蔵回路の
出力と前記データ出力バッファを接続するようにするこ
とを特徴とする。
【００１３】この場合、冗長データ貯蔵回路を、電源電
圧に各一方の端子をつなげた第１ヒューズ群と、接地電
圧に各一方の端子をつなげた第２ヒューズ群と、これら
第１ヒューズ群及び第２ヒューズ群の間にそれぞれ２ず
つ直列接続され、冗長アドレスに従って動作する伝達ト
ランジスタ群と、を備えたサブブロックを多数有し、こ
れら各サブブロックを導電経路で接続すると共に、その
導電経路に冗長アドレスサメータによる経路選択信号に
従い動作する放電用トランジスタを設けた構成とするこ
とで、集積性にあまり影響を与えずにすませられるよう
になり、高集積化に有利とできる。
圧に各一方の端子をつなげた第１ヒューズ群と、接地電
圧に各一方の端子をつなげた第２ヒューズ群と、これら
第１ヒューズ群及び第２ヒューズ群の間にそれぞれ２ず
つ直列接続され、冗長アドレスに従って動作する伝達ト
ランジスタ群と、を備えたサブブロックを多数有し、こ
れら各サブブロックを導電経路で接続すると共に、その
導電経路に冗長アドレスサメータによる経路選択信号に
従い動作する放電用トランジスタを設けた構成とするこ
とで、集積性にあまり影響を与えずにすませられるよう
になり、高集積化に有利とできる。
【００１４】
【発明の実施の形態】図１に、この例の半導体メモリ装
置を概略ブロック図で示す。このメモリ装置は、外部か
らアドレスを受ける入力パッド２と、入力パッド２を通
じて得られるアドレスを受ける入力バッファ４と、入力
バッファ４から出力されるアドレスをデコーディングす
るためのノーマルデコーダ１０と、多数のノーマルメモ
リセルを有してなり、ノーマルデコーダ１０から出力さ
れるノーマルデコーディング信号に従ってノーマルメモ
リセルの指定が行われるノーマルメモリセルアレイ１２
と、欠陥のあるノーマルメモリセルを指定する欠陥アド
レスを記憶し、入力バッファ４から出力されるアドレス
を受けて欠陥アドレスであれば冗長アドレスＲＲ０〜Ｒ
Ｒｎを発生する冗長アドレス貯蔵回路６と、冗長アドレ
スＲＲ０〜ＲＲｎを受けて、これらのうちいずれか１つ
でも活性化される場合には経路選択信号ＳＤを発生する
冗長アドレスサメータ１４と、経路選択信号ＳＤにより
動作制御され、冗長アドレスＲＲ０〜ＲＲｎに従って欠
陥アドレスに相応する訂正データＲＤ０〜ＲＤｎを出力
する冗長データ貯蔵回路８と、多数のデータ出力回路１
６，１８，２０，…，２２と、を少なくとも備えてい
る。
置を概略ブロック図で示す。このメモリ装置は、外部か
らアドレスを受ける入力パッド２と、入力パッド２を通
じて得られるアドレスを受ける入力バッファ４と、入力
バッファ４から出力されるアドレスをデコーディングす
るためのノーマルデコーダ１０と、多数のノーマルメモ
リセルを有してなり、ノーマルデコーダ１０から出力さ
れるノーマルデコーディング信号に従ってノーマルメモ
リセルの指定が行われるノーマルメモリセルアレイ１２
と、欠陥のあるノーマルメモリセルを指定する欠陥アド
レスを記憶し、入力バッファ４から出力されるアドレス
を受けて欠陥アドレスであれば冗長アドレスＲＲ０〜Ｒ
Ｒｎを発生する冗長アドレス貯蔵回路６と、冗長アドレ
スＲＲ０〜ＲＲｎを受けて、これらのうちいずれか１つ
でも活性化される場合には経路選択信号ＳＤを発生する
冗長アドレスサメータ１４と、経路選択信号ＳＤにより
動作制御され、冗長アドレスＲＲ０〜ＲＲｎに従って欠
陥アドレスに相応する訂正データＲＤ０〜ＲＤｎを出力
する冗長データ貯蔵回路８と、多数のデータ出力回路１
６，１８，２０，…，２２と、を少なくとも備えてい
る。
【００１５】データ出力回路１６，１８，２０，…，２
２はそれぞれ、ノーマルメモリセルアレイ１２から出力
されるデータを感知するセンスアンプ２４と、冗長アド
レスサメータ１４の出力に応答して、センスアンプ２４
の出力か又は冗長データ貯蔵回路８から出力される訂正
データＲＤ０〜ＲＤｎのいずれかをデータ出力バッファ
２６へ選択的に伝送する第１，第２伝送ゲートＴ１，Ｔ
２及びインバータＩ１で構成されるデータ出力経路選択
回路ＤＥＳと、データ出力バッファ２６を介したデータ
を外部へ出力するためのデータ出力パッド２８と、から
構成されている。
２はそれぞれ、ノーマルメモリセルアレイ１２から出力
されるデータを感知するセンスアンプ２４と、冗長アド
レスサメータ１４の出力に応答して、センスアンプ２４
の出力か又は冗長データ貯蔵回路８から出力される訂正
データＲＤ０〜ＲＤｎのいずれかをデータ出力バッファ
２６へ選択的に伝送する第１，第２伝送ゲートＴ１，Ｔ
２及びインバータＩ１で構成されるデータ出力経路選択
回路ＤＥＳと、データ出力バッファ２６を介したデータ
を外部へ出力するためのデータ出力パッド２８と、から
構成されている。
【００１６】この図１に示す半導体メモリ装置は、マス
クＲＯＭに代表されるデータ記憶を製造工程中に行うメ
モリ装置である。前工程後にメモリセル不良が発見され
ると、その欠陥メモリセルのデータは冗長データ貯蔵回
路８に記憶され、当該欠陥メモリセルを指定するアドレ
スが入力されるときには、冗長アドレス貯蔵回路６から
冗長アドレスＲＲ０〜ＲＲｎが自動的に生成される。こ
れに伴って冗長アドレスサメータ１４によりセンスアン
プ２４の出力が遮断され、一方で冗長アドレスＲＲ０〜
ＲＲｎに対応して冗長データ貯蔵回路８から、メモリ装
置の出力データビット数と同じか或いは整数倍の単位デ
ータビットが救済出力されるようになっている。
クＲＯＭに代表されるデータ記憶を製造工程中に行うメ
モリ装置である。前工程後にメモリセル不良が発見され
ると、その欠陥メモリセルのデータは冗長データ貯蔵回
路８に記憶され、当該欠陥メモリセルを指定するアドレ
スが入力されるときには、冗長アドレス貯蔵回路６から
冗長アドレスＲＲ０〜ＲＲｎが自動的に生成される。こ
れに伴って冗長アドレスサメータ１４によりセンスアン
プ２４の出力が遮断され、一方で冗長アドレスＲＲ０〜
ＲＲｎに対応して冗長データ貯蔵回路８から、メモリ装
置の出力データビット数と同じか或いは整数倍の単位デ
ータビットが救済出力されるようになっている。
【００１７】即ち、冗長アドレス貯蔵回路６に欠陥メモ
リセルを指定するアドレスを記憶し、欠陥メモリセルを
指定するアドレスが入力されると冗長アドレス貯蔵回路
６で冗長アドレスＲＲ０〜ＲＲｎを発生する。その際に
は、ノーマルデコーダ１０でもデコーディングが行わ
れ、該当ノーマルメモリセルのデータが読出されるが、
冗長アドレスＲＲ０〜ＲＲｎの発生に従い冗長アドレス
サメータ１４から出力される経路選択信号ＳＤによっ
て、センスアンプ２４からデータ出力バッファ２６への
データ伝送経路を遮断すると共に冗長データ貯蔵回路８
とデータ出力バッファ２６を接続し、冗長データ貯蔵回
路８から欠陥アドレス該当の正確なデータを出力する構
成である。欠陥メモリセルを指定するものではないアド
レスの場合には、当然ながらノーマル動作が遂行され
る。即ち、ノーマルメモリセルアレイ１２内の該当メモ
リセルに記憶されたデータが読出されてセンスアンプ２
４で感知増幅され、これをデータ出力バッファ２６へ伝
送する一方で、冗長データ貯蔵回路８からデータ出力バ
ッファ２６へのデータ伝送路を遮断する。
リセルを指定するアドレスを記憶し、欠陥メモリセルを
指定するアドレスが入力されると冗長アドレス貯蔵回路
６で冗長アドレスＲＲ０〜ＲＲｎを発生する。その際に
は、ノーマルデコーダ１０でもデコーディングが行わ
れ、該当ノーマルメモリセルのデータが読出されるが、
冗長アドレスＲＲ０〜ＲＲｎの発生に従い冗長アドレス
サメータ１４から出力される経路選択信号ＳＤによっ
て、センスアンプ２４からデータ出力バッファ２６への
データ伝送経路を遮断すると共に冗長データ貯蔵回路８
とデータ出力バッファ２６を接続し、冗長データ貯蔵回
路８から欠陥アドレス該当の正確なデータを出力する構
成である。欠陥メモリセルを指定するものではないアド
レスの場合には、当然ながらノーマル動作が遂行され
る。即ち、ノーマルメモリセルアレイ１２内の該当メモ
リセルに記憶されたデータが読出されてセンスアンプ２
４で感知増幅され、これをデータ出力バッファ２６へ伝
送する一方で、冗長データ貯蔵回路８からデータ出力バ
ッファ２６へのデータ伝送路を遮断する。
【００１８】外部から印加されるアドレスが欠陥メモリ
セルを指定するアドレスの場合（即ち冗長を行うべきア
ドレスの場合）、従来では、まず入力されたアドレスが
冗長該当かどうか検証してノーマルデコーダ１０を抑止
しておいて冗長デコーダを動作させ、更に、冗長のとき
でもノーマル時同様にアクセスしてセンスアンプによる
感知増幅を経てデータ出力しなければならなかった。こ
れに対し本実施形態の構成によれば、冗長時でもノーマ
ルデコーダ１０を抑止する必要がなく、即座に冗長アド
レス貯蔵回路６の動作で冗長データ貯蔵回路８から訂正
データを出力でき、更に、センスアンプによる感知増幅
過程を経ずに直接的に冗長データ貯蔵回路８からデータ
出力バッファ２６へデータを送り出して出力することが
可能になる。従って、冗長時のアクセスタイムがかなり
短縮される。また、図１に示す半導体メモリ装置におい
ては、センスアンプ２４がデータ出力バッファ２６の入
力を論理“ハイ”又は“ロウ”に設定してデータ出力を
行うので、ページモードを採用する場合でも、１つの欠
陥アドレスに対して出力ピンの個数と同じ冗長ビットが
あればよく、少ない面積で冗長回路を構成することがで
きる。従って、エラー訂正コードを採用するときにも有
利である。
セルを指定するアドレスの場合（即ち冗長を行うべきア
ドレスの場合）、従来では、まず入力されたアドレスが
冗長該当かどうか検証してノーマルデコーダ１０を抑止
しておいて冗長デコーダを動作させ、更に、冗長のとき
でもノーマル時同様にアクセスしてセンスアンプによる
感知増幅を経てデータ出力しなければならなかった。こ
れに対し本実施形態の構成によれば、冗長時でもノーマ
ルデコーダ１０を抑止する必要がなく、即座に冗長アド
レス貯蔵回路６の動作で冗長データ貯蔵回路８から訂正
データを出力でき、更に、センスアンプによる感知増幅
過程を経ずに直接的に冗長データ貯蔵回路８からデータ
出力バッファ２６へデータを送り出して出力することが
可能になる。従って、冗長時のアクセスタイムがかなり
短縮される。また、図１に示す半導体メモリ装置におい
ては、センスアンプ２４がデータ出力バッファ２６の入
力を論理“ハイ”又は“ロウ”に設定してデータ出力を
行うので、ページモードを採用する場合でも、１つの欠
陥アドレスに対して出力ピンの個数と同じ冗長ビットが
あればよく、少ない面積で冗長回路を構成することがで
きる。従って、エラー訂正コードを採用するときにも有
利である。
【００１９】図２は、冗長アドレス貯蔵回路６の詳細回
路を示すものである。この冗長アドレス貯蔵回路６は、
電源電圧ＶＣＣと制御ノードＮ１との間に設けたマスタ
ヒューズＭＦと、制御ノードＮ１にドレイン端子が接続
され、ゲート端子がメモリ装置の待機／動作を制御する
ためのチップ選択信号ＣＥにつながれたＮ−チャネルＭ
ＯＳ形の第１伝達トランジスタ３０と、第１伝達トラン
ジスタ３０のソース端子にドレイン端子が接続され、ソ
ース端子とゲート端子が接地電圧ＶＳＳにつながれたＮ
−チャネルＭＯＳ形のデプレッション形トランジスタ３
２と、ソース端子が電源電圧ＶＣＣにつながれ、ゲート
端子がチップ選択信号ＣＥの反転信号バーＣＥにつなが
れたＰ−チャネルＭＯＳ形の第２伝達トランジスタ３４
と、ソース端子が第２伝達トランジスタのドレイン端子
に接続され、またドレイン端子が導電経路Ｌ１に接続さ
れ、そしてゲート端子が制御ノードＮ１に接続されたＰ
−チャネルＭＯＳ形の第３伝達トランジスタ３６と、ド
レイン端子が導電経路Ｌ１に接続され、またゲート端子
がチップ選択信号ＣＥの反転信号バーＣＥに接続され、
そしてソース端子が接地電圧ＶＳＳにつながれたＮ−チ
ャネルＭＯＳ形の第４伝達トランジスタ３８と、導電経
路Ｌ１に一方の端子が接続されたヒューズ群ｆ１，ｆ
２，…，ｆ６と、このヒューズ群ｆ１，ｆ２，…，ｆ６
の他方の端子と接地電圧ＶＳＳとの間に設けられ、ゲー
ト端子がアドレスバーＡ０，Ａ０，…，バーＡｎ，Ａｎ
につながれたＮ−チャネルＭＯＳ形のアドレス入力トラ
ンジスタ４０，４２，…，４８，５０と、から構成され
る。
路を示すものである。この冗長アドレス貯蔵回路６は、
電源電圧ＶＣＣと制御ノードＮ１との間に設けたマスタ
ヒューズＭＦと、制御ノードＮ１にドレイン端子が接続
され、ゲート端子がメモリ装置の待機／動作を制御する
ためのチップ選択信号ＣＥにつながれたＮ−チャネルＭ
ＯＳ形の第１伝達トランジスタ３０と、第１伝達トラン
ジスタ３０のソース端子にドレイン端子が接続され、ソ
ース端子とゲート端子が接地電圧ＶＳＳにつながれたＮ
−チャネルＭＯＳ形のデプレッション形トランジスタ３
２と、ソース端子が電源電圧ＶＣＣにつながれ、ゲート
端子がチップ選択信号ＣＥの反転信号バーＣＥにつなが
れたＰ−チャネルＭＯＳ形の第２伝達トランジスタ３４
と、ソース端子が第２伝達トランジスタのドレイン端子
に接続され、またドレイン端子が導電経路Ｌ１に接続さ
れ、そしてゲート端子が制御ノードＮ１に接続されたＰ
−チャネルＭＯＳ形の第３伝達トランジスタ３６と、ド
レイン端子が導電経路Ｌ１に接続され、またゲート端子
がチップ選択信号ＣＥの反転信号バーＣＥに接続され、
そしてソース端子が接地電圧ＶＳＳにつながれたＮ−チ
ャネルＭＯＳ形の第４伝達トランジスタ３８と、導電経
路Ｌ１に一方の端子が接続されたヒューズ群ｆ１，ｆ
２，…，ｆ６と、このヒューズ群ｆ１，ｆ２，…，ｆ６
の他方の端子と接地電圧ＶＳＳとの間に設けられ、ゲー
ト端子がアドレスバーＡ０，Ａ０，…，バーＡｎ，Ａｎ
につながれたＮ−チャネルＭＯＳ形のアドレス入力トラ
ンジスタ４０，４２，…，４８，５０と、から構成され
る。
【００２０】この図２に示す冗長アドレス貯蔵回路６に
おいては、メモリ装置が待機状態のときに指定されるア
ドレスが欠陥メモリセルを指定するアドレスである場合
には、冗長アドレスＲＲ０〜ＲＲｎが出力される内部経
路がフローティング状態になることを防止するため、チ
ップ選択信号ＣＥを用いて制御する構成にしてある。
尚、図２に示す構成において、デプレッション形トラン
ジスタ３２の代わりに抵抗素子を利用することも可能で
ある。
おいては、メモリ装置が待機状態のときに指定されるア
ドレスが欠陥メモリセルを指定するアドレスである場合
には、冗長アドレスＲＲ０〜ＲＲｎが出力される内部経
路がフローティング状態になることを防止するため、チ
ップ選択信号ＣＥを用いて制御する構成にしてある。
尚、図２に示す構成において、デプレッション形トラン
ジスタ３２の代わりに抵抗素子を利用することも可能で
ある。
【００２１】この冗長アドレス貯蔵回路６では、欠陥メ
モリセルを指定するアドレスに対応させて、当該アドレ
スの論理“１”が入力されるアドレス入力トランジスタ
４０，４２，…，４８，５０に接続したヒューズｆ１，
ｆ２，…，ｆ６を切断することになる。従って、冗長を
行う場合にはマスタヒューズＭＦも切断されるので、欠
陥メモリセルを指定するアドレスが入ってくると、第
２，第３伝達トランジスタ３４，３６の導通で導電経路
Ｌ１には論理“ハイ”の信号が設定され、インバータＩ
２，Ｉ３，Ｉ４を通じて論理“ロウ”の冗長アドレスＲ
Ｒ０ないしはＲＲ１，…，ＲＲｎが発生する。
モリセルを指定するアドレスに対応させて、当該アドレ
スの論理“１”が入力されるアドレス入力トランジスタ
４０，４２，…，４８，５０に接続したヒューズｆ１，
ｆ２，…，ｆ６を切断することになる。従って、冗長を
行う場合にはマスタヒューズＭＦも切断されるので、欠
陥メモリセルを指定するアドレスが入ってくると、第
２，第３伝達トランジスタ３４，３６の導通で導電経路
Ｌ１には論理“ハイ”の信号が設定され、インバータＩ
２，Ｉ３，Ｉ４を通じて論理“ロウ”の冗長アドレスＲ
Ｒ０ないしはＲＲ１，…，ＲＲｎが発生する。
【００２２】図３は、冗長データ貯蔵回路８の詳細回路
を示すものである。この冗長データ貯蔵回路８は、冗長
アドレスＲＲ０〜ＲＲｎごとの同構成のサブブロック単
位をもっている。冗長アドレスＲＲ０に対応する第１サ
ブブロックについて代表的に説明する。即ち、冗長アド
レスＲＲ０を反転するためのインバータＩ５と、電源電
圧ＶＣＣに一方の端子をつなげた第１ヒューズ群ｆ８，
ｆ１０，…，ｆ１２と、接地電圧ＶＳＳに一方の端子を
つなげた第２ヒューズ群ｆ９，ｆ１１，…，ｆ１３と、
第１ヒューズ群ｆ８〜ｆ１２と第２ヒューズ群ｆ９〜ｆ
１３との間にそれぞれ直列接続したＰ−チャネルＭＯＳ
形及びＮ−チャネルＭＯＳ形の伝達トランジスタである
第１伝達トランジスタ群５２，５６，…，６０及び第２
伝達トランジスタ群５４，５８，…，６２と、から構成
される。Ｐ−チャネルＭＯＳ形の第１伝達トランジスタ
群５２〜６０のゲート端子には冗長アドレスＲＲ０が、
Ｎ−チャネルＭＯＳ形の第２伝達トランジスタ群５４〜
６２のゲート端子にはインバータＩ５の出力がそれぞれ
提供される。
を示すものである。この冗長データ貯蔵回路８は、冗長
アドレスＲＲ０〜ＲＲｎごとの同構成のサブブロック単
位をもっている。冗長アドレスＲＲ０に対応する第１サ
ブブロックについて代表的に説明する。即ち、冗長アド
レスＲＲ０を反転するためのインバータＩ５と、電源電
圧ＶＣＣに一方の端子をつなげた第１ヒューズ群ｆ８，
ｆ１０，…，ｆ１２と、接地電圧ＶＳＳに一方の端子を
つなげた第２ヒューズ群ｆ９，ｆ１１，…，ｆ１３と、
第１ヒューズ群ｆ８〜ｆ１２と第２ヒューズ群ｆ９〜ｆ
１３との間にそれぞれ直列接続したＰ−チャネルＭＯＳ
形及びＮ−チャネルＭＯＳ形の伝達トランジスタである
第１伝達トランジスタ群５２，５６，…，６０及び第２
伝達トランジスタ群５４，５８，…，６２と、から構成
される。Ｐ−チャネルＭＯＳ形の第１伝達トランジスタ
群５２〜６０のゲート端子には冗長アドレスＲＲ０が、
Ｎ−チャネルＭＯＳ形の第２伝達トランジスタ群５４〜
６２のゲート端子にはインバータＩ５の出力がそれぞれ
提供される。
【００２３】第１伝達トランジスタ群５２〜６０及び第
２伝達トランジスタ群５４〜６２の各接続点である共通
ノードにそれぞれ接続した導電経路Ｌ２，Ｌ３，…，Ｌ
４は各サブブロック共通とされている。そして、これら
導電経路Ｌ２，Ｌ３，…，Ｌ４にはそれぞれドライバ回
路として１対のインバータＩ９−Ｉ１０，Ｉ１１−Ｉ１
２，…，Ｉ１３−Ｉ１４が設けられ、冗長アドレスＲＲ
０〜ＲＲｎに相応する訂正データＲＤ０〜ＲＤｎが欠陥
データを代替するために発生される。また、これら導電
経路Ｌ２，Ｌ３，…，Ｌ４には、接地電圧ＶＳＳとの間
に経路選択信号ＳＤによって制御されるＮ−チャネルＭ
ＯＳ形の放電用トランジスタ１００，１０２，…，１０
４が設けられている。
２伝達トランジスタ群５４〜６２の各接続点である共通
ノードにそれぞれ接続した導電経路Ｌ２，Ｌ３，…，Ｌ
４は各サブブロック共通とされている。そして、これら
導電経路Ｌ２，Ｌ３，…，Ｌ４にはそれぞれドライバ回
路として１対のインバータＩ９−Ｉ１０，Ｉ１１−Ｉ１
２，…，Ｉ１３−Ｉ１４が設けられ、冗長アドレスＲＲ
０〜ＲＲｎに相応する訂正データＲＤ０〜ＲＤｎが欠陥
データを代替するために発生される。また、これら導電
経路Ｌ２，Ｌ３，…，Ｌ４には、接地電圧ＶＳＳとの間
に経路選択信号ＳＤによって制御されるＮ−チャネルＭ
ＯＳ形の放電用トランジスタ１００，１０２，…，１０
４が設けられている。
【００２４】この冗長データ貯蔵回路８において、論理
“ロウ”に活性化した冗長アドレスＲＲ０が第１サブブ
ロックに入力されると、第１サブブロックの第１伝達ト
ランジスタ５２，５６，…，６０及び第２伝達トランジ
スタ５４，５８，…，６２がすべて導通する。従って、
救済対象のデータに沿ってサブブロック内の各ヒューズ
を選択的に切断しておけば、訂正データＲＤ０〜ＲＤｎ
が得られる。例えば、冗長アドレスＲＲ０に応答して欠
陥データ“１”を代替する訂正データＲＤ０を発生する
ためには、第１サブブロック内において、第１ヒューズ
ｆ８はそのままで第２ヒューズｆ９を切断することによ
り、インバータＩ９，Ｉ１０を通じて論理“１”の訂正
データＲＤ０を得られる。この場合、第１サブブロック
内の残りのヒューズｆ１０，ｆ１１，ｆ１２，ｆ１３は
そのままとし、電源電圧ＶＣＣと接地電圧ＶＳＳをつな
いでおく。冗長アドレスＲＲ１〜ＲＲｎに対応させて訂
正データＲＤ１〜ＲＤｎを発生するときも、これと同様
に行われる。
“ロウ”に活性化した冗長アドレスＲＲ０が第１サブブ
ロックに入力されると、第１サブブロックの第１伝達ト
ランジスタ５２，５６，…，６０及び第２伝達トランジ
スタ５４，５８，…，６２がすべて導通する。従って、
救済対象のデータに沿ってサブブロック内の各ヒューズ
を選択的に切断しておけば、訂正データＲＤ０〜ＲＤｎ
が得られる。例えば、冗長アドレスＲＲ０に応答して欠
陥データ“１”を代替する訂正データＲＤ０を発生する
ためには、第１サブブロック内において、第１ヒューズ
ｆ８はそのままで第２ヒューズｆ９を切断することによ
り、インバータＩ９，Ｉ１０を通じて論理“１”の訂正
データＲＤ０を得られる。この場合、第１サブブロック
内の残りのヒューズｆ１０，ｆ１１，ｆ１２，ｆ１３は
そのままとし、電源電圧ＶＣＣと接地電圧ＶＳＳをつな
いでおく。冗長アドレスＲＲ１〜ＲＲｎに対応させて訂
正データＲＤ１〜ＲＤｎを発生するときも、これと同様
に行われる。
【００２５】図４は、冗長アドレスサメータ１４の詳細
回路を示すものである。この冗長アドレスサメータ１４
は、冗長アドレスＲＲ０〜ＲＲｎを入力するＮＡＮＤゲ
ートＮＡＮＤ１，ＮＡＮＤ２と、これらＮＡＮＤゲート
ＮＡＮＤ１，ＮＡＮＤ２の出力信号を論理演算するＮＯ
ＲゲートＮＯＲ１と、ＮＯＲゲートＮＯＲ１の出力信号
を反転するインバータＩ１５と、インバータＩ１５の出
力信号を反転して経路選択信号ＳＤを発生するインバー
タＩ１６と、を備える。出力される経路選択信号ＳＤは
図１に示すように伝送ゲートＴ１，Ｔ２を制御し、欠陥
メモリセルを指定するアドレスが入力されると、センス
アンプ２４とデータ出力バッファ２６の接続を遮断する
と共に冗長データ貯蔵回路８とデータ出力バッファ２６
を接続させ、また、図３の放電用トランジスタ１００〜
１０４をＯＦＦさせる。
回路を示すものである。この冗長アドレスサメータ１４
は、冗長アドレスＲＲ０〜ＲＲｎを入力するＮＡＮＤゲ
ートＮＡＮＤ１，ＮＡＮＤ２と、これらＮＡＮＤゲート
ＮＡＮＤ１，ＮＡＮＤ２の出力信号を論理演算するＮＯ
ＲゲートＮＯＲ１と、ＮＯＲゲートＮＯＲ１の出力信号
を反転するインバータＩ１５と、インバータＩ１５の出
力信号を反転して経路選択信号ＳＤを発生するインバー
タＩ１６と、を備える。出力される経路選択信号ＳＤは
図１に示すように伝送ゲートＴ１，Ｔ２を制御し、欠陥
メモリセルを指定するアドレスが入力されると、センス
アンプ２４とデータ出力バッファ２６の接続を遮断する
と共に冗長データ貯蔵回路８とデータ出力バッファ２６
を接続させ、また、図３の放電用トランジスタ１００〜
１０４をＯＦＦさせる。
【００２６】以上の図１〜図４に基づき、この実施形態
の半導体メモリ装置の動作について説明する。冗長アド
レス貯蔵回路６は、欠陥データが出力されるアドレス、
即ちノーマルメモリセルアレイ内の欠陥メモリセルを指
定する欠陥アドレスを多数記憶させ得る回路であり、ま
た、冗長データ貯蔵回路８は、欠陥データを救済する訂
正データを記憶させ得る。冗長アドレス貯蔵回路６から
出力される冗長アドレスＲＲ０〜ＲＲｎは欠陥メモリセ
ルを指定するアドレスが入力される場合に活性化される
信号であり、訂正データＲＤ０〜ＲＤｎは欠陥データを
代替するデータである。
の半導体メモリ装置の動作について説明する。冗長アド
レス貯蔵回路６は、欠陥データが出力されるアドレス、
即ちノーマルメモリセルアレイ内の欠陥メモリセルを指
定する欠陥アドレスを多数記憶させ得る回路であり、ま
た、冗長データ貯蔵回路８は、欠陥データを救済する訂
正データを記憶させ得る。冗長アドレス貯蔵回路６から
出力される冗長アドレスＲＲ０〜ＲＲｎは欠陥メモリセ
ルを指定するアドレスが入力される場合に活性化される
信号であり、訂正データＲＤ０〜ＲＤｎは欠陥データを
代替するデータである。
【００２７】冗長アドレスサメータ１４は、データ出力
経路を選択決定するための回路であって、冗長を行うか
否かに従い、冗長データ貯蔵回路８とデータ出力バッフ
ァ２６、或いはセンスアンプ２４とデータ出力バッファ
２６を接続させる。この冗長アドレスサメータ１４によ
る経路選択信号ＳＤは、冗長アドレスＲＲ０〜ＲＲｎが
すべて非活性化される場合（冗長が行われない場合）
に、非活性化されて冗長データ貯蔵回路８内のフローテ
ィングを防止する。即ちこのときには論理“ハイ”の経
路選択信号ＳＤが発生され、第１伝送ゲートＴ１を非導
通、第２伝送ゲートＴ２を導通としてセンスアンプ２４
とデータ出力バッファ２６を接続させ、また、冗長デー
タ貯蔵回路８の放電用トランジスタ１００〜１０４をＯ
Ｎさせる。一方、冗長アドレスサメータ１４による経路
選択信号ＳＤは、冗長アドレスＲＲ０〜ＲＲｎのいずれ
か１つでも活性化されると（冗長が行われる場合）、活
性化されてセンスアンプ２４とデータ出力バッファ２６
の接続を遮断すると共に冗長データ貯蔵回路８とデータ
出力バッファ２６を接続させる。即ちこのときには論理
“ロウ”の経路選択信号ＳＤが発生され、第１伝送ゲー
トＴ１を導通、第２伝送ゲートＴ２を非導通として冗長
データ貯蔵回路８とデータ出力バッファ２６を接続さ
せ、また、冗長データ貯蔵回路８の放電用トランジスタ
１００〜１０４をＯＦＦさせる。
経路を選択決定するための回路であって、冗長を行うか
否かに従い、冗長データ貯蔵回路８とデータ出力バッフ
ァ２６、或いはセンスアンプ２４とデータ出力バッファ
２６を接続させる。この冗長アドレスサメータ１４によ
る経路選択信号ＳＤは、冗長アドレスＲＲ０〜ＲＲｎが
すべて非活性化される場合（冗長が行われない場合）
に、非活性化されて冗長データ貯蔵回路８内のフローテ
ィングを防止する。即ちこのときには論理“ハイ”の経
路選択信号ＳＤが発生され、第１伝送ゲートＴ１を非導
通、第２伝送ゲートＴ２を導通としてセンスアンプ２４
とデータ出力バッファ２６を接続させ、また、冗長デー
タ貯蔵回路８の放電用トランジスタ１００〜１０４をＯ
Ｎさせる。一方、冗長アドレスサメータ１４による経路
選択信号ＳＤは、冗長アドレスＲＲ０〜ＲＲｎのいずれ
か１つでも活性化されると（冗長が行われる場合）、活
性化されてセンスアンプ２４とデータ出力バッファ２６
の接続を遮断すると共に冗長データ貯蔵回路８とデータ
出力バッファ２６を接続させる。即ちこのときには論理
“ロウ”の経路選択信号ＳＤが発生され、第１伝送ゲー
トＴ１を導通、第２伝送ゲートＴ２を非導通として冗長
データ貯蔵回路８とデータ出力バッファ２６を接続さ
せ、また、冗長データ貯蔵回路８の放電用トランジスタ
１００〜１０４をＯＦＦさせる。
【００２８】アドレスがメモリ装置に入力されると、こ
の入力されたアドレスに従ってノーマルデコーダ１０で
通常の動作が遂行される一方で、冗長アドレス貯蔵回路
６でも、当該アドレスが冗長アドレス貯蔵回路６内に記
憶した欠陥メモリセルを指定するアドレスであれば、該
当する冗長アドレスＲＲ０〜ＲＲｎが発生される。も
し、入力されたアドレスが冗長アドレス貯蔵回路６内に
記憶したものでなければ、冗長アドレスＲＲ０〜ＲＲｎ
は非活性のままでノーマル動作が通常通り遂行される。
即ちこの場合、センスアンプ２４とデータ出力バッファ
２６が接続され、ノーマルメモリセルアレイ１２からの
データを感知増幅して出力する。
の入力されたアドレスに従ってノーマルデコーダ１０で
通常の動作が遂行される一方で、冗長アドレス貯蔵回路
６でも、当該アドレスが冗長アドレス貯蔵回路６内に記
憶した欠陥メモリセルを指定するアドレスであれば、該
当する冗長アドレスＲＲ０〜ＲＲｎが発生される。も
し、入力されたアドレスが冗長アドレス貯蔵回路６内に
記憶したものでなければ、冗長アドレスＲＲ０〜ＲＲｎ
は非活性のままでノーマル動作が通常通り遂行される。
即ちこの場合、センスアンプ２４とデータ出力バッファ
２６が接続され、ノーマルメモリセルアレイ１２からの
データを感知増幅して出力する。
【００２９】冗長アドレスＲＲ０〜ＲＲｎが活性化され
た場合には、これに応じて冗長アドレスサメータ１４か
ら経路選択信号ＳＤが活性出力され、また、活性化した
冗長アドレスＲＲ０〜ＲＲｎに従って冗長データ貯蔵回
路８内から該当訂正データＲＤ０〜ＲＤｎが出力され
る。このときにはデータ出力バッファ２６とセンスアン
プ２４の接続が遮断されると共に冗長データ貯蔵回路８
とデータ出力バッファ２６が接続され、冗長データ貯蔵
回路８による正確なデータがデータ出力バッファ２６を
通じて出力される。
た場合には、これに応じて冗長アドレスサメータ１４か
ら経路選択信号ＳＤが活性出力され、また、活性化した
冗長アドレスＲＲ０〜ＲＲｎに従って冗長データ貯蔵回
路８内から該当訂正データＲＤ０〜ＲＤｎが出力され
る。このときにはデータ出力バッファ２６とセンスアン
プ２４の接続が遮断されると共に冗長データ貯蔵回路８
とデータ出力バッファ２６が接続され、冗長データ貯蔵
回路８による正確なデータがデータ出力バッファ２６を
通じて出力される。
【００３０】本実施形態は本発明の技術的思想の一例で
あり、その他にも多様な実施形態が可能であることは当
該分野で通常の知識を有する者なら容易に理解できると
ころである。例えば、冗長アドレス貯蔵回路６及び冗長
データ貯蔵回路８に、図２及び図３に示すようなヒュー
ズ回路を利用しているが、ヒューズでなくとも他のスイ
ッチング手段を利用して構成してもよいことは、当該分
野で通常の知識を有する者なら容易に理解できる。
あり、その他にも多様な実施形態が可能であることは当
該分野で通常の知識を有する者なら容易に理解できると
ころである。例えば、冗長アドレス貯蔵回路６及び冗長
データ貯蔵回路８に、図２及び図３に示すようなヒュー
ズ回路を利用しているが、ヒューズでなくとも他のスイ
ッチング手段を利用して構成してもよいことは、当該分
野で通常の知識を有する者なら容易に理解できる。
【００３１】
【発明の効果】以上述べてきたように本発明によれば、
冗長の際には感知増幅過程を経ることなくデータ出力バ
ッファへ訂正データを出力できるようになっているの
で、アクセスタイムへの影響がほとんどない冗長回路を
提供することができる。加えて、本発明による冗長デー
タ貯蔵回路によれば、ページモードを採用する場合でも
冗長回路の専有面積を小さく抑えられ、また、エラー訂
正コードを採用する場合にも従来より面積増加を抑える
ことができる。
冗長の際には感知増幅過程を経ることなくデータ出力バ
ッファへ訂正データを出力できるようになっているの
で、アクセスタイムへの影響がほとんどない冗長回路を
提供することができる。加えて、本発明による冗長デー
タ貯蔵回路によれば、ページモードを採用する場合でも
冗長回路の専有面積を小さく抑えられ、また、エラー訂
正コードを採用する場合にも従来より面積増加を抑える
ことができる。
【図１】本発明に係る半導体メモリ装置の概略ブロック
図。
図。
【図２】図１中の冗長アドレス貯蔵回路の具体例を示す
回路図。
回路図。
【図３】図１中の冗長データ貯蔵回路の具体例を示す回
路図。
路図。
【図４】図１中の冗長アドレスサメータの具体例を示す
回路図。
回路図。
６ 冗長アドレス貯蔵回路 ８ 冗長データ貯蔵回路 １４ 冗長アドレスサメータ
Claims (7)
- 【請求項１】 半導体メモリ装置で不良救済のために備
えられる冗長回路において、 欠陥メモリセルを指定するアドレスが入力されると該ア
ドレスに対応した冗長アドレスを生成してノーマルメモ
リセルに記憶したデータの出力経路を遮断すると共に、
前記冗長アドレスに応じて、ヒューズにより前記欠陥メ
モリセルに該当のデータを記憶した冗長データ貯蔵回路
から訂正データを出力するようになっていることを特徴
とする冗長回路。 - 【請求項２】 入力されるアドレスをデコーディングす
るノーマルデコーダと、多数のノーマルメモリセルを有
し、前記ノーマルデコーダから出力されるデコーディン
グ信号に従いメモリセル指定が行われるノーマルメモリ
セルアレイと、このノーマルメモリセルアレイから出力
されるデータを感知増幅するセンスアンプと、を備えた
半導体メモリ装置において、 前記ノーマルメモリセルのうちの欠陥メモリセルを指定
する欠陥アドレスを記憶し、前記入力されるアドレスを
受けて欠陥アドレスであれば冗長アドレスを発生する冗
長アドレス貯蔵回路と、前記冗長アドレスに応じて経路
選択信号を発生する冗長アドレスサメータと、前記経路
選択信号により動作制御され、前記冗長アドレスに応答
して欠陥データを代替する訂正データを出力する冗長デ
ータ貯蔵回路と、前記経路選択信号に応答して前記セン
スアンプの出力又は前記冗長データ貯蔵回路の出力のい
ずれかをデータ出力バッファへ選択的につなぐデータ出
力経路選択回路と、を備え、前記冗長アドレスが発生さ
れる場合には前記センスアンプの出力と前記データ出力
バッファの接続を遮断すると共に前記冗長データ貯蔵回
路の出力と前記データ出力バッファを接続するようにな
っていることを特徴とする半導体メモリ装置。 - 【請求項３】 冗長アドレス貯蔵回路は、電源電圧と制
御ノードとの間に設けたマスタヒューズと、前記制御ノ
ードにドレイン端子が接続され、ゲート端子にチップ選
択信号を受ける第１伝達トランジスタと、この第１伝達
トランジスタのソース端子と接地電圧との間に設けら
れ、ゲート端子に接地電圧を受けるデプレッション形ト
ランジスタと、ソース端子に電源電圧を受け、ゲート端
子にチップ選択信号の反転信号を受ける第２伝達トラン
ジスタと、この第２伝達トランジスタのドレイン端子に
ソース端子が接続され、またドレイン端子が導電経路に
接続され、そしてゲート端子が前記制御ノードに接続さ
れた第３伝達トランジスタと、ドレイン端子が前記導電
経路に接続され、ゲート端子にチップ選択信号の反転信
号を受けると共にソース端子に接地電圧を受ける第４伝
達トランジスタと、前記導電経路に各一方の端子が接続
された第１ヒューズ群と、この第１ヒューズ群の各他方
の端子と接地電圧との間に設けられ、入力されるアドレ
スをゲート端子に受けるアドレス入力トランジスタと、
を備え、前記第１ヒューズ群を欠陥メモリセルのアドレ
スに従い切断して用いるようになっている請求項２記載
の冗長回路。 - 【請求項４】 冗長データ貯蔵回路は、電源電圧に各一
方の端子をつなげた第１ヒューズ群と、接地電圧に各一
方の端子をつなげた第２ヒューズ群と、これら第１ヒュ
ーズ群及び第２ヒューズ群の間にそれぞれ２ずつ直列接
続され、冗長アドレスに従って動作する伝達トランジス
タ群と、を備えたサブブロックを多数有し、これら各サ
ブブロックを導電経路で接続すると共に、その導電経路
に冗長アドレスサメータによる経路選択信号に従い動作
する放電用トランジスタを設けてなる請求項２又は請求
項３記載の冗長回路。 - 【請求項５】 冗長アドレスサメータは、冗長アドレス
を入力する第１及び第２ＮＡＮＤゲートと、これら第１
及び第２ＮＡＮＤゲートの各出力信号をそれ入力するＮ
ＯＲゲートと、を少なくとも備えてなる請求項２〜４の
いずれか１項に記載の冗長回路。 - 【請求項６】 半導体メモリ装置で不良救済のために用
いられる冗長方法において、 欠陥メモリセルを指定するアドレスが入力されると該ア
ドレスに対応した冗長アドレスを生成してノーマルメモ
リセルに記憶したデータの出力を抑止すると共に、前記
冗長アドレスに応じて、前記欠陥メモリセルに該当のデ
ータを記憶した冗長データ貯蔵回路から直接的にデータ
出力バッファへ訂正データを出力するようにしたことを
特徴とする冗長方法。 - 【請求項７】 入力されるアドレスをデコーディングし
たノーマルデコーディング信号によりノーマルメモリセ
ルアレイの該当ノーマルメモリセルを指定するノーマル
デコーディング過程と、前記ノーマルメモリセルアレイ
から出力されるデータの感知増幅過程と、を行う半導体
メモリ装置の冗長方法において、 前記ノーマルメモリセルのうちの欠陥メモリセルのアド
レスを記憶し、前記入力されるアドレスが欠陥メモリセ
ルを指定するものであれば冗長アドレスを発生する過程
と、前記冗長アドレスに応じて経路選択信号を発生する
過程と、前記冗長アドレスに従って訂正データを出力す
る過程と、前記経路選択信号に応答して前記感知増幅過
程によるデータのデータ出力バッファへの出力を抑止す
ると共に前記訂正データを直接的にデータ出力バッファ
へ出力するデータ出力経路選択過程と、を実行すること
を特徴とする冗長方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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