KR100246182B1 - 메모리 셀 리페어 회로 - Google Patents

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Abstract

본 발명은 메모리 셀 어레이의 단위 비트(bit) 결함 또는 리던던트 셀의 결함을 구제하기 위한 메모리 셀 리페어 회로에 관한 것으로, 스태틱 메모리 셀을 다수개 구비하여 노멀 메모리 셀의 열 결함, 행 결함과 비트 결함을 구분하여 리페어 함으로써 칩의 레이아웃 효율을 극대화시키고, 상기 스태틱 메모리 셀을 결함 발생 확률이 적은 노멀 메모리 셀 어레이 외부에 형성하므로써 리페어 확률을 향상시키도록 하는 효과를 제공한다.

Description

메모리 셀 리페어 회로
본 발명은 메모리 셀 리페어 회로에 관한 것으로, 특히 메모리 셀 어레이의 단위 비트(bit) 결함 또는 리던던트(redundant) 셀의 결함을 구제하기 위한 메모리 셀 리페어 회로에 관한 것이다.
반도체소자, 특히, DRAM 등의 메모리 소자를 제조할 때 완벽한 공정을 수행하기란 매우 어려워 단위 메모리 요소인 노멀 셀(normal cell)에 결함이 발생하면 메모리 소자의 사용이 불가능해진다.
따라서 메모리 소자의 제조 공정시 노멀 셀 어레이와 동일한 특성을 갖는 여분의 셀 어레이, 즉 리던던트 셀 어레이를 다수개 구비하여 둔다.
이와 같은 메모리 소자는 웨이퍼 상태에서 노멀 셀 어레이의 결함 유무가 검출되고, 결함이 발생한 노멀 셀 어레이를 리던던트 셀 어레이로 대체하여 메모리 소자의 결함을 구제하는 것이다.
이와 같은 리던던트 메모리 셀을 구비한 메모리 소자를 제1도를 참조하여 설명하면 다음과 같다.
제1도는 종래의 메모리 소자의 회로 구성을 나타낸 블록도로서, 리던던트 컬럼 셀 어레이 및 리던던트 컬럼 디코더 부분을 생략하고 리던던트 로우 셀 어레이 및 리던던트 로우 디코더 부분을 중심으로 나타내었으며, 동작 설명 또한 로우 어드레스의 경로를 중심으로 설명한다.
제1도에 나타낸 바와 같이, 비교 회로(10)와 노멀 로우 디코더(40)에는 로우 어드레스 신호가 입력된다.
비교 회로(10)에는 메모리 셀 어레이의 테스트 결과 즉, 결함이 발생한 메모리 셀의 열(row) 결함 정보가 저장되어 있으며 입력된 로우 어드레스와 비교 동작이 이루어진다.
이와 같은 비교 회로(10)의 동작은 결함이 발생한 셀의 로우 어드레스 신호는 논리값 “1”의 하이 레벨로 출력되고, 결함이 발생하지 않은 셀의 로우 어드레스 신호는 논리값 “0”의 로우 레벨로 출력된다.
비교 회로(10)에서 출력된 신호는 리던던트 로우 디코더(20)에 입력되어 디코딩이 이루어진 다음 리던던트 로우 셀 어레이(30)에 입력되어 리던던트 로우 셀 어레이(30)의 워드 라인을 제어하게 된다.
또 비교 회로(10)의 출력 신호는 OR 게이트(G11)에도 입력되어 OR 연산이 이루어져서 그 출력 신호가 노멀 로우 디코더(40)의 제어 신호로서 입력된다.
즉, 비교 회로(10)에서는 결함이 발생한 셀의 로우 어드레스 신호를 하이 레벨로 출력하므로 결함이 발생한 셀의 로우 어드레스가 OR 게이트(G11)에 입력되면 그 출력 신호는 하이 레벨로 되어 노멀 로우 디코더(40)를 디스에이블 시키고, 결함이 발생하지 않은 셀의 로우 어드레스가 입력되면 OR 게이트(G11)의 출력은 로우 레벨로 되어 노멀 로우 디코더(40)를 인에이블 시키는 것이다.
OR 게이트(G11)에서 하이 레벨 신호가 출력되어 노멀 로우 디코더(40)가 디스에이블 되면, 리던던트 로우 디코더(20)가 활성화되어 리던던트 로우 셀 어레이(30)의 워드 라인을 제어하게 되고, OR 게이트(G11)에서 로우 레벨의 신호가 출력되어 노멀 로우 디코더(40)가 인에이블 되면 입력된 로우 어드레스를 디코딩하여 노멀 셀 어레이(50)에 입력함으로써 노멀 셀 어레이(50)의 워드 라인을 제어하게 된다.
상술한 바와 같은 어드레스의 입출력 관계는 컬럼 어드레스의 경우도 로우 어드레스의 입출력 관계와 같은 원리로 이루어진다.
이와 같은 노멀 셀 어레이(50) 또는 리던던트 로우 셀 어레이(30)의 데이타 입출력 경로는 다음과 같다.
먼저 메모리 셀로부터의 출력 데이타 즉 리드(read) 게이타는 리던던트 로우 셀 어레이(30) 또는 노멀 셀 어레이(50)에서 센스 앰프(60)로 출력되어 1차 증폭이 이루어진다.
센스 앰프(60)에서 1차 증폭이 이루어진 데이타는 메인 앰프(70)에 입력되어 최종적으로 증폭이 이루어진 다음 데이타 출력 버퍼(80)를 통해 데이타 입출력 단자(I/O)로 출력된다.
다음으로 리던던트 로우 셀 어레이(30) 또는 노멀 셀 어레이(50)로 입력되는 데이타 즉 라이트(write) 데이타는 먼저 데이타 입출력 단자(I/O)를 통해 데이타 입력 드라이버(90)로 입력된다.
라이트 인에이블 신호가 발생하면 데이타 입력 드라이버(90)에서는 입력된 데이타가 센스 앰프(60)로 출력한다.
그러나 라이트 동작에서는 센스 앰프(60)를 통한 데이타의 증폭은 이루어지지 않으며, 단지 데이타 입력 드라이버(90)와 리던던트 로우 셀 어레이(30) 또는 노말 셀 어레이(50)의 데이타 전달 경로를 형성하는 것이다.
이와 같은 종래의 메모리 소자의 셀 리페어 동작은, 로우 어드레스가 입력되면 비교 회로(10)에 저장되어 있는 결함이 발생한 셀의 어드레스 정보와 입력된 로우 어드레스를 비교하여 결함이 발생한 셀의 로우 어드레스가 입력되면 노멀 셀 대신 리던던트 로우 셀 어레이(30)를 선택하여 데이타의 입출력이 이루어지도록 하는 것이다.
그러나 이와 같은 종래의 메모리 셀 리페어 동작은 로우 셀 또는 컬럼 셀의 하나의 비트에 결함이 발생한 경우 즉 단일 비트의 결함을 구제할 때에도 로우 셀 또는 컬럼 셀 전체를 리페어해야 하므로 많은 수의 리던던트 셀이 필요하게 된다.
또 리던던트 셀은 전체 메모리 셀 어레이의 가장자리에 형성되므로 사실은 노멀 메모리 셀보다 불안정하여 결함 발생 확률이 더욱 높다고 할 수 있다.
즉, 노멀 메모리 셀을 리페어 하기 위한 리던던트 셀에 결함이 발생하게 되면 메모리 소자의 결함을 리페어 하는 것이 불가능해지는 문제가 있다.
따라서 본 발명은 스태틱 메모리 셀을 다수개 구비하여 노멀 메모리 셀의 열 결함, 행 결함과 비트 결함을 구분하여 리페어 함으로써 칩의 레이아웃 효율을 극대화시키고, 상기 스태틱 메모리 셀을 결함 발생 확률이 적은 노멀 메모리 셀 어레이 외부에 형성함으로써 리페어 확률을 향상시키도록 하는 목적이 있다.
제1도는 종래의 메모리 소자의 회로 구성을 나타낸 블록도.
제2도는 본 발명의 메모리 소자의 회로 구성을 나타낸 블록도.
제3도는 본 발명의 스태틱 메모리 셀을 나타낸 논리 회로도.
* 도면의 주요부분에 대한 부호의 설명
10,110 : 비교 회로 20 : 리던던트 로우 디코더
30 : 리던던트 로우 셀 어레이 40 : 노멀 로우 디코더
50 : 노멀 셀 어레이 60 : 센스 앰프
70 : 메인 앰프 80 : 데이타 출력 버퍼
90 : 데이타 입력 드라이버 120 : 스태틱 메모리 셀
SW1,SW2,SW3 : 스위치 G11,G12 : OR 게이트
이와 같은 목적의 본 발명은, 노멀 메모리 셀 어레이의 비트 결함 어드레스 정보 또는 리던던트 메모리 셀 어레이의 비트 결함 어드레스 정보가 저장되고, 입력되는 어드레스와 상기 비트 결함 어드레스 정보가 비교되도록 이루어지는 제2비교 회로와, 상기 제2비교 회로에서 출력되는 어드레스 신호가 입력되어 임의의 메모리 셀이 선택됨으로써 상기 노멀 메모리 셀 어레이 또는 리던던트 메모리 셀에 발생한 비트 결함 셀을 대체하여 입력되는 데이타가 저장되도록 이루어지는 스태틱 메모리 셀 어레이와, 상기 제2비교 회로에서 출력되는 어드레스 신호를 입력으로 받아 소정의 논리 연산을 실시하여 그 출력 신호를 통하여 데이타 입출력 경로를 스위칭 제어하도록 이루어지는 논리 소자와, 상기 논리 소자의 출력 신호에 따라 스위칭 제어되어 상기 스태틱 메모리 셀 또는 센스 앰프와 데이타 입력 드라이버 사이의 데이타 전달 경로를 절환하는 제1스위칭 소자와, 상기 논리 소자의 출력신호에 따라 상기 스태틱 메모리 셀 또는 메인 앰프와 데이타 출력 버퍼 사이의 데이타 전달 경로를 절환하는 제2스위칭 소자를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 제2도와 제3도를 참조하여 설명하면 다음과 같다.
제2도는 본 발명의 메모리 소자의 회로 구성을 나타낸 블록도로서, 리던던트 컬럼 셀 어레이 및 리던던트 컬럼 디코더 부분을 생략하고 리던던트 로우 셀 어레이 및 리던던트 로우 디코더 부분을 중심으로 나타내었으며, 동작 설명 또한 로우 어드레스의 경로를 중심으로 설명한다.
제2도에 나타낸 바와 같이, 두 개의 비교 회로(10)(110)와 노멀 로우 디코더(40)에는 각각 로우 어드레스 신호가 입력된다.
비교 회로(10)에는 메모리 셀 어레이의 테스트 결과 즉, 결함이 발생한 메모리 셀의 열(row) 결함 정보가 저장되어 있으며 입력된 로우 어드레스와 비교 동작이 이루어진다.
이와 같은 비교 회로(10)의 동작은 결함이 발생한 셀의 로우 어드레스 신호는 논리값 “1”의 하이 레벨로 출력되고, 결함이 발생하지 않은 셀의 로우 어드레스 신호는 논리값 “0”의 로우 레벨로 출력된다.
비교 회로(10)에서 출력된 신호는 리던던트 로우 디코더(20)에 입력되어 디코딩이 이루어진 다음 리던던트 로우 셀 어레이(30)에 입력되어 리던던트 로우 셀 어레이(30)의 워드 라인을 제어하게 된다.
또 비교 회로(10)의 출력 신호는 OR 게이트(G11)에도 입력되어 OR 연산이 이루어져서 그 출력 신호가 노멀 로우 디코더(40)의 제어 신호로서 입력된다.
즉, 비교 회로(10)에서는 결함이 발생한 셀이 로우 어드레스 신호를 하이 레벨로 출력하므로 결함이 발생한 셀의 로우 어드레스가 OR 게이트(G11)에 입력되면 그 출력 신호는 하이 레벨로 되어 노멀 로우 디코더(40)를 디스에이블 시키고, 결함이 발생하지 않은 셀의 로우 어드레스가 입력되면 OR 게이트(G11)의 출력은 로우 레벨로 되어 노멀 로우 디코더(40)를 인에이블 시키는 것이다.
OR 게이트(G11)에서 하이 레벨 신호가 출력되어 노멀 로우 디코더(40)가 디스에이블되면, 리던던트 로우 디코더(20)가 활성화되어 리던던트 로우 셀 어레이(30)의 워드 라인을 제어하게 되고, OR 게이트(G11)에서 로우 레벨의 신호가 출력되어 노멀 로우 디코더(40)가 인에이블 되면 입력된 로우 어드레스를 디코딩하여 노멀 셀 어레이(50)에 입력함으로써 노멀 셀 어레이(50)의 워드 라인을 제어하게 된다.
상술한 바와 같은 어드레스의 입출력 관계는 컬럼 어드레스의 경우도 로우 어드레스의 입출력 관계와 같은 원리로 이루어진다.
비교 회로(110)에는 메모리 셀 어레이의 테스트 결과 가운데, 결함이 발생한 메모리의 단일 비트 결함 어드레스 정보와, 결함이 발생한 리던던트 로우 셀(30)의 어드레스 정보가 저장되어 있어 입력된 로우 어드레스와 비교된다.
비교 회로(110)의 동작은 결함이 발생한 셀의 로우 어드레스는 논리값 “1”의 하이 레벨로 출력되고, 결함이 발생하지 않은 셀의 로우 어드레스는 논리값 “0”의 로우 레벨로 출력된다.
이와 같은 비교 회로(110)의 출력 신호는 스태틱 메모리 셀(120)에 입력되어 각각의 스태틱 메모리 셀을 선택하게 된다.
또 비교 회로(110)의 출력 신호는 OR 게이트(G12)에도 입력되어 OR 연산이 이루어져서 그 출력 신호는 스위치(SW1)(SW2)를 제어하며, 이때 스위치(SW1)(SW2)는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 사용할 수 있다.
이와 같은 OR 게이트(G12)의 출력 신호에 의한 데이타 입출력 경로의 스위칭 동작을 상세하게 설명하면 다음과 같다.
입력된 로우 어드레스에 의해 결정된 메모리 셀이 리던던트 로우 셀 어레이(30) 또는 노멀 셀 어레이(50)인 경우에는 OR 게이트(G12)의 출력 신호가 스위치(SW1)를 제어하여 데이타 입력 드라이버(90)와 센스 앰프(60)를 연결하고, 스위치(SW2)를 제어하여 데이타 출력 버퍼(80)와 메인 앰프(70)를 연결한다.
만약 입력된 로우 어드레스에 의해 결정된 메모리 셀이 스태틱 메모리 셀(120)인 경우에는 OR 게이트(G12)의 출력 신호가 스위치(SW1)를 제어하여 데이타 입력 드라이버(90)와 스태틱 메모리 셀(120)을 연결하고, 스위치(SW2)를 제어하여 스태틱 메모리 셀(120)과 데이타 출력 버퍼(80)를 연결한다.
제3도는 본 발명의 스태틱 메모리의 단위 셀을 나타낸 논리 회로도로서, 인버터(INV1)의 입력은 인버터(INV2)의 출력과 연결되고, 인버터(INV2)의 입력은 인버터(INV1)의 출력과 연결된다.
또 인버터(INV1)의 입력과 인버터(INV2)의 출력이 연결되어 이루어진 노드(N1)가 데이타 버스 라인과 연결되어 스위치(SW3)를 통해 온·오프 제어되는데, 이와 같은 스위치(SW3)는 비교 회로(110)에서 출력되는 어드레스 신호에 의하여 온·오프 제어된다.
따라서 본 발명은 스태틱 메모리 셀을 다수개 구비하여 노멀 메모리 셀의 열 결함, 행 결함과 비트 결함을 구분하여 리페어 함으로써 칩의 레이아웃 효율을 극대화시키고, 상기 스태틱 메모리 셀을 결함 발생 활률이 적은 노멀 메모리 셀 어레이 외부에 형성함으로써 결함 셀의 리페어 효율을 향사시키도록 하는 효과가 있다.

Claims (3)

  1. 노멀 메모리 셀 어레이의 결함을 구제하기 위한 여분의 메모리 셀 어레이인 리던던트(redundant) 메모리 셀 어레이와, 어드레스 신호를 입력으로 받아 이를 디코딩하여 상기 리던던트 메모리 셀 어레이의 워드 라인과 비트 라인 선택 신호를 출력하는 리던던트 디코더와, 노멀 메모리 셀 어레이의 열(row) 결함 어드레스 정보 및 행(column) 결함 어드레스 정보가 저장되는 제1비교 회로를 포함하여 이루어지는 메모리 셀 리페어 회로에 추가하여, 상기 노멀 메모리 셀 어레이의 비트 결함 어드레스 정보 또는 상기 리던던트 메모리 셀 어레이의 비트 결함 어드레스 정보가 저장되고, 입력되는 어드레스와 상기 비트 결함 어드레스 정보가 비교되도록 이루어지는 제2비교 회로와; 상기 제2비교 회로에서 출력되는 어드레스 신호가 입력되어 임의의 메모리 셀이 선택됨으로써 상기 노멀 메모리 셀 어레이 또는 리던던트 메모리 셀 어레이에 발생한 비트 결함 셀을 대체하여 입력되는 데이타가 저장되도록 이루어지는 스태틱 메모리 셀 어레이와; 상기 제2비교 회로에서 출력되는 어드레스 신호를 입력으로 받아 소정의 논리 연산을 실시하여 그 출력 신호를 통하여 데이타 입출력 경로를 스위칭 제어하도록 이루어지는 논리 소자와; 상기 논리 소자의 출력 신호에 따라 스위칭 제어되어 상기 스태틱 메모리 셀 또는 센스 앰프와 데이타 입력 드라이버 사이의 데이타 전달 경로를 절환하는 제1스위칭 소자와; 상기 논리 소자의 출력신호에 따라 상기 스태틱 메모리 셀 또는 메인 앰프와 데이타 출력 버퍼 사이의 데이타 전달 경로를 절환하는 제2스위칭 소자를 포함하며, 상기 스태틱 메모리 셀 어레이의 단위 셀은, 데이타를 입력으로 받아 이를 반전시켜 출력하는 제1인버터와; 상기 제1인버터의 출력 신호를 입력으로 받아 이를 반전시켜서 상기 제1인버터에 입력되도록 연결된 제2인버터와; 데이타 버스 라인과 상기 제1인버터의 입력단 사이에 연결되어 상기 제2비교회로에서 출력되는 어드레스 신호에 따라 스위칭 제어되도록 이루어진 제3스위칭 소자를 포함하는 것이 특징인 메모리 셀 리페어 회로.
  2. 제1항에 있어서, 상기 논리 소자는 논리합 연산이 이루어지는 OR 게이트인 것이 특징인 메모리 셀 리페어 회로.
  3. 제1항에 있어서, 상기 제1스위칭 소자 또는 제2스위칭 소자는 MOS 트랜지스터인 것이 특징인 메모리 셀 리페어 회로.
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