KR0177740B1 - 반도체 메모리 장치의 리던던시 회로 및 그 방법 - Google Patents

Abstract

본 발명은 정보의 저장이 반도체 장치의 제조 공정 중에 이루어지고 상기 공정이 끝난 후에 결함 메모리 셀의 데이터와 대체되는 데이터가 저장될 수 있는 스페어 메모리 셀을 가지는 반도체 메모리 장치의 리던던시 회로에 있어서, 외부로부터 상기 결함 메모리 셀을 지정하는 어드레스가 입력되면 상기 스페어 메모리 셀은 센싱됨이 없이 상기 어드레스에 대응되는 내부 결함 어드레스가 생성되어 노멀메모리 셀에 저장된 데이터의 감지가 차단되고 상기 내부결함 구제 어드레스에 상응되어 상기 결함 메모리 셀로부터 출력되는 결함 데이터와 대체될 수 있는 정정 데이터가 출력됨을 특징으로 한다. 본 발명에 의하면 스페어 메모리 셀의 센싱과정 없이 데이터 출력버퍼의 입력을 고정시켜 사용함으로써 엑세스 시간의 지연의 줄일 수 있으며, 특히 마스크롬 내에서의 메모리 셀의 엑세스 시간의 지연을 방지할 수 있을 뿐만 아니라 페이지 모드의 채용 여부 그리고 에러정정코드의 채용 여부에 상관없이 작은 면적으로 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 메모리 장치의 리던던시 회로 및 그 방법

제1도는 본 발명에 따른 반도체 메모리 장치의 개략적 블럭 다이어그램을 보이는 도면.

제2도는 제1도에 따른 리던던시 어드레스 저장회로의 상세회로를 보이는 도면.

제3도는 제1도에 따른 리던던시 데이터 저장회로의 상세회로를 보이는 도면.

제4도는 제1도에 따른 내부결함 구제 어드레스 서메이터의 상세회로를 보이는 도면.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 결함 메모리 셀을 대체하기 위한 반도체 메모리 장치의 리던던시 회로 및 그 방법에 관한 것이다.

최근 반도체 메모리 장치는 점점 고집적화, 대용량화되는 추세에 있으나, 이러한 반도체 메모리 장치의 고기능화에 비례하여 칩 사이즈는 증가하게 된다. 일반적으로, 이러한 칩 사이즈의 증가에 따라 칩의 수율(yield)은 그에 비례하여 감소하게 된다. 한편, 집적도 향상을 위하여 디자인 룰(design rule)을 줄임에 따라 잎의 수율은 더욱 감소하게 된다.

이러한 경향에 따라 칩의 수율이 무엇보다도 중요시되는 고집적 메모리 장치에서는 여러 가지 불량 구제 기술을 사용하여 칩의 수율을 향상시켜왔다. 이러한 불량 구제 기술 중의 하나인 에러정정코드(Error Correction Code, ECC)는 통상 디지털 통신에서 사용되는 해밍 코드(hamming code)를 사용하여, 메모리 셀로부터 읽어낸 데이터와 패리티 데이터(parity data)와의 조합을 통해 메모리 셀로부터 읽어낸 데이터 중 에러가 있을 경우, 이를 정확한 데이터로 대체하여 줄 수 있다. 이로 인하여 메모리 셀의 결함뿐만 아니라 데이터를 읽는 과정에서 오류까지 정정이 가능해진다.

그러나, 이러한 에러정정코드를 사용하는 경우, 에러정정코드를 수행하기 위해서는 칩의 면적이 증가하게 될 뿐만 아니라, 조합을 위해 읽어낸 데이터에 결함이 있는 경우에는 에러 정정이 불가능하다는 단점이 있다.

불량 구제 기술중의 또다른 하나의 리던던시는 메모리 셀을 여분의 스페어 메모리 셀과 노멀 메모리 셀로 구성하여 노멀 메모리 셀에 결함이 있을 경우 결함이 있는 메모리 셀을 스페어 메모리 셀로 대체하여 주게 되는 기술이다. 이러한 리던던시 기술은 DRAM(dynamic RAM), SRAM(static RAM), PROM(programmable ROM) 등에 주로 사용된다.

그런데, 이러한 리던던시 기술은 마스크롬(Mask ROM)에서는 보편적으로 사용되지 못하고 있다. 왜냐하면, 마스크롬에서 사용하는 메모리 셀에 데이터를 저장하는 방법은 다른 메모리 장치와는 달리 공정 진행 중에 이루어지므로 공정이 끝난 후 전기적인 특성을 테스트하는 과정에서 발견된 결함 메모리 셀에 대한 정보를 스페어 메모리 셀에 저장하는 것이 불가능하기 때문이다. 따라서, 마스크롬에서 리던던시를 사용하는 경우에는 스페어 메모리 셀을 노멀 메모리 셀과 분리하여 공정이 끝난 후에 정보를 저장할 수 있는 종류의 메모리 셀을 사용하게 된다. 이런 종류의 메모리 셀로서는 PROM 계열의 메모리 셀에서 사용되는 플로팅 게이트가 있는 메모리 셀과 퓨즈를 이용한 메모리 셀이 있다.

이렇게 해서 리던던시를 사용하는 경우에는 에러정정코드에 비하여 상대적으로 적은 면적을 이용하여 메모리 셀의 결함을 구제할 수 있는 장점이 있다. 하지만 리던던시를 이용하게 되는 경우, 어드레스가 잎에 인가되면 결함이 있는 메모리셀을 지정하는 어드레시인가의 여부를 판단한 뒤, 결함이 있는 메모리 셀을 지정하는 어드레스인 경우 스페어 메모리 셀을 액세스하여 데이터를 출력하게 되므로 액세스 타임 늦어지는 문제점이 있다.

또한, 한번에 수개의 워드(word)에 해당하는 데이터를 리이드한 후 순차적으로 데이터를 출력시켜 액세스 시간을 단축시키는 페이지 모드(page mode)를 채용하고 있는 경우, 리던던시의 사용이 가능하게 하기 위해서는 한 개의 결함이 있는 메모리 셀을 리페어하기 위하여 수개의 워드에 해당하는 스페어 메모리 셀이 필요하다. 특히, 스페어 메모리 셀로서 노멀 메모리 셀과 분리된 다른 종류의 스페어 메모리 셀을 사용해야 하는 마스크롬의 경우에는 스페어 메모리 셀이 칩에서 차지하는 면적이 지나치게 커지게 된다. 또 수율을 향상시키기 위하여 리던던시를 에러 정정코드와 함께 사용하는 경우에도 이와 같은 단점이 발생하게 되는 문제점이 있다.

따라서, 본 발명의 목적은 스페어 메모리 셀의 센싱과정 없이 데이터 출력 버퍼의 입력을 고정시켜 사용함으로써 액세스 시간의 지연을 줄일 수 있으며, 특히 마스크롬 내에서의 메모리 셀의 액세스 시간의 지연을 방지할 수 있는 반도체 메모리 장치의 리던던시 회로 및 그 방법 제공함에 있다.

본 발명의 또다른 목적은 페이지 모드의 채용 여부 그리고 에러정정코드를 함께 사용하는지의 여부에 상관없이 작은 면적으로 수율을 향상시킬 수 있는 반도체 메모리 장치의 리던던시 회로 및 그 방법을 제공함에 있다.

본 발명의 또 다른 목적은 결함 어드레스를 지정하는 어드레스가 입력되면 이에 상응되는 정정 데이터와 데이터 출력버퍼가 접속되고 노멀 메모리 셀에 저장된 데이터가 감지되는 센스앰프와 데이터 출력 버퍼의 접속이 차단되는 반도체 메모리 장치의 리던던시 회로 및 그 방법을 제공함에 있다.

따라서, 상기한 목적들을 달성하기 위해 본 발명에서는 정보의 저장이 공정 진행중에 이루어지고 상기 공정이 끝난 후 결함 메모리 셀의 데이터와 대체될 수 있는 데이터가 저장되는 스페어 메모리 셀을 가지는 반도체 메모리 장치의 리던던시 회로에 있어서; 외부로부터 어드레스가 인가되어 디코딩되는 노멀 디코딩부와; 상기 노멀 디코딩부로부터 출력되는 노멀 디코딩 신호에 의해 해당 노멀 메모리 셀이 지정되는 다수의 노멀 메모리 셀을 가지는 노멀 메모리 셀 어레이부와; 상기 외부로부터 어드레스가 입력되면, 상기 노멀 메모리 셀 중 결함 메모리 셀을 지정하는 결함 지정 어드레스를 기억한 후 상기 결함 지정 어드레스와 상응하는 내부결함 구제 어드레스를 발생시키는 리던던시 어드레스 저장부와; 상기 리던던시 어드레스 저앙부로부터 발생된 내부결함 구제 어드레스가 입력되어 경로 선택신호를 발생하는 내부결함 구제 어드레스 서메이터부와; 상기 리던던시 어드레스 저장부로부터 출력된 내부결함 구제 어드레스가 입력되고 상기 경로 선택신호에 의해 제어되며, 상기 내부결함 구제 어드레스 서메이터부에 대응하여 결함 데이터를 대체하는 있는 정정 데이터가 출력되는 리던던시 데이터 저장부와; 상기 노멀 메모리 셀 어레이부로부터 출력되는 데이터를 감지하는 센스앰프부와; 상기 경로 선택신호에 대응하여 상기 센스앰프부의 출력 또는 상기 리던던시 데이터 자장부로부터 출력되는 정정된 데이터 중 어느 하나를 데이터 출력버퍼에 선택적으로 접속시키는 데이터 출력 경로 선택부를 구비하여, 상기 결함 어드레스가 입력되는 경우에는 상기 센스앰프부와 상기 데이터 출력버퍼부의 접속이 차단되고 상기 정정 데이터가 출력되는 단자와 상기 데이터 출력버퍼부가 접속되어 있음을 특징으로 하는 리던던시 회로를 제공한다.

또한, 상기한 목적들을 달성하기 위해 본 발명에서는 정보의 저장이 반도체 장치의 제조 공정 중에 이루어지고 상기 공정이 끝난 후 결함 메모리 셀의 데이터와 대체될 수 있는 데이터가 저장되는 스페어 메모리 셀을 가지는 반도체 메모리 장치의 리던던시 방법에 있어서; 외부로부터 인가되는 어드레스가 입력되어 디코딩된 후 노멀 디코딩 신호에 의해 노멀 메모리 셀 어레이 중 해당 노멀 메모리 셀중 결함 메모리 셀을 지정하는 결함 지정 어드레스에 상응되는 내부결함 구제 어드레스가 발생되는 과정과; 상기 내부결함 구제 어드레스가 입력되어 경로 선택신호가 발생되는 과정과; 상기 내부결함 구제 어드레스에 상응되어 상기 결함 메모리 셀로부터 출력되는 데이터에 대체될 수 있는 정정 데이터가 출력되는 과정과; 상기 노멀 메모리 셀 어레이로부터출력되는 데이터가 감지되는 센싱과정과; 상기 경로 선택신호에 대응되어 상기 센싱과정을 통하여 감지된 데이터가 출력되는 단자와 상기 정정 데이터가 출력되는 단자중 어느 한 단자를 데이터 출력버퍼에 선택적으로 접속시키는 데이터 출력 경로 선택과정을 구비하여, 상기 결함 어드레스가 입력되는 경우에는 상기 감지된 데이터와 상기 데이터 출력버퍼의 접속이 차단되고 상기 정정 데이터와 상기 데이터 출력버퍼가 접속되는 단계를 포함함을 특징으로 하는 리던던시 방법을 제공한다.

이하, 본 발명을 첨부한 도면을 참조하여 보다 상세히 설명하고자 한다.

제1도는 본 발명에 따른 반도체 메모리 장치의 개략적 블럭 다이어그램을 보이는 도면이다.

도면을 참조하면, 상기 반도체 메모리 장치는 외부로부터 인가되는 어드레스를 입력하는 입력패드 2, 입력패드 2를 통하여 출력되는 외부 어드레스를 버퍼링하기 위한 입력 버퍼 4, 입력버퍼 4를 통하여 출력되는 외부 어드레스를 디코딩하기 위한 노멀 디코더 10, 노멀 디코더 10으로부터 출력되는 노멀 디코딩 신호에 의해 해당 노멀 메모리 셀이 지정되며 다수의 노멀 메모리 셀을 가지는 노멀 메모리 셀어레이 12, 입력버퍼 4를 통하여 출력되는 외부 어드레스를 입력하여 노멀 메모리 셀 중 결함 메모리 셀을 지정하는 결함 지정 어드레스를 기억한 후 결함 지정 어드레스에 상응하는 내부결함 구제 어드레스 RR0-RRn을 발생시키는 리던던시 어드레스 저장회로 6, 리던던시 어드레스 저장회로 6으로부터 출력되는 내부결함 구제 어드레스 RR0-RRn을 입력하여 내부결함 구제 어드레스 RR0-RRn 중 어느 하나의 신호가 활성하되면 경로 선택신호 SD를 발생시키는 내부결함 구제 어드레스 서메이터 14, 리던던시 어드레스 저장회로 6으로부터 출력되는 내부결함 구제 어드레스 RR0-RRn을 입력하고 경호 선택신호 SD에 제어되며 내부결함 구제 어드레스에 상응하여 결함 데이터를 대체할 수 있는 정정된 데이터 RD0-RDn을 출력하는 리던던시 데이터 저장회로 8 및 노멀 메모리 셀 어레이 12로부터 출력되는 데이터를 감지하는 센스앰프 24와 내부결함 구제 어드레스 서메이터 14의 출력에 대응하여 센스앰프 24의 출력 또는 리던던시 데이터 저장 회로 8로부터 출력되는 정정된 데이터 RD0-RDn 중 어느 하나를 데이터 출력버러 26에 선택적으로 접속시키는 제1 및 제2전송 게이트 T1, T2그리고 인버터 I1로 구성되는 데이터 출력 경로 선택회로 DES와 데이터 출력버퍼 26을 통하여 출력된 데이터를 외부로 전달하기 위한 데이터 출력패드 28로 구성되는 다수의 데이터 출력회로 16, 18, 20, …, 22로 구성된다.

상기한 반도체 메모리 장치에서의 정보저장은 공정 진행 중에 이루어지고 공정이 종류된 후 정보를 저장할 수 있는 여분의 스페어 메모리 셀을 구비되어 있는 상태에서, 외부에서 결함 메모리 셀을 지정하는 어드레스가 입력되면 이에 대응되는 내부결함 구제 어드레스가 생성된다. 그 후에 내부결함 구제 어드레스에 의하여 센스 앰프의 출력이 차단되면 내부결함 구제 어드레스에 대응하여 메모리 장치의 출력 데이터 비트 수와 같거나 정수배의 단위 데이터 비트가 결함이 구제될 수 있다.

즉, 제1도에 도시된 반도체 메모리 장치에 있어서, 리던던시 어드레스 저장회로 6에 결함 메모리 셀을 지정하는 어드레스가 미리 기억되어 있어, 외부로부터 결함 메모리 셀을 지정하는 어드레스가 입력되면 상기 리던던시 어드레스 저장회로 6에서 내부결함 구제 어드레스 RR0-RRn가 발생되어 내부결함 구제 어드레스 서메이터 14로부터 출력되는 데이터 경로 선택신호 SD의 제어에 의해 센스앰프 24로부터 데이터 출력버퍼 26의 데이터 전송 경로를 차단하고 리던던시 데이터 저장회로 8로부터 외부에서 인가된 어드레스에 해당하는 데이터를 선택하여 리던던시 데이터 저장회로 8과 데이터 출력버퍼 26을 직접 연결하여 정확한 데이터가 출력되도록 함을 특징으로 한다.

만일, 결함 메모리 셀을 지정하지 않는 어드레스가 입력되면 노멀 동작을 수행하게 된다. 즉, 노멀 메모리 셀 어레이 12내의 해당 메모리 셀에 저장된 데이터를 센스앰프 24가 센싱하여 데이터 출력버퍼 26으로 직접 전송하게 되고, 리던던시 데이터 저장회로 8과 데이터 출력버퍼 26의 접속이 차단되는 구성이다.

제1도에 도시된 구성에 있어서는, 외부에서 인가된 어드레스가 결함이 있는 어드레스를 지정하는 어드레스인 경우, 스페어 메모리 셀을 센싱하여 데이터를 출력하는 종래 기술과는 달리 이러한 스페어 메모리 셀의 센싱 과정이 없이 직접 리던던시 데이터 저장회로 8에 기억되어 있는 논리 하이 또는 논리 로우 상태로 설정되어 있는 데이터가 직접 데이터 출력버퍼 26을 통하여 외부로 출력되므로 스페어 메모리 셀에 대한 액세스 타임의 지연을 없앨 수 있다.

한편, 제1도에 도시된 반도체 메모리 장치에 있어서는 데이터 출력버퍼 26의 입력을 논리 하이 또는 논리 로우 상태로 설정하여 데이터를 출력시키므로 페이지 모드 및 에러정정코드의 채용 여부에 상관없이 한 개의 결함 어드레스에 대하여 출력 핀의 개수와 같은 스페어 메모리 셀만 있으면 되므로 적은 면적으로 리던던시 회로를 구성할 수 있는 장점이 있다.

제2도는 제1도에 따른 리던던시 어드레스 저장회로의 상세회로를 보이는 도면이다. 제2도에 도시된 리던던시 어드레스 저장회로는, 전원전압 VCC와 제어노드 N1 사이에 접속된 마스터 퓨즈 MF와, 제어노드 N1에 드레인 단자가 접속되며 게이트 단자가 메모리 장치의 대기/동작 여부를 제어하는 칩 선택신호 CE에 접속되는 N-채널형의 제1전달 트랜지스터 30과, 상기 제1전달 트랜지스터 30의 소오스 단자와 접지전압 VSS 사이에 접속되며 게이트 단자가 접지전압 VSS 사이에 접속되는 디플리션형 트랜지스터 32와, 소오스 단자가 전원전압 VCC에 접속되며 게이트 단자가 칩 선택신호 CD의 반전신호에 접속되는 P-채널형의 제2전달 트랜지스터 34와, 소오스 단자가 상기 제2전달 트랜지스터의 드레인 단자에 접속되며 드레인 단자가 상기 도전경로 L1에 접속되고 게이트 단자가 제어노드 N1에 접속되는 P-채널형의 제3전달 트랜지스터 36과, 드레인 단자가 상기 도전경로 L1에 접속되며 게이트 단자가 칩 선택신호 CE의 반전 신호에 접속되며 소오스 단자가 접지전압 VSS에 접속되는 N-채널형의 제4전달 트랜지스터 38과, 상기 도전경로 L1에 일단자가 접속되는 제1퓨즈군 f1, f2, …, f6과, 제1퓨즈군 f1, f2,…, f6의 타단자와 접지전압 VSS 사이에 접속되며 게이트 단자에 어드레스, A0, …,, An이 각각 입력되는 N-채널형의 어드레스 입력 트랜지스터 40, 42, …, 48, 50으로 이루어진다.

제2도에 도시된 리던던시 어드레스 저장회로에서 보는 바와 같이, 메모리 장치가 대기상태일 때에 지정되는 어드레스가 결함이 있는 메모리 셀을 지정하는 어드레스인 경우, 내부결함 구제 어드레스가 출력되는 내부 경로가 플로팅(floating) 상태로 되므로 이를 방지하기 위하여 메모리 장치의 대기/동작 여부를 제어하는 칩 선택신호 CE를 인가하게 된다. 제2도에 도시된 구성에 있어서 디플리션형 트랜지스터 32 대신에 저항 소자를 이용할 수도 있다.

제2도에 도시된 리던던시 어드레스 저장회로에 있어서, 결함 메모리 셀을 지정하는 어드레스가 퓨즈 f1, f2, …, f6에 각각 접속되는 어드레스 입력 트랜지스터 40, 42, …, 50의 게이트 단자로 입력되는 경우, 어드레스 1이 입력되는 N-채널형의 트랜지스터에 접속되는 퓨즈를 컷팅하게 된다. 이때, 마스트 퓨즈 MF도 컷팅하게 되므로 제2 및 제3전달 트랜지스터 34, 36이 턴온되어 도전경로 L1에는 논리 하이 상태의 신호가 설정되고 인버터 12, 13, 14를 통하여 논리 로우 상태의 내부결함 구제 어드레스 RR0가 발생된다.

제3도는 제1도에 따른 리던던시 데이터 저장회로의 상세회로를 보이는 도면이다. 제3도에 도시된 리던던시 데이터 저장회로는 내부결함 구제 어드레스 RR0를 입력하여 이를 반전하기 위한 인버터 15와, 전원전압 VCC에 일단자가 접속되는 다수의 제1퓨즈군 f8, f10, …, f12와, 접지전압 VSS에 일단자가 접속되는 제2퓨즈군 f9, f11, …, f13과, 제1퓨즈군 및 제2퓨즈군 사이에 직렬접속되는 P-채널형의 전달 트랜지스터와 N-채널형의 전달 트랜지스터로 구성되는 전달 트랜지스터군 52, 56, …, 60, 54, 58, …, 62을 구비하여, P-채널형의 전달 트랜지스터 및 N-채널형의 전달 트랜지스터가 접속되는 공통노드에 접속되는 도전 경로 L2, L3, …, L4상에 동일한 구조의 퓨즈군과 전달 트랜지스터군이 병렬로 확장되고 나머지 내부결함 구제 어드레스 RR1-RRn를 입력하여 내부결함 구제 어드레스 RR0-RRn 상응하는 결함 데이터를 대체할 수 있는 정정된 데이터 RD0-RDn을 발생한다.

제3도에 도시된 리던던시 데이터 저장 회로의 구성을 더욱 상세하게 설명하면 다음과 같다. 제3도의 리던던시 데이터 저장회로는 전원전압 VCC에 일단자가 접속되는 퓨즈 f8, f10, …, f12와, 소오스 단자가 퓨즈 f8, f10, …, f12의 타단자에 접속되며 게이트 단자가 내부결함 구제 어드레스 RR0에 각각 접속되며 드레인 단자가 도전경로 L2, L3, …, L4에 각각 접속되는 P-채널형의 트랜지스터 52, 56, …, 60과, 드레인 단자가 도전경로 L2, L3, …, L4에 각각 접속되며 게이트 단자가 상기 인버터 15의 출력에 접속되는 N-채널형의 트랜지스터 54, 58, …, 62와, N-채널형의 트랜지스터 54, 58, …, 62의 소오스 단자와 접지전압 VSS사이에 각각 접속되는 퓨즈 f9, f11, …, f13으로 구성된 제1서브 블럭을 구비하여, 이와 같은 구조의 서브 블럭이 가로로 병렬 확장되어 연속접속되어 있어 각각의 상응하는 내부결함 구제 어드레스 RR1-RRn을 입력하며, 각각의 도전경로 L2, L3, …, L4와 접지전압 VSS 사이에는 경로 선택신호 SD에 제어되는 방전용 트랜지스터 100, 102, … , 104와, 인버터 I9, I10, …, I13, I14를 각각 구비하여 결함 데이터를 대체할 수 있는 정정된 데이터 RD0-RDn을 발생한다.

제3도의 리던던시 데이터 저장회로에 있어서, 논리 로우 상태의 내부결함 구제 어드레스 RR0가 입력되면 제1서브 블럭의 P-채널형의 트랜지스터 52, 58, …, 60과 N-채널형의 트랜지스터 54, 58, …, 62는 모두 턴온된다. 내부결함 구제 어드레스 RR0에 대응하여 결함 데이터를 대체할 수 있는 정정된 데이터 RD0을 발생시키기 위해서는 퓨즈 f8을 그대로 두고 퓨즈 f9를 컷팅하면 인버터 I9, I10을 통하여 논리 하이 상태의 정정 데이터 RD0를 발생하게 된다. 이때, 제1서브 블럭내의 나머지 퓨즈 f10, f11, f12, f13 등은 그대로 두어 전원전압 VCC를 접지전압 VSS로 방전시키게 된다.

내부결함 구제 어드레스 RR1-RRn에 상응하는 나머지 정정 데이터 RD1-RDn들도 상술한 바와 같은 퓨즈 컷팅 동작에 의하여 용이하게 발생할 수 있다.

제4도는 제1도에 따른 내부결함 구제 어드레스 서메이터의 상세회로를 보이는 도면이다. 제4도에 도시된 내부결함 구제 어드레스 서메이터는 내부결함 구제 어드레스 RR0-RRn가 입력되는 NAND 게이트 NAND1 및 NAND2와, 상기 NAND 게이트 NAND1 및 NAND2의 출력신호가 입력되는 NOR 게이트 NOR1과, 상기 NOR 게이트 NOR1의 출력신호가 입력되여 반전되는 인버터 I15와, 인버터 I15의 출력신호가 입력되어 경로 선택신호 SD가 발생되는 인버터 I16을 구비하고 있다. 경로 선택신호 SD는 제1도에 도시된 바와 같이, 전송게이트 T1, T2를 제어하여 결함 메모리 셀을 지정하는 어드레스가 입력되면 센스앰프 24와 데이터 출력버퍼 26의 접속을 차단하고, 리던던시 데이터 저장회로 8과 데이터 출력버퍼 26을 접속시키는 역할을 하게 된다.

제1도 내지 제4도를 참조하여 본 발명에 의한 반도체 메모리 장치를 더욱 상세하게 설명한다. 제2도의 리던던시 어드레스 저장회로는 결함 데이터가 출력되는 다수개의 어드레스 즉, 노멀 메모리 셀 어레이 내의 결함 셀을 지정하는 다수개의 어드레스를 기억시킬 수 있는 회로이며, 제3도의 리던던시 데이터 저장회로는 결함 데이터를 기억시킬 수가 있다. 제2도의 리던던시 어드레스 저장회로로부터 출력되는 내부결함 구제 어드레스 RR0-RRn은 결함이 있는 메모리 셀을 지정하는 어드레스가 칩에 인가되는 경우 활성화되는 신호이며, 정정된 데이터 RD0-RDn은 결함 데이터를 대체할 수 있는 신호이다.

제4도의 내부결함 구제 어드레스 서메이터는 데이터 출력 경로를 선택적으로 결정하여 주기 위한 회로로서, 리던던시 데이터 저장회로 8과 데이터 출력버퍼 26을 접속하거나, 또는 센스앰프 24와 데이터 출력버퍼 26을 접속시킨다. 이때, 내부결함 구제 어드레스 서메이터로부터 발생된 경로 선택신호 SD는 내부결함 구제 어드레스 RR0-RRn이 모드 비활성화되는 경우 이에 대응하여 같이 비활성화되어 리던던시 데이터 저장회로 내의 플로팅노드를 없애주고 데이터 출력버퍼 26 내로 센스앰프 24의 출력이 입력될 수 있도록 하여준다. 즉, 논리 하이 상태의 경로 선택신호 SD가 발생되어 제1전송 게이트 T1을 턴오프시키고 제2전송 게이트 T2를 턴온시켜 센스앰프 24와 데이터 출력버퍼 26을 접속시킨다.

한편, 내부결함 구제 어드레스 서메이터로부터 발생된 경로 선택신호 SD는 내부결함 구제 어드레스 RR0-RRn 중 어느 하나라도 활성화되면 이에 대응하여 같이 활성화되어 센스앰프 24와 데이터 출력버퍼 26의 접속을 차단하고, 리던던시 데이터 저장회로와 데이터 출력버퍼 26을 접속시킨다. 즉, 논리 로우 상태의 경로 선택신호 SD가 발생되어 제1전송 게이트 T1을 턴온시키고 제2전송 게이트 T2를 턴오프시켜 리던던시 데이터 저장회로 8과 데이터 출력버퍼 26을 접속시킨다.

제1도에 도시된 반도체 메모리 장치에 있어서, 칩에 어드레스가 인가되면 이러한 어드레스에 의하여 노멀한 동작을 수행하는 한편 리던던시 어드레스 저장회로 6에서는 이러한 어드레스가 리던던시 어드레스 저장회로 6내에 기억되어 있는 어드레스, 즉 결함 메모리 셀을 지정하는 어드레스 여부를 판단하게 된다. 이러한 어드레스가 리던던시 어드레스 저장회로 6내에 기억되어 있지 않는 어드레스인 경우, 내부결함 구제 어드레스 RR0-RRn을 비활성화시켜 칩의 노멀 동작을 제어하지 않는다. 즉, 센스앰프 24와 데이터 출력버퍼 26이 접속되어 노멀 셀 어레이 12로부터 센싱된 데이터가 출력되어 진다. 그러나, 결함 데이터를 지정하는 경우, 내부결함 구제 어드레스 RR0-RRn을 활성화시키고, 활성화된 내부결함 구제 어드레스 RR0-RRn이 내부결함 구제 어드레스 서메이터 14에 입력되어 경로 선택신호 SD를 활성화시켜 리던던시 데이터 저장회로 8내에서 그에 상응하는 데이터가 출력되게 한다. 이렇게 되면, 데이터 출력버퍼 26과 센스앰프 24의 접속이 차단되고 리던던시 데이터 저장회로8과 데이터 출력버퍼 26이 접속되여 리던던시 데이터 저장회로 8로부터 정확한 데이터가 데이터 출력버퍼 26을 통하여 출력되도록 한다.

상술한 바와 같은 본 발명에 의한 반도체 메모리 장치는 본 발명의 사상을 실시하기 위한 최적의 실시예로서 본 발명의 사상의 범위를 벗어나지 않는 범위내에서 다양하게 실시할 수 있음은 당해분야에 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다. 예를 들어, 리던던시 어드레스 저장회로 6 및 리던던시 데이터 저장회로 8의 구성은 제2도 및 제3도에 도시된 바와 같이 퓨즈 회로를 이용하였으나, 퓨즈 대신 다른 스위칭부를 이용하여 구성하여도 무방함은 당해 분야에 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다.

본 발명에 의하여 스페어 메모리 셀의 센싱과정 없이 데이터 출력버퍼의 입력을 고정시켜 사용하므로서 액세스 시간의 지연의 줄일 수 있으며, 특히 마스크롬내에서 메모리 셀의 액세스 시간의 지연을 방지할 수 있을 뿐만 아니라 페이지 모드의 채용 여부 그리고 에러정정코드의 채용 여부에 상관없이 작은 면적으로 수율을 향상시킬 수 있는 효과가 있다.

Claims (5)

1. 정보의 저장이 공정 진행중에 이루어지고, 상기 공정이 끝난 후 결함 메모리 셀의 데이터와 대체될 수 있는 데이터가 저장되는 스페어 메모리 셀을 가지는 반도체 메모리 장치의 리던던시 회로에 있어서; 외부로부터 어드레스가 인가되어 디코딩되는 노멀 디코딩부와; 상기 노멀 디코딩부로부터 출력되는 노멀 디코딩 신호에 의해 해당 노멀 메모리 셀이 지정되는 다수의 노멀 메모리 셀을 가지는 노멀 메모리 셀 어레이부와; 상기 외부로부터 어드레스가 입력되면, 상기 노멀 메모리 셀 중 결함 메모리 셀을 지정하는 결함 지정 어드레스를 기억한 후 상기 결함 지정 어드레스와 상응하는 내부결함 구제 어드레스를 발생시키는 리던던시 어드레스 저장부와; 상기 리던던시 어드레스 저장부로부터 발생된 내부결함 구제 어드레스가 입력되어 경로 선택신호를 발생하는 내부결함 구제 어드레스 서메이터부와; 상기 리던던시 어드레스 저장부로부터 출력된 내부결함 구제 어드레스가 입력되고 상기 경로 선택신호에 의해 제어되며, 상기 내부결함 구제 어드레스 서메이터부에 대응하여 결함 데이터를 대체하는 있는 정정 데이터가 출력되는 리던던시 데이터 저장부와; 상기 노멀 메모리 셀 어레이부로부터 출력되는 데이터를 감지하는 센스앰프부와; 상기 경로 선택신호에 대응하여 상기 센스앰프부의 출력 또는 상기 리던던시 데이터 저장부로부터 출력되는 정정된 데이터 중 어느 하나를 데이터 출력버퍼에 선택적으로 접속시키는 데이터 출력 경로 선택부를 구비하여, 상기 결함 어드레스가 입력되는 경우에는 상기 센스앰프부와 상기 데이터 출력버퍼부의 접속이 차단되고 상기 정정 데이터가 출력되는 단자와 상기 데이터 출력버퍼부가 접속되어 있음을 특징으로 하는 리던던시 회로.
2. 제1항에 있어서, 상기 리던던시 어드레스 저장부는, 전원전압과 제어노드 사이에 접속되는 마스터 퓨즈와, 상기 제어노드에 드레인 단자가 접속되며 게이트 단자가 메모리 장치의 대기 및 동작 여부를 제어하는 칩 선택신호에 접속되는 N-채널형의 제1전달 트랜지스터와, 상기 제1전달 트랜지스터의 소오스 단자와 접지전압 사이에 접속되며 게이트 단자가 상기 접지전압에 접속되는 디플리션형 트랜지스터와, 소오스 단자가 상기 전원전압에 접속되며 게이트 단자가 상기 칩 선택신호의 반전 신호에 접속되는 P-채널형의 제2전달 트랜지스터와, 소오스 단자가 제2전달 트랜지스터의 드레인 단자에 접속되며 드레인 단자가 도전경로에 접속되며 게이트 단자가 상기 제어노드에 접속되는 P-채널형의 제3전달 트랜지스터와, 드레인 단자가 상기 도전경로에 접속되며 게이트 단자가 상기 칩 선택신호의 상기 반전 신호에 접속되며 소오스 단자가 상기 접지전압에 접속되는 N-채널형의 제4전달 트랜지스터와, 상기 도전경로에 일단자가 접속되는 제1퓨즈군과, 상기 제1퓨즈군의 타단자와 접지전압 사이에 접속되며 게이트 단자에 상기 어드레스가 각각 입력되는 N-채널형의 어드레스 입력 트랜지스터를 구비하여, 상기 퓨즈군을 상기 결함 메모리 셀을 지정하는 어드레스에 따라 컷팅하여 상기 결함 메모리 셀을 지정하는 어드레스가 입력되는 경우 상기 결함 구제 어드레스를 발생함을 특징으로 하는 리던던시 회로.
3. 제1항에 있어서, 상기 리던던시 데이터 저장부는, 전원전압에 일단자가 접속되는 다수의 제1퓨즈군과, 접지전압에 일단자가 접속되는 제2퓨즈군과, 상기 제1퓨즈군 및 상기 제2퓨즈군 사이에 직렬접속되는 P-채널형의 전달 트랜지스터와 N-채널형의 전달 트랜지스터로 구성되며 게이트 단자가 상기 내부결함 구제 어드레스와 상기 내부결함 어드레스의 반전신호에 제어되는 전달 트랜지스터군을 구비하여, 상기 P-채널형의 전달 트랜지스터 및 상기 N-채널형의 전달 트랜지스터가 접속되는 공통노드에 접속되는 도전경로상에 동일한 구조의 상기 퓨즈군과 상기 전달 트랜지스터군이 병렬로 확장되고 나머지 상기 내부결함 구제 어드레스가 입력되어 상기 내부결함 구제 어드레스에 대응하여 상기 결함 메모리 셀의 데이터와 대체될 수 있는 정정된 데이터가 발생됨을 특징으로 하는 리던던시 회로.
4. 제1항에 있어서, 상기 내부결함 구제 어드레스 서메이터부는 상기 결함 구제 어드레스가 입력되는 제1 및 제2낸드 게이팅부와 상기 제1 및 제2낸드 게이팅부의 출력신호가 각각 입력되는 노아 게이팅부를 적어도 구비함을 특징으로 하는 리던던시 회로.
5. 정보의 저장이 반도체 장치의 제조 공정 중에 이루어지고, 상기 공정이 끝난 후 결함 메모리 셀의 데이터와 대체될 수 있는 데이터가 저장되는 스페어 메모리 셀을 가지는 반도체 메모리 장치의 리던던시 방법에 있어서; 외부로부터 인가되는 어드레스가 입력되어 디코딩된 후 노멀 디코딩 신호에 의해 노멀 메모리 셀 어레이 중 해당 노멀 메모리 셀이 지정되는 노멀 디코딩과정과; 상기 외부 어드레스가 입력되어 상기 노멀 메모리 셀 중 결함 메모리 셀을 지정하는 결함 지정 어드레스에 상응되는 내부결함 구제 어드레스가 발생되는 과정과; 상기 내부결함 구제 어드레스가 입력되어 경로를 선택신호가 발생되는 과정과; 상기 내부결함 구제 어드레스에 상응되어 상기 결함 메모리 셀로부터 출력되는 데이터에 대체될 수 있는 정정 데이터가 출력되는 과정과; 상기 노멀 메모리 셀 어레이로부터 출력되는 데이터가 감지되는 센싱과정과; 상기 경로 선택신호에 대응되어 상기 센싱과정을 통하여 감지된 데이터가 출력되는 단자와 상기 정정 데이터가 출력되는 단자중 어느 한 단자를 데이터 출력 버퍼에 선택적으로 접속시키는 데이터 출력 경로 선택과정을 구비하여, 상기 결함 어드레스가 입력되는 경우에는 상기 감지된 데이터와 상기 데이터 출력버퍼의 접속이 차단되고 상기 정정 데이터와 상기 데이터 출력버퍼가 접속되는 단계를 포함함을 특징으로 하는 리던던시 방법.