JP2888034B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2888034B2
JP2888034B2 JP4154898A JP15489892A JP2888034B2 JP 2888034 B2 JP2888034 B2 JP 2888034B2 JP 4154898 A JP4154898 A JP 4154898A JP 15489892 A JP15489892 A JP 15489892A JP 2888034 B2 JP2888034 B2 JP 2888034B2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に通常のメモリセルアレイ中の欠陥メモリセル
（以下、欠陥セルという）を同一チップ上に形成した予
備メモリセル（以下、予備セルという）に置換できる半
導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化，大容量化
は進展し、１メモリチップあたりの記憶容量はほぼ３年
に４倍の割合で増大している。４Ｍビットダイナミック
ランダムアクセスメモリ（以下、ＤＲＡＭ）が現在すで
に量産化されており、更に１６ＭビットＤＲＡＭが市場
に出はじめている。
【０００３】高集積化，大容量化に伴い、メモリセルア
レイ中に欠陥セルが含まれる確率も増大する。そこで、
欠陥セルを予備セルに置換する手段をメモリチップ上に
設け、この置換手段によってメモリ製造時の歩留りの低
下を防止する手法が６４ｋビットＤＲＡＭ以来一般的に
用いられている。
【０００４】この種の半導体メモリ装置は、行（ｒｏ
ｗ）方向に互いに平行に配置された多数のワード線と列
（ｃｏｌｕｍｎ）方向に互いに平行に配置された多数の
ビット線とこれらワード線およびこれらビット線の交点
にそれぞれ配置された多数のメモリセルとを含む通常の
メモリセルアレイと、入力アドレスコードに応答して前
記ワード線の１つおよび前記ビット線の１つをそれぞれ
選択する行デコーダおよび列デコーダと、前記ビット線
にそれぞれ接続された多数のセンスアンプ／ビットドラ
イバと、前記行および列デコーダおよびセンスアンプ／
ビットドライバにそれぞれ接続されたアドレスバッファ
／レジスタおよび入出力データバッファ／レジスタと、
書込み制御信号・チップ選択信号・タイミング信号に応
答して所要の制御パルスを生ずる制御回路とを含む通常
のメモリ装置の構成要素に加えて、前記多数のメモリセ
ルのうち機能不十分な欠陥セルをその欠陥セルの属する
行または列単位で置換できるように前記通常のメモリセ
ルアレイに隣接して行または列方向に配置された多数の
予備メモリセル（以下、予備セル）から成る予備行また
は予備列（以下、予備行／列）と、前記欠陥セルのアド
レスを格納するとともに前記入力アドレスコードワード
とその格納された欠陥セルアドレスとの一致に応答して
前記予備行／列を選択する比較選択手段とを併せ備え
る。上記欠陥セルはメモリチップの製造の検査工程で通
常の試験装置により自動的に検出されそのアドレスがそ
のチップ内部の上記比較選択手段に自動的に格納され
る。
【０００５】この種の半導体メモリ装置の一例の比較選
択手段を中心とする具体的な回路例を図４に示す。
【０００６】この回路は、通常のメモリセルアレイのう
ち検査工程で検出された欠陥セルのアドレスを書換不可
能な形で格納できるＲＯＭを構成する記憶素子（実施例
ではヒューズ素子Ｆ１１，Ｆ１２，…，Ｆｎ１，Ｆｎ
２，）とビットパラレルのアドレスコード（Ａ１，Ａ１
ｂ，…，Ａｎ，Ａｎｂ）をゲート電極にそれぞれ受けド
レイン電極を上記記憶素子（Ｆ１１，Ｆ１２，…，Ｆｎ
１，Ｆｎ２）にそれぞれ接続しソース電極を接地電位点
に共通に接続したＭＯＳスイッチングトランジスタＱ１
１，Ｑ１２，…，Ｑｎ１，Ｑｎ２とを含む比較選択回路
１と、予備行／列置換制御信号Φｐに応答してオン，オ
フするトランジスタＱ１を備え駆動パルスを比較選択回
路１の前記記憶素子の共通接続点に供給する駆動パルス
供給回路２ｂと、この記憶素子の接続点（Ｎ１）に直列
に接続された一対のインバータ回路ＩＶ１，ＩＶ２とこ
のインバータ回路ＩＶ１の出力にゲート電極を同回路の
入力にドレイン電極をＶｓｓ電源にソース電極をそれぞ
れ接続したトランジスタＱ２とを含み上記比較選択回路
１が欠陥セルアドレス・入力アドレスコード間の一致を
検出したとき予備行／列活性化パルスΦｒｅｄを発生す
る出力回路３とを備える。
【０００７】検査工程における記憶素子（１１，Ｆ１
２，…，Ｆｎ１，Ｆｎ２）への欠陥セル・アドレスの格
納は、対応入力アドレスコードのビット“１”に応答し
てこれら素子を溶断することにより行う。例えば、欠陥
セルのアドレスが“００…０”である場合は、対応入力
アドレスコードの真数ビットＡ１，Ａ２，…，Ａｎは全
て“０”、補数ビットＡ１ｂ，Ａ２ｂ，…，Ａｎｂは全
て“１”となるので、補数ビットＡ１ｂ，Ａ２ｂ，…，
Ａｎｂに対応する素子（Ｆ１２，Ｆ２２，…，Ｆｎ２）
を溶断する。この結果、欠陥セルのアドレスと一致する
入力アドレスコードが比較選択回路１に供給される時点
では、ビット“１”をゲート電極に受けてオンすべきト
ランジスタ（Ｑ１２，Ｑ２２，…，Ｑｎ２）に接続され
た記憶素子（Ｆ１２，Ｆ２２，…，Ｆｎ２）は全て溶断
されているので、比較選択回路１の出力ノードＮ１（素
子Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２２，…，Ｆｎ１，Ｆｎ
２の共通接続点）は駆動パルス供給回路２ｂからの駆動
電圧がそのままの値を保つ。入力アドレスコードが欠陥
セルのアドレスと一致しないときは、トランジスタＱ１
１，Ｑ１２，Ｑ２１，Ｑ２２，…，Ｑｎ１，Ｑｎ２）の
中に対応記憶素子（Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２２，
…，Ｆｎ１，Ｆｎ２）の溶断を受けず、しかもゲート電
極に入力アドレスコードのビット“１”を受けるトラン
ジスタが少なくとも１つは必ず存在するので、それらト
ランジスタおよび未溶断記憶素子による接地電位点への
接続によって、出力ノードＮ１の電位は接地電位に低下
し、これによって上述の欠陥セルアドレス・入力アドレ
スコード一致の場合と区別される。
【０００８】比較選択回路１の出力ノードＮ１の電圧
は、出力回路３のインバータＩＶ１，ＩＶ２によりレベ
ル反転を受け欠陥行／列活性化パルスΦｒｅｄとして出
力される。インバータＩＶ１の出力はトランジスタＱ２
により入力側に帰還されるので、駆動パルス供給回路２
からの駆動パルスがオフ状態となった後でも欠陥セルア
ドレス・入力アドレスコード一致の有無の判定結果を保
持できる。
【０００９】駆動パルス供給回路２ｂは、ゲート電極に
予備行／列置換制御信号Φｐの供給を受けドレイン電極
を比較選択回路１の出力ノードＮ１に接続しソース電極
をＶｓｓ電源端子に接続したトランジスタＱ１を備え
る。
【００１０】上述の比較選択回路１、駆動パルス供給回
路２ｂ、および出力回路３の組合せは予備行／列と１対
１に対応してメモリチップ表面に形成される。
【００１１】次に図５を参照してこの回路の動作につい
て述べる。この回路において、欠陥セルのアドレスは上
述のとおり“００…０”であり、したがって記憶素子
（Ｆ１２，Ｆ２２，…，Ｆｎ２）が検査工程で溶断され
ているものと仮定している。
【００１２】予備行／列置換制御信号Φｐがアクティブ
レベル（低レベル）になると、トランジスタＱ１がオン
となる。このときアドレスコード（Ａ１，Ａ２，…，Ａ
ｎ）が欠陥セルのアドレス（００…０）と不一致であれ
ば、トランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２，
…，Ｑｎ１，Ｑｎ２とそれぞれ対応の記憶素子（Ｆ１
１，Ｆ１２，Ｆ２１，Ｆ２２，…，Ｆｎ１，Ｆｎ２）と
の直列回路の少なくとも１つが出力ノードＮ１と接地電
位点との間の電流径路を形成しこの電流経路を通じて接
地電位点へ電流Ｉが流れる。このとき出力ノードＮ１の
電位はトランジスタＱ１およびトランジスタＱ１１，Ｑ
１２，Ｑ２１，Ｑ２２，…，Ｑｎ１，Ｑｎ２のオン抵抗
の比で定まるので、この電位をインバータＩＶ１のしき
い値電圧より低く設定しておけば、予備行／列活性化パ
ルスΦｒｅｄはインアクティブレベル（低レベル）の状
態に留まる。
【００１３】予備行／列置換制御信号Φｐがアクティブ
レベルとなり、その時点の入力アドレスコード（Ａ１，
Ａ２，…，Ａｎ）が上記のとおり格納されたアドレス
（００…０）に一致すると、そのアドレスコードによっ
てオンすべきトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｎ
２）と直列接続されている記憶素子（Ｆ１２，Ｆ２２，
…，Ｆｎ２）は全て溶断されているので、出力ノードＮ
１と接地電位点との間には電流経路が形成されない。そ
の結果、出力ノードＮ１の電位は電源電位Ｖｓｓとなり
この電位に応答して予備行／列活性化パルスΦｒｅｄは
アクティブレベル（高レベル）となる。
【００１４】次に、欠陥セルのアドレスの格納を要しな
い余剰の比較選択回路１、すなわち記憶素子（Ｆ１１，
Ｆ１２，Ｆ２１，Ｆ２２，…，Ｆｎ１，Ｆｎ２）の溶断
がなされていない場合の動作を図６を参照して説明す
る。この場合、入力アドレスコードの各ビットの真補数
組合せによってトランジスタＱ１１，Ｑ１２，Ｑ２１，
Ｑ２２，…，Ｑｎ１，Ｑｎ２のうちの半数はオンとなる
ので、これらトランジスタと記憶素子との直列回路によ
って出力ノードＮ１と接地電位点との間に複数の電流経
路が形成される。その結果、Ｖｓｓ電源端子からトラン
ジスタＱ１および上述の電流経路を通じて接地電位点へ
電流Ｉが流れ、出力ノードＮ１の電位はインバータＩＶ
１のしきい値電圧以下となり、したがって予備行／列活
性化パルスΦｒｅｄは常にインアクティブレベル（低レ
ベル）に留まる。
【００１５】上記余剰の比較選択回路１の出力パルス
（Φｒｅｄ）は常に低レベルであって予備行／列のいず
れかを活性化することはないにもかかわらず、Ｖｓｓ端
子から接地電位点に至る上述の電流Ｉは不可避的に発生
し、その分だけこのメモリチップの消費電力を増大させ
る。
【００１６】
【発明が解決しようとする課題】上述のとおり、比較選
択回路１による予備行／列活性化パルスΦｒｅｄの発生
は、駆動パルス供給回路２ｂから接地電位点への電流Ｉ
を伴い、したがって電力消費を伴う。しかも、欠陥行／
列との置換を要しない余剰の予備行／列にも供給回路２
ｂからの電流駆動パルスは並列的に供給されるので、そ
れら余剰予備行／列の各々において電力消費が発生し、
メモリチップ全体でみると、かなりのレベルの電力消費
量となる。電力消費量の増加はメモリチップの温度上昇
を招来し、高集積化を困難にする。
【００１７】したがって本発明の目的は、予備行／列へ
の切換の要否を決定する比較選択回路における消費電力
を低減した半導体メモリ装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明の半導体メモリ装
置は、行方向に互いに平行に配置された多数のワード線
と列方向に互いに平行に配置された多数のビット線とこ
れらワード線およびビット線の交点にそれぞれ配置され
た多数のメモリセルとを含む通常のメモリセルアレイ
と、入力アドレスに応答して前記ワード線の１つおよび
前記ビット線の１つをそれぞれ選択する行デコーダおよ
び列デコーダと、前記ビット線にそれぞれ接続された多
数のセンスアンプと、前記多数のメモリセルのうち機能
不十分な欠陥セルをその欠陥セルの属する行または列単
位で置換できるように前記通常のメモリセルアレイと隣
接して行または列方向に配置された多数の予備メモリセ
ルから成る予備メモリセル群と、前記欠陥セルのアドレ
スを格納するとともに前記入力アドレスとその格納され
た欠陥セルとを比較し、その比較結果を出力ノードに発
生する比較選択手段と、予備行／列置換制御信号を受け
て前記比較選択手段の前記出力ノードと電位ラインとの
間に電流路を形成する駆動パルス供給手段とを含む半導
体メモリ装置において、前記駆動パルス供給手段は、ゲ
ートに前記予備行／列置換制御信号を受けるトランジス
タと、前記出力ノードと前記電位ラインとの間に前記ト
ランジスタとともに直列に接続されたヒューズ素子とを
含み、前記欠陥セルのアドレスの格納を要しないときは
前記ヒューズ素子が切断されることを特徴としている。
【００１９】また、本発明の半導体メモリ装置は、行方
向に互いに平行に配置された多数のワード線と列方向に
互いに平行に配置された多数のビット線とこれらワード
線およびビット線の交点にそれぞれ配置された多数のメ
モリセルとを含む通常のメモリセルアレイと、入力アド
レスに応答して前記ワード線の１つおよび前記ビット線
の１つをそれぞれ選択する行デコーダおよび列デコーダ
と、前記ビット線にそれぞれ接続された多数のセンスア
ンプと、前記多数のメモリセルのうち機能不十分な欠陥
セルをその欠陥セルの属する行または列単位で置換でき
るように前記通常のメモリセルアレイと隣接して行また
は列方向に配置された多数の予備メモリセルから成る予
備メモリセル群と、前記欠陥セルのアドレスを格納する
とともに前記入力アドレスとその格納された欠陥セルと
を比較し、その比較結果を出力ノードに発生する比較選
択手段と、予備行／列置換制御信号を受けて前記比較選
択手段の前記出力ノードと電位ラインとの間に電流路を
形成する駆動パルス供給手段とを含む半導体メモリ装置
において、前記駆動パルス供給手段は、前記予備行／列
置換制御信号をヒューズ素子を介してゲートに受け、前
記出力ノードと前記電位ラインとの間に接続されたトラ
ンジスタを含み、前記欠陥セルのアドレスの格納を要し
ないときは前記ヒューズ素子が切断されることを特徴と
している。
【００２０】また、前記比較選択手段がプログラム可能
なヒューズ素子を含んで構成される。
【００２１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００２２】図１は本発明の第１の実施例を示す回路図
である。
【００２３】この実施例が図４に示された従来の半導体
メモリ装置を相違する点は、駆動パルス供給回路２に、
Ｖｓｓ端子とトランジスタＱ１のソース電極との間に、
動作電源電圧供給禁止手段のヒューズ素子Ｆ１を挿入し
た点にある。検査工程において欠陥セルすべてのアドレ
スを格納し終えたあとの余剰の比較選択回路１について
は、上述の駆動パルス供給回路２のヒューズ素子Ｆ１を
検査工程において自動的に溶断する。このヒューズ素子
溶断によって、図２に示すように、出力ノードＮ１に流
入する電流Ｉの発生はなくなり、その分だけ消費電力を
節約できる。
【００２４】上記ヒューズ素子Ｆ１は、トランジスタＱ
１のソース電極とＶｓｓ端子との間に上述のように挿入
する代りに、トランジスタＱ１のソース電極をＶｓｓ端
子に直接接続し、ドレイン電極と出力ノードＮ１との間
に挿入しても差支えない。
【００２５】図３は本発明の第２の実施例の駆動パルス
供給回路の回路図である。
【００２６】この駆動パルス供給回路２ａは、ソース電
極をＶｓｓ端子に接続しドレイン電極を出力ノードＮ１
に接続したトランジスタＱ１と、このトランジスタＱ１
のゲート電極とＶｓｓ端子との間に接続された抵抗素子
Ｒ１と、一方の端子に予備行／列選択制御信号Φｐを受
け他方の端子をトランジスタＱ１のゲート電極に接続し
たヒューズ素子Ｆ２とを備える。この変形において、抵
抗素子Ｒ１の抵抗値は制御信号Φｐによるトランジスタ
Ｑ１のオン，オフ動作に悪影響を与えることがなく、し
かもヒューズ素子Ｆ２の溶断によりトランジスタＱ１の
オフ状態を確保できる値に設定されている。
【００２７】この変形においてヒューズ素子Ｆ２に流れ
る電流は、上述の実施例においてヒューズ素子Ｆ１に流
れる電流に比べ大幅に少なくなるので、その寸法を小さ
くできる。
【００２８】
【発明の効果】以上説明したように本発明は、欠陥メモ
リセルのアドレスと入力アドレスコードとの比較結果に
応答して予備行／列の活性化パルスを生ずる比較選択手
段への駆動パルスの供給を、欠陥メモリセルがなく余剰
となった比較選択手段については検査工程で禁止するよ
うプログラムすることにより、比較選択手段における消
費電力が低減され、メモリチップの高集積化がそれだけ
容易になるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作及び効果を説明す
るための各部信号の波形図である。
【図３】本発明の第２の実施例の駆動パルス供給回路の
回路図である。
【図４】従来の半導体メモリ装置の一例を示す回路図で
ある。
【図５】図４に示された半導体メモリ装置の一つのモー
ドにおける各部信号の波形図である。
【図６】図４に示された半導体メモリ装置のもう一つの
モードにおける各部信号の波形図である。
【符号の説明】
１ 比較選択回路 ２，２ａ，２ｂ 駆動パルス供給回路 ３ 出力回路 Ｆ１，Ｆ２，Ｆ１１，Ｆ１２〜Ｆｎ１，Ｆｎ２ ヒュ
ーズ ＩＶ１，ＩＶ２ インバータ Ｑ１，Ｑ２，Ｑ１１，Ｑ１２〜Ｑｎ１，Ｑｎ２ トラ
ンジスタ

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 行方向に互いに平行に配置された多数の
    ワード線と列方向に互いに平行に配置された多数のビッ
    ト線とこれらワード線およびビット線の交点にそれぞれ
    配置された多数のメモリセルとを含む通常のメモリセル
    アレイと、入力アドレスに応答して前記ワード線の１つ
    および前記ビット線の１つをそれぞれ選択する行デコー
    ダおよび列デコーダと、前記ビット線にそれぞれ接続さ
    れた多数のセンスアンプと、前記多数のメモリセルのう
    ち機能不十分な欠陥セルをその欠陥セルの属する行また
    は列単位で置換できるように前記通常のメモリセルアレ
    イと隣接して行または列方向に配置された多数の予備メ
    モリセルから成る予備メモリセル群と、前記欠陥セルの
    アドレスを格納するとともに前記入力アドレスとその格
    納された欠陥セルとを比較し、その比較結果を出力ノー
    ドに発生する比較選択手段と、予備行／列置換制御信号
    を受けて前記比較選択手段の前記出力ノードと電位ライ
    ンとの間に電流路を形成する駆動パルス供給手段とを含
    む半導体メモリ装置において、前記駆動パルス供給手段
    は、ゲートに前記予備行／列置換制御信号を受けるトラ
    ンジスタと、前記出力ノードと前記電位ラインとの間に
    前記トランジスタとともに直列に接続されたヒューズ素
    子とを含み、前記欠陥セルのアドレスの格納を要しない
    ときは前記ヒューズ素子が切断されることを特徴とする
    半導体メモリ装置。
  2. 【請求項２】 行方向に互いに平行に配置された多数の
    ワード線と列方向に互いに平行に配置された多数のビッ
    ト線とこれらワード線およびビット線の交点にそれぞれ
    配置された多数のメモリセルとを含む通常のメモリセル
    アレイと、入力アドレスに応答して前記ワード線の１つ
    および前記ビット線の１つをそれぞれ選択する行デコー
    ダおよび列デコーダと、前記ビット線にそれぞれ接続さ
    れた多数のセンスアンプと、前記多数のメモリセルのう
    ち機能不十分な欠陥セルをその欠陥セルの属する行また
    は列単位で置換できるように前記通常のメモリセルアレ
    イと隣接して行または列方向に配置された多数の予備メ
    モリセルから成る予備メモリセル群と、前記欠陥セルの
    アドレスを格納するとともに前記入力アドレスとその格
    納された欠陥セルとを比較し、その比較結果を出力ノー
    ドに発生する比較選択手段と、予備行／列置換制御信号
    を受けて前記比較選択手段の前 記出力ノードと電位ライ
    ンとの間に電流路を形成する駆動パルス供給手段とを含
    む半導体メモリ装置において、前記駆動パルス供給手段
    は、前記予備行／列置換制御信号をヒューズ素子を介し
    てゲートに受け、前記出力ノードと前記電位ラインとの
    間に接続されたトランジスタを含み、前記欠陥セルのア
    ドレスの格納を要しないときは前記ヒューズ素子が切断
    されることを特徴とする半導体メモリ装置。
  3. 【請求項３】 前記検査工程において、前記欠陥セルの
    アドレスの前記比較選択手段への格納、前記余剰の比較
    選択手段の特定、および特定された前記比較選択手段対
    応の前記ヒューズ素子の切断を行う請求項１または２記
    載の半導体メモリ装置。
  4. 【請求項４】 前記比較選択手段が、前記駆動パルス供
    給手段に共通に接続され各々が書換可能な記憶素子とド
    レイン電極（またはソース電極）を基準電位点に接続し
    たスイッチングＭＯＳＦＥＴとの直列回路を含む複数の
    ビット比較回路から成り、前記ＦＥＴのゲート電極に前
    記入力アドレスコードが供給され、前記検査工程におけ
    る前記欠陥セルのアドレスの格納はそのアドレスのビッ
    ト“１”と前記記憶素子の非導通化とを対応させてある
    請求項１または２記載の半導体メモリ装置。
  5. 【請求項５】 前記記憶素子がプログラム可能なヒュー
    ズ素子を含む請求項４記載の半導体メモリ装置。
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