KR100925373B1 - 반도체 집적 회로의 퓨즈 회로 - Google Patents

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Abstract

본 발명의 반도체 집적 회로의 퓨즈 회로는 복수개의 퓨즈를 포함하며 적어도 1열로 배치되는 제1 업 퓨즈 블록과, 일측이 제1 업 퓨즈 블록의 일측과 정렬되도록 제1 업 퓨즈 블록으로부터 수직 방향으로 지정된 거리 이격되어 배치되며 제1 업 퓨즈 블록 내의 퓨즈수보다 적은 수로 구성되는 제1 다운 퓨즈 블록을 갖는 제1 퓨즈 회로 및 제1 다운 퓨즈 블록 내의 퓨즈수와 같은 개수의 퓨즈로 구성되며 제1 업 퓨즈 블록의 타측으로부터 수평 방향으로 지정된 거리 이격되어 배치되는 제2 업 퓨즈 블록과, 제1 업 퓨즈 블록 내의 퓨즈수와 같은 개수의 퓨즈로 구성되며 제1 다운 퓨즈 블록의 타측으로부터 수평 방향으로 지정된 거리 이격되어 배치되는 제2 다운 퓨즈 블록을 갖는 제2 퓨즈 회로를 구비한다.
리던던시 퓨즈, 레이아웃

Description

반도체 집적 회로의 퓨즈 회로{Fuse Circuit Of Semiconductor Integrated Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 퓨즈 회로의 면적을 감소시킬 수 있는 퓨즈 회로에 관한 것이다.
일반적으로, 반도체 집적 회로를 구성하고 있는 수많은 미세 셀 중에서 어느 한 개라도 결함이 발생하게 되면 그 반도체 집적 회로는 제 기능을 수행할 수 없게 되므로 불량 셀은 다른 정상의 메모리 셀로 대체하는 리페어를 수행하여야 한다. 이와 같은 리페어를 수행하기 위해 반도체 집적 회로는 리페어 장치를 구비하고, 리페어 장치는 리페어를 수행하기 위해 불량 셀 여부를 판단하기 위한 퓨즈박스를 구비한다. 이때 퓨즈박스는 복수개의 퓨즈를 구비하며 그 연결 상태에 따라 불량셀의 어드레스 정보를 저장한다.
그 후 외부 어드레스가 입력되면 반도체 메모리 장치는 외부 어드레스와 퓨즈박스의 불량 셀의 어드레스 정보를 비교하여 일치하면 외부 어드레스에 해당하는 셀을 불량 셀로 판단하고 다른 정상 셀로 대체하도록 한다.
디램 내부에는 데이터 라인성으로 페일이 발생하는 셀들을 다른 비트 라인으 로 대체하기 위한 목적으로 리페어 퓨즈가 배치되어 있다. 리페어 퓨즈 회로는 디바이스 특성을 악화시키지 않게 함은 물론 퓨즈 블로잉 타임이 증가하여 레이져 리페어 시스템의 용량(capacity)을 저하시키는 요소를 제거하기 위해 면적을 고려하여 4 열 배치 형태를 이루고 있다.
도 1은 종래 기술에 따른 반도체 집적 회로의 퓨즈 회로의 배치도이다.
도 1에 도시된 반도체 집적 회로의 퓨즈 회로는 제1 내지 제16 퓨즈(F0~F15), 제1 연결 퓨즈(C1) 및 제2 연결 퓨즈(C2) 및 두 개의 더미 퓨즈(D1,D2)를 포함한 퓨즈 세트가 복수개가 나열된다.
상기 퓨즈 회로는 4열에 걸쳐 퓨즈들이 일정한 간격으로 배치되며, 제1 열에 제1 내지 제4 퓨즈(F0~F3) 및 더미 퓨즈(D1)가 배치된다. 제2 열에 제5 내지 제8 퓨즈(F4~F7) 및 제1 연결 퓨즈(C1)가 배치된다. 제3 열에 제9 내지 제12 퓨즈(F8~F11) 및 제2 연결 퓨즈(C2)가 배치된다. 제4 열에 제13 내지 제16 퓨즈(F12~F15) 및 더미 퓨즈(D2)가 배치된다.
상기 제1 내지 제8 퓨즈(F0~F7) 및 상기 제1 연결 퓨즈(C1)는 각 퓨즈의 한 단이 서로 연결된 구조로, 상기 제1 연결 퓨즈(C1)는 상기 제2 연결 퓨즈(C2)와 연결되어 상기 제1 내지 제8 퓨즈(F0~F7)를 상기 제9 내지 제16 퓨즈(F8~F15)와 연결하는 기능을 한다.
상기 퓨즈 회로는 각각 5 개씩의 퓨즈가 일정 간격으로 배치된 것으로, 각 열마다 같은 면적을 갖는 구조이다. 상기 퓨즈 회로는 4-스테이지간 다이렉트 컨넥션(connection) 및 대칭(symmetry)을 맞추기 위해 퓨즈 사이 사이에 상기 두 개의 더미 퓨즈가 포함된 구조이다. 이에 따라 퓨즈 회로의 면적이 증가된다.
도 2는 도 1에 도시된 퓨즈 회로의 회로도이다.
도 2에 도시된 퓨즈 회로는 상기 제1 내지 제16 퓨즈(F0~F15), 제1 내지 제16 엔모스 트랜지스터(N1~N16), 상기 제1 연결 퓨즈(C1), 상기 제2 연결 퓨즈(C2) 및 칼럼 리페어 어드레스 회로부(10)를 포함한다.
상기 제1 내지 제8 퓨즈(F0~F7)는 각각의 한 단이 제1 노드(Node_1)에 연결되고, 다른 단이 상기 제1 내지 제8 엔모스 트랜지스터(N1~N8)에 연결된다.
상기 제9 내지 제16 퓨즈(F8~F15)는 각각의 한 단이 제2 노드(Node_2)에 연결되고, 다른 단이 상기 제9 내지 제16 엔모스 트랜지스터(N9~N16)에 연결된다.
상기 제1 연결 퓨즈(C1)는 한 단이 상기 제1 노드(Node_1)에 연결되고, 한 단이 제3 노드(Node_3)에 연결된다. 상기 제2 연결 퓨즈(C2)는 한 단이 상기 제2 노드(Node_2)에 연결되고, 한 단이 상기 제3 노드(Node_3)에 연결된다.
상기 제1 내지 제16 엔모스 트랜지스터(N1~N16)는 각각의 퓨즈와 직렬 연결되며, 각각의 게이트에 블록 선택 신호(XMAT_YF<0:15>)를 입력받는다.
상기 칼럼 리페어 어드레스 회로부(10)는 상기 제3 노드(Node_3)의 전압에 따라 칼럼 리페어 어드레스를 생성한다. 상기 칼럼 리페어 어드레스 회로부(10)는 일반적인 칼럼 리페어 어드레스 회로에 의해 구현할 수 있다.
선택된 매트에 대응하는 퓨즈가 커팅되면, 상기 칼럼 리페어 어드레스가 하이로 출력되어 현재 선택된 매트가 리페어됨을 나타낸다. 예를 들어, 상기 제2 퓨즈(F1)가 커팅되어 있다면, 상기 제2 블록 선택 신호(XMAT_YF<1>)가 인에이블될 때 상기 칼럼 리페어 어드레스는 하이 레벨이 된다. 따라서, 제2 매트가 리페어됨을 알 수 있다.
종래 기술에 따른 퓨즈 회로는 각각의 퓨즈들에 더미 퓨즈를 포함시킴으로 대칭적인 구조가 되나 불필요한 면적 소모가 있게 된다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 퓨즈가 차지하는 면적을 감소시킬 수 있는 반도체 집적 회로의 퓨즈 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 집적 회로의 퓨즈 회로는 복수개의 퓨즈를 포함하며 적어도 1열로 배치되는 제1 업 퓨즈 블록과, 일측이 상기 제1 업 퓨즈 블록의 일측과 정렬되도록 상기 제1 업 퓨즈 블록으로부터 수직 방향으로 지정된 거리 이격되어 배치되며 상기 제1 업 퓨즈 블록 내의 퓨즈수보다 적은 수로 구성되는 제1 다운 퓨즈 블록을 갖는 제1 퓨즈 회로; 및 상기 제1 다운 퓨즈 블록 내의 퓨즈수와 같은 개수의 퓨즈로 구성되며 상기 제1 업 퓨즈 블록의 타측으로부터 수평 방향으로 지정된 거리 이격되어 배치되는 제2 업 퓨즈 블록과, 상기 제1 업 퓨즈 블록 내의 퓨즈수와 같은 개수의 퓨즈로 구성되며 상기 제1 다운 퓨즈 블록의 타측으로부터 수평 방향으로 지정된 거리 이격되어 배치되는 제2 다운 퓨즈 블록을 갖는 제2 퓨즈 회로를 구비한다.
본 발명에 따른 반도체 집적 회로의 퓨즈 회로는 레이아웃 구조를 변경하여 리페어 퓨즈 박스의 면적을 감소시킴으로써 칩 생산성을 향상시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 집적 회로의 퓨즈 회로의 배치도이다.
도 3에 도시된 반도체 집적 회로의 퓨즈 회로는 제1 퓨즈 회로(100) 및 제2 퓨즈 회로(110)를 포함한다.
상기 제1 퓨즈 회로(100)는 복수개의 퓨즈를 포함하는 제1 업 퓨즈 블록(20)과 상기 제1 업 퓨즈 블록(20) 내의 퓨즈수보다 적은 수로 구성되는 제1 다운 퓨즈 블록(30)을 갖는다. 아울러, 도 3에 도시한 것과 같이, 제1 다운 퓨즈 블록(30)은 제1 업 퓨즈 블록(20)의 일측과 정렬되도록 제1 업 퓨즈 블록(20)으로부터 수직 방향으로 지정된 거리 이격되어 배치된다.
상기 제2 퓨즈 회로(110)는 상기 제1 다운 퓨즈 블록(30) 내의 퓨즈수와 같은 개수의 퓨즈로 구성되는 제2 업 퓨즈 블록(50)과 상기 제1 업 퓨즈 블록(20) 내의 퓨즈수와 같은 개수의 퓨즈로 구성되는 제2 다운 퓨즈 블록(60)을 갖는다. 여기에서, 도 3에 도시한 것과 같이, 제2 업 퓨즈 블록(50)은 제1 업 퓨즈 블록(20)의 타측으로부터 수평 방향으로 지정된 거리 이격되어 배치된다. 그리고, 제2 다운 퓨즈 블록(60)은 제1 다운 퓨즈 블록(30)의 타측으로부터 수평 방향으로 지정된 거리 이격되어 배치된다. 이상에서, 퓨즈 회로의 배치를 설명하는 데 있어, 수평 방향, 수직 방향 등의 용어를 사용하였으나, 이는 도면을 중심으로 설명의 편의를 위해 채택한 용어이며, 퓨즈 회로의 배치 방향에 따라 수평/수직 관계는 변경될 수 있음은 물론이다. 즉, 본 발명의 퓨즈 회로를 배치하는 데 있어 퓨즈의 개수가 많은 측의 퓨즈 블록(예를 들어, 제1 업 퓨즈 블록 및 제2 다운 퓨즈 블록)과 퓨즈의 개수가 적은 측의 퓨즈 블록(예를 들어, 제1 다운 퓨즈 블록 및 제2 업 퓨즈 블록)을 엇갈리게 배치하여, 퓨즈 회로의 면적을 줄일 수 있는 모든 등가 개념이 본 발명에 포함되는 것으로 해석되어야 한다.
상기 제1 퓨즈 회로(100)는 제1 업 퓨즈 블록(20), 제1 다운 퓨즈 블록(30) 및 제1 연결부(40)를 포함한다.
상기 제1 업 퓨즈 블록(20)은 각 퓨즈의 한 단이 서로 연결된 복수의 퓨즈로 구성된 제1 퓨즈 세트(F0~F8) 및 제1 연결 퓨즈(C1)를 포함하고, 상기 제1 연결 퓨즈(C1)를 포함한 각 퓨즈들(F0~F8,C1)은 2 열에 걸쳐 일정 간격으로 배치되며, 각 열에 동일한 개수의 퓨즈가 배치된다.
상기 제1 다운 퓨즈 블록(30)은 각 퓨즈의 한 단이 서로 연결되며 상기 제1 퓨즈 세트의 퓨즈수보다 2개 적은 개수의 퓨즈로 구성된 제2 퓨즈 세트(F9~F15) 및 제2 연결 퓨즈(C2)를 포함하고, 상기 제2 연결 퓨즈(C2)를 포함한 각 퓨즈들(F9~F15,C2)은 2 열에 걸쳐 일정 간격으로 배치되며, 각 열에 동일한 개수의 퓨즈가 배치된다.
상기 제1 연결부(40)는 상기 제1 연결 퓨즈(C1) 및 상기 제2 연결 퓨즈(C2)를 연결하는 제1 연결부(40)를 포함한다. 상기 제1 연결부(40)는 상기 제1 연결 퓨 즈(C1) 및 상기 제2 연결 퓨즈(C2)를 계단형 타입의 배선 구조에 의해 연결할 수 있다.
보다 상세히 설명하면, 상기 제1 업 퓨즈 블록(20)은 제1 퓨즈 블록(21) 및 제2 퓨즈 블록(22)을 포함한다. 도 3에 도시된 반도체 집적 회로의 퓨즈 회로는 상기 제1 퓨즈 세트의 퓨즈수가 9 인 경우를 예시로 설명한 것으로, 상기 제1 업 퓨즈 블록(20)은 제1 퓨즈 내지 제9 퓨즈(F0~F8) 및 상기 제1 연결 퓨즈(C1)를 포함하여 10개의 퓨즈로 구성되며, 상기 제1 다운 퓨즈 블록(30)은 제10 퓨즈 내지 제16 퓨즈(F9~F15) 및 상기 제2 연결 퓨즈(C2)를 포함하여 8개의 퓨즈로 구성된다.
상기 제1 퓨즈 블록(21)은 상기 제1 퓨즈 세트(F0~F8) 중 5개의 퓨즈가 배치된다. 상기 제1 퓨즈 블록(21)은 일정 간격으로 제1 퓨즈 내지 제5 퓨즈(F0~F4)가 배치된다.
상기 제2 퓨즈 블록(22)은 상기 제1 퓨즈 블록(21) 아래에 배치되고, 상기 제1 퓨즈 세트(F0~F8) 중 4개의 퓨즈 및 상기 제1 연결 퓨즈(C1)가 배치된다. 상기 제2 퓨즈 블록(22)은 일정 간격으로 제6 퓨즈 내지 제9 퓨즈(F5~F8) 및 상기 제1 연결 퓨즈(C1)가 배치된다.
상기 제1 다운 퓨즈 블록(30)은 제3 퓨즈 블록(31) 및 제4 퓨즈 블록(32)을 포함한다.
상기 제3 퓨즈 블록(31)은 상기 제2 퓨즈 블록(22) 아래 열에 배치되고 상기 제2 퓨즈 세트(F9~F15) 중 3개의 퓨즈 및 상기 제2 연결 퓨즈(C2)가 배치된다. 상기 제3 퓨즈 블록(31)은 일정 간격으로 제10 퓨즈 내지 제12 퓨즈(F9~F11) 및 상기 제2 연결 퓨즈(C2)가 배치된다.
상기 제4 퓨즈 블록(32)은 상기 제3 퓨즈 블록(31) 아래 열에 배치되고, 상기 제2 퓨즈 세트(F9~F15) 중 4개의 퓨즈가 배치된다. 상기 제4 퓨즈 블록(32)은 일정 간격으로 제13 퓨즈 내지 제16 퓨즈(F12~F15)가 배치된다.
상기 제2 퓨즈 회로(110)는 제2 업 퓨즈 블록(50), 제2 다운 퓨즈 블록(60) 및 제2 연결부(70)를 포함한다.
상기 제2 업 퓨즈 블록(50)은 각 퓨즈의 한 단은 서로 연결된 복수의 퓨즈로 구성된 제3 퓨즈 세트(F16~F22) 및 제3 연결 퓨즈(C3)를 포함하고, 상기 제3 연결 퓨즈(C3)를 포함한 각 퓨즈들(F16~F22,C3)은 2 열에 걸쳐 일정 간격으로 배치되며, 각 열에 동일한 개수의 퓨즈가 배치된다.
상기 제2 다운 퓨즈 블록(60)은 각 퓨즈의 한 단은 서로 연결되며 상기 제3 퓨즈 세트 내의 퓨즈수보다 2개 많은 수의 퓨즈로 구성된 제4 퓨즈 세트(F23~F31) 및 제4 연결 퓨즈(C4)를 포함하고, 상기 제4 연결 퓨즈(C4)를 포함한 각 퓨즈들(F23~F31,C4)은 2 열에 걸쳐 일정 간격으로 배치되며, 각 열에 동일한 개수의 퓨즈가 배치된다.
제2 연결부(70)는 상기 제3 연결 퓨즈(C3) 및 상기 제4 연결 퓨즈(C4)를 연결한다.
보다 상세히 설명하면, 도 3에 도시된 반도체 집적 회로의 퓨즈 회로는 상기 제3 퓨즈 세트의 퓨즈수가 7인 경우를 예시로 설명한 것으로, 상기 제2 업 퓨즈 블록(50)은 제17 퓨즈 내지 제23 퓨즈(F16~F22) 및 상기 제3 연결 퓨즈(C3)를 포함하 여 8개의 퓨즈로 구성되며, 상기 제2 다운 퓨즈 블록(60)은 제24 퓨즈 내지 제32 퓨즈(F23~F31) 및 상기 제2 연결 퓨즈(C2)를 포함하여 10개의 퓨즈로 구성된다.
상기 제2 업 퓨즈 블록(50)은 제5 퓨즈 블록(51) 및 제6 퓨즈 블록(52)을 포함한다.
상기 제5 퓨즈 블록(51)은 상기 제1 퓨즈 블록(21)의 옆에 배치되고, 상기 제3 퓨즈 세트(F16~F22) 중 4개의 퓨즈를 포함한다. 상기 제5 퓨즈 블록(51)은 일정 간격으로 제17 퓨즈 내지 제20 퓨즈(F16~F19)가 배치된다.
상기 제6 퓨즈 블록(52)은 상기 제5 퓨즈 블록(51)의 아래 열에 배치되고, 제3 연결 퓨즈(C3) 및 상기 제3 퓨즈 세트(F16~F22) 중 3개의 퓨즈를 포함한다. 상기 제6 퓨즈 블록(52)은 일정 간격으로 제21 퓨즈 내지 제23 퓨즈(F20~F22) 및 상기 제3 연결 퓨즈(C3)가 배치된다.
상기 제2 다운 퓨즈 블록(60)은 제7 퓨즈 블록(61) 및 제8 퓨즈 블록(62)을 포함한다.
상기 제7 퓨즈 블록(61)은 상기 제6 퓨즈 블록(52)의 아래 열에 배치되고, 상기 제4 연결 퓨즈(C4) 및 상기 제4 퓨즈 세트(F23~F31) 중 4개의 퓨즈를 포함한다. 상기 제7 퓨즈 블록(61)은 일정 간격으로 제24 퓨즈 내지 제27 퓨즈(F23~F26) 및 상기 제4 연결 퓨즈(C4)가 배치된다.
상기 제8 퓨즈 블록(62)은 상기 제7 퓨즈 블록(61)의 아래 열에 배치되고, 상기 제4 퓨즈 세트(F23~F31) 중 5개의 퓨즈를 포함한다. 상기 제8 퓨즈 블록(62)은 일정 간격으로 제28 퓨즈 내지 제32 퓨즈(F27~F31)가 배치된다.
도 4는 도 3에 도시된 퓨즈 회로 내 상기 제1 퓨즈 회로(100)의 일 실시예를 나타낸 회로도이다.
도 4에 도시된 퓨즈 회로는 제1 내지 제16 퓨즈(F0~F15), 제1 내지 제16 엔모스 트랜지스터(N1~N16), 제1 연결 퓨즈(C1), 제2 연결 퓨즈(C2) 및 칼럼 리페어 어드레스 회로부(10)를 포함한다.
상기 제1 업 퓨즈 블록(20)을 구성하는 상기 제1 퓨즈 내지 상기 제9 퓨즈(F0~F8)가 각각 제1 내지 제9 엔모스 트랜지스터(N1~N9)에 연결되고, 상기 제1 퓨즈 내지 상기 제9 퓨즈(F0~F8)는 또한 제1 노드(Node_1)에 의해 상기 제1 연결 퓨즈(C1)와 연결된다.
또한, 상기 제1 다운 퓨즈 블록(30)을 구성하는 상기 제10 퓨즈 내지 상기 제16 퓨즈(F9~F15)는 각각 제10 내지 제16 엔모스 트랜지스터(N10~N16)에 연결되고, 상기 제10 퓨즈 내지 상기 제16 퓨즈(N10~N16)는 제2 노드(Node_2)에 의해 상기 제2 연결 퓨즈(C2)와 연결된다.
상기 제1 내지 제16 엔모스 트랜지스터(N1~N16)는 게이트에 블록 선택 신호(XMAT_YF<0:15>)를 입력받는다.
상기 제1 연결 퓨즈(C1)는 한 단이 상기 제1 노드(Node_1)에 연결되고, 한 단이 제3 노드(Node_3)에 연결된다.
상기 칼럼 리페어 어드레스 회로부(10)는 상기 제3 노드(Node_3)의 전압에 따라 칼럼 리페어 어드레스를 생성한다. 상기 칼럼 리페어 어드레스 회로부(10)는 일반적인 칼럼 리페어 어드레스 회로에 의해 구현할 수 있다.
도 4에 도시된 퓨즈 회로는 도 2에 도시된 퓨즈 회로와 다르게 상기 제1 연결 퓨즈(C1)에 상기 제1 내지 제9 퓨즈(F0~F8)가 연결된다. 또한, 상기 제2 연결 퓨즈(C2)에 상기 제10 내지 제16 퓨즈(F9~F15)가 연결된다.
상기 제2 연결 퓨즈(C2)는 한 단이 상기 제2 노드(Node_2)에 연결되고, 한 단이 제3 노드(Node_3)에 연결된다.
상기 퓨즈 회로의 동작은 종래 기술과 같으므로, 선택된 매트에 대응하는 퓨즈가 커팅되면, 상기 칼럼 리페어 어드레스가 하이로 출력되어 현재 선택된 매트가 리페어됨을 알 수 있다. 예를 들어, 상기 제2 퓨즈(F1)가 커팅되어 있다면, 상기 제2 블록 선택 신호(XMAT_YF<1>)가 인에이블될 때 상기 칼럼 리페어 어드레스는 하이 레벨이 된다. 따라서, 제2 매트가 리페어됨을 알 수 있다.
본 발명에 따른 반도체 집적 회로의 퓨즈 회로는 퓨즈를 효율적으로 배치함으로써 면적을 컴팩트하게 유지할 수 있고, 종래의 기술보다 상기 제1 퓨즈 회로(100) 및 상기 제2 퓨즈 회로(110)로 구성되는 2개의 퓨즈 세트당 1 개의 퓨즈 폭에 해당하는 만큼의 면적 이득 효과가 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 집적 회로의 퓨즈 회로,
도 2는 도 1에 도시된 리페어 퓨즈 회로의 회로도,
도 3은 본 발명에 따른 반도체 집적 회로의 퓨즈 회로의 배치도,
도 4는 도 3에 도시된 리페어 퓨즈 회로의 일 실시예를 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 칼럼 리페어 어드레스 회로부 20 : 제1 업 퓨즈 블록
21 : 제1 퓨즈 블록 22 : 제2 퓨즈 블록
30 : 제1 다운 퓨즈 블록 31 : 제3 퓨즈 블록
32 : 제4 퓨즈 블록 50 : 제2 업 퓨즈 블록
51 : 제5 퓨즈 블록 52 : 제6 퓨즈 블록
60 : 제2 다운 퓨즈 블록 61 : 제7 퓨즈 블록
62 : 제8 퓨즈 블록 40 : 제1 연결부
70 : 제2 연결부

Claims (11)

  1. 복수개의 퓨즈를 포함하며 적어도 1열로 배치되는 제1 업 퓨즈 블록과, 일측이 상기 제1 업 퓨즈 블록의 일측과 정렬되도록 상기 제1 업 퓨즈 블록으로부터 수직 방향으로 지정된 거리 이격되어 배치되며 상기 제1 업 퓨즈 블록 내의 퓨즈수보다 적은 수로 구성되는 제1 다운 퓨즈 블록을 갖는 제1 퓨즈 회로; 및
    상기 제1 다운 퓨즈 블록 내의 퓨즈수와 같은 개수의 퓨즈로 구성되며 상기 제1 업 퓨즈 블록의 타측으로부터 수평 방향으로 지정된 거리 이격되어 배치되는 제2 업 퓨즈 블록과, 상기 제1 업 퓨즈 블록 내의 퓨즈수와 같은 개수의 퓨즈로 구성되며 상기 제1 다운 퓨즈 블록의 타측으로부터 수평 방향으로 지정된 거리 이격되어 배치되는 제2 다운 퓨즈 블록을 갖는 제2 퓨즈 회로를 구비하는 반도체 집적 회로의 퓨즈 회로.
  2. 제 1 항에 있어서,
    상기 제1 퓨즈 회로는,
    각 퓨즈들의 한 단이 서로 연결된 복수의 퓨즈로 구성된 제1 퓨즈 세트 및 제1 연결 퓨즈를 포함하고, 상기 제1 연결 퓨즈를 포함한 각 퓨즈들은 2 열에 걸쳐 일정 간격으로 배치되며 각 열에 동일한 개수의 퓨즈가 배치되는 제1 업 퓨즈 블록;
    각 퓨즈들의 한 단이 서로 연결되며 상기 제1 퓨즈 세트의 퓨즈수보다 2개 적은 개수의 퓨즈로 구성된 제2 퓨즈 세트 및 제2 연결 퓨즈를 포함하고, 상기 제2 연결 퓨즈를 포함한 각 퓨즈들은 2 열에 걸쳐 일정 간격으로 배치되며 각 열에 동일한 개수의 퓨즈가 배치되는 제1 다운 퓨즈 블록; 및
    상기 제1 연결 퓨즈 및 상기 제2 연결 퓨즈를 연결하는 제1 연결부를 포함하 는 반도체 집적 회로의 퓨즈 회로.
  3. 제 2 항에 있어서,
    상기 제1 퓨즈 세트를 구성하는 퓨즈수는 9인 것을 특징으로 하는 반도체 집적 회로의 퓨즈 회로.
  4. 제 3 항에 있어서,
    상기 제1 업 퓨즈 블록은,
    상기 제1 퓨즈 세트 중 5 개의 퓨즈가 일정 간격으로 배치된 제1 퓨즈 블록; 및
    상기 제1 퓨즈 블록 아래 열에 배치되고, 상기 제1 퓨즈 세트 중 4 개의 퓨즈 및 상기 제1 연결 퓨즈가 일정 간격으로 배치된 제2 퓨즈 블록을 포함하는 반도체 집적 회로의 퓨즈 회로.
  5. 제 4 항에 있어서,
    상기 제1 다운 퓨즈 블록은,
    상기 제2 퓨즈 블록 아래 열에 배치되고 상기 제2 퓨즈 세트 중 3 개의 퓨즈 및 상기 제2 연결 퓨즈가 일정 간격으로 배치된 제3 퓨즈 블록; 및
    상기 제3 퓨즈 블록 아래 열에 배치되고, 상기 제2 퓨즈 세트 중 4 개의 퓨즈가 일정 간격으로 배치된 제4 퓨즈 블록;
    을 포함하는 반도체 집적 회로의 퓨즈 회로.
  6. 제 2 항에 있어서,
    상기 제1 연결부는,
    상기 제1 연결 퓨즈 및 상기 제2 연결 퓨즈를 계단형 타입의 배선 구조에 의해 연결하는 것을 특징으로 하는 반도체 집적 회로의 퓨즈 회로.
  7. 제 1 항에 있어서,
    상기 제2 퓨즈 회로는,
    각 퓨즈들의 한 단이 서로 연결된 복수의 퓨즈로 구성된 제3 퓨즈 세트 및 제3 연결 퓨즈를 포함하고, 상기 제3 연결 퓨즈를 포함한 각 퓨즈들은 2 열에 걸쳐 일정 간격으로 배치되며 각 열에 동일한 개수의 퓨즈가 배치되는 제2 업 퓨즈 블록;
    각 퓨즈들의 한 단이 서로 연결되며 상기 제3 퓨즈 세트 내의 퓨즈수보다 2개 많은 수의 퓨즈로 구성된 제4 퓨즈 세트 및 제4 연결 퓨즈를 포함하고, 상기 제4 연결 퓨즈를 포함한 각 퓨즈들은 2 열에 걸쳐 일정 간격으로 배치되며 각 열에 동일한 개수의 퓨즈가 배치되는 제2 다운 퓨즈 블록; 및
    상기 제3 연결 퓨즈 및 상기 제4 연결 퓨즈를 연결하는 제2 연결부를 포함하는 반도체 집적 회로의 퓨즈 회로.
  8. 제 7 항에 있어서,
    상기 제3 퓨즈 세트를 구성하는 퓨즈수는 7인 것을 특징으로 하는 반도체 집적 회로의 퓨즈 회로.
  9. 제 8 항에 있어서,
    상기 제2 업 퓨즈 블록은,
    상기 제1 업 퓨즈 블록의 타측에 배치되고, 상기 제3 퓨즈 세트 중 4개의 퓨즈가 일정 간격으로 배치된 제5 퓨즈 블록; 및
    상기 제5 퓨즈 블록의 아래 열에 배치되고, 제3 연결 퓨즈 및 상기 제3 퓨즈 세트 중 3개의 퓨즈가 일정 간격으로 배치되는 제6 퓨즈 블록을 포함하는 반도체 집적 회로의 퓨즈 회로.
  10. 제 9 항에 있어서,
    상기 제2 다운 퓨즈 블록은,
    상기 제6 퓨즈 블록의 아래 열에 배치되고, 상기 제4 연결 퓨즈 및 상기 제4 퓨즈 세트 중 4 개의 퓨즈가 일정 간격으로 배치되는 제7 퓨즈 블록; 및
    상기 제7 퓨즈 블록의 아래 열에 배치되고, 상기 제4 퓨즈 세트 중 5 개의 퓨즈가 일정 간격으로 배치되는 제8 퓨즈 블록을 포함하는 반도체 집적 회로의 퓨즈 회로.
  11. 제 7 항에 있어서,
    상기 제2 연결부는,
    상기 제3 연결 퓨즈 및 상기 제4 연결 퓨즈를 계단형 타입의 배선 구조에 의해 연결하는 것을 특징으로 하는 반도체 집적 회로의 퓨즈 회로.
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