JP2002197884A - 電流溶断型ヒューズアレイ、半導体記憶装置及び半導体記憶システム - Google Patents

Abstract

(57)【要約】 【課題】ＲＯＭやヒューズ素子を備えていない半導体装
置であっても、製造プロセスの増加によるコストの上昇
やパターン占有面積の増加を抑制できる電流溶断型ヒュ
ーズアレイを提供することを目的としている。 【解決手段】メタルヒューズＦ１１〜Ｆｙｘとダイオー
ドＤ１１〜Ｄｙｘとからなる情報記憶素子をアレイ状に
配置し、上記メタルヒューズに選択的に電流を流すこと
により溶断／非溶断に応じてデータを記憶する電流溶断
型ヒューズアレイを形成してなることを特徴としてい
る。金属配線の一部などの半導体装置が本来有する構成
を利用して電流溶断型のメタルヒューズを形成でき、且
つメタルヒューズをアレイ状に配置することで、メタル
ヒューズの電流溶断時に必要となるパッドや配線を共用
できるため、少ないパッド数且つ小さいパターン占有面
積で多ビットのデータ記憶が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に固
有の情報を記憶させるための電流溶断型ヒューズアレ
イ、この電流溶断型ヒューズアレイに記憶されたデータ
を用いて不良救済を行う半導体記憶装置、及び上記電流
溶断型ヒューズアレイを用いた半導体記憶システムに関
する。

【０００２】

【従来の技術】従来、半導体装置にＩＤ等の固有の情報
を記憶させる場合には、ＥＥＰＲＯＭ等のＲＯＭの一部
を使用して記憶させるか、ＤＲＡＭ等のリダンダンシ工
程で採用されているヒューズ素子を設け、溶断／非溶断
に応じて情報を記憶させている。

【０００３】しかしながら、半導体装置がＥＥＰＲＯＭ
等のメモリ以外の場合やリダンダンシ回路用のヒューズ
素子を備えていない場合には、本来の回路に加えてＲＯ
Ｍやヒューズ素子等を新たに設けなければならない。こ
のため、製造プロセスの増加によるコストの上昇やパタ
ーン占有面積の増加を招くという問題がある。

【０００４】

【発明が解決しようとする課題】上記のように従来の半
導体装置は、情報を記憶させる場合に、ＲＯＭやヒュー
ズ素子等を備えていないと、製造プロセスの増加による
コストの上昇やパターン占有面積の増加を招くという問
題があった。

【０００５】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ＲＯＭやヒュー
ズ素子を備えていない半導体装置であっても、製造プロ
セスの増加によるコストの上昇やパターン占有面積の増
加を抑制できる電流溶断型ヒューズアレイを提供するこ
とにある。

【０００６】また、この発明の他の目的は、上記電流溶
断型ヒューズアレイを利用したリダンダンシ回路を有す
る半導体記憶装置を提供することにある。

【０００７】更に、この発明の別の目的は、上記電流溶
断型ヒューズアレイを用いた半導体記憶システムを提供
することにある。

【０００８】

【課題を解決するための手段】この発明の電流溶断型ヒ
ューズアレイは、電流を流すことにより溶断可能で、溶
断／非溶断に応じてデータを記憶するヒューズ素子と、
このヒューズ素子に接続されたダイオードとを有する情
報記憶素子をアレイ状に配置してなることを特徴として
いる。

【０００９】また、この発明の電流溶断型ヒューズアレ
イは、電流を流すことにより溶断可能で、溶断／非溶断
に応じてデータを記憶するヒューズ素子と、このヒュー
ズ素子に接続され、制御信号により選択的にオン／オフ
制御される半導体スイッチとを有する情報記憶素子をア
レイ状に配置してなることを特徴としている。

【００１０】更に、上記構成において下記（ａ）〜
（ｄ）のような特徴を備えている。

【００１１】（ａ）前記アレイ状に配置された各情報記
憶素子中のヒューズ素子にそれぞれ行毎に接続される第
１のパッド群と、前記アレイ状に配置された各情報記憶
素子中のダイオードにそれぞれ列毎に接続される第２の
パッド群とを更に具備し、前記第１及び第２のパッド群
に選択的に電圧を印加することにより、前記ヒューズ素
子に選択的に電流を流し、前記ヒューズ素子の溶断／非
溶断に応じてデータを書き込み、前記第１のパッド群か
ら前記各ヒューズ素子に選択的に電位を与え、前記ヒュ
ーズ素子の溶断／非溶断に応じた前記第２のパッド群の
電位変化によりデータを読み出す。

【００１２】（ｂ）前記アレイ状に配置された各情報記
憶素子から前記ヒューズ素子の溶断／非溶断に応じたデ
ータを読み出す読み出し回路を更に具備する。

【００１３】（ｃ）前記アレイ状に配置された各情報記
憶素子中のヒューズ素子にそれぞれ行毎に接続される第
１のパッド群と、前記アレイ状に配置された各情報記憶
素子中のダイオードにそれぞれ列毎に接続される第２の
パッド群とを更に具備し、前記第１及び第２のパッド群
に選択的に電圧を印加することにより、前記ヒューズ素
子に選択的に電流を流し、前記ヒューズ素子の溶断／非
溶断に応じてデータを書き込み、前記第１のパッド群か
ら前記各ヒューズ素子に選択的に電圧を与え、前記読み
出し回路により前記ヒューズ素子の溶断／非溶断に応じ
たダイオード側の電位に応じてデータを読み出す。

【００１４】（ｄ）前記アレイ状に配置された各情報記
憶素子中のヒューズ素子にそれぞれ行毎に接続される第
１のパッド群と、前記アレイ状に配置された各情報記憶
素子中のダイオードにそれぞれ列毎に接続される第２の
パッド群とを更に具備し、前記第１及び第２のパッド群
に選択的に電圧を印加することにより、前記ヒューズ素
子に選択的に電流を流し、前記ヒューズ素子の溶断／非
溶断に応じてデータを書き込み、前記読み出し回路から
前記各ヒューズ素子に選択的に電圧を与え、且つ前記読
み出し回路で前記ヒューズ素子の溶断／非溶断に応じた
ダイオード側の電位に応じてデータを読み出す。

【００１５】この発明の半導体記憶装置は、メモリセル
がアレイ状に配置されたメモリセルアレイと、前記メモ
リセルアレイ中のメモリセルに不良が発生したときに救
済するためのスペアメモリセルと、電流を流すことによ
り溶断可能で、溶断／非溶断に応じて不良アドレス情報
を記憶するためのヒューズ素子と、このヒューズ素子に
接続されたダイオードとを有する情報記憶素子がアレイ
状に配置された電流溶断型ヒューズアレイと、前記ヒュ
ーズ素子の溶断／非溶断に応じて前記電流溶断型ヒュー
ズアレイに記憶された不良アドレス情報を読み出す読み
出し回路と、前記読み出し回路により読み出された不良
アドレス情報と入力されたアドレス情報とを比較するア
ドレス比較回路と、前記アドレス比較回路で不良アドレ
ス情報と入力アドレス情報との一致が検出されたとき
に、不良メモリセルを前記スペアメモリセルに置換して
救済するリダンダンシ回路とを具備することを特徴とし
ている。

【００１６】また、この発明の半導体記憶装置は、メモ
リセルがアレイ状に配置されたメモリセルアレイと、前
記メモリセルアレイ中のメモリセルに不良が発生したと
きに救済するためのスペアメモリセルと、電流を流すこ
とにより溶断可能で、溶断／非溶断に応じて不良アドレ
ス情報を記憶するためのヒューズ素子と、このヒューズ
素子に接続され、制御信号により選択的にオン／オフ制
御される半導体スイッチとを有する情報記憶素子がアレ
イ状に配置された電流溶断型ヒューズアレイと、前記半
導体スイッチを前記情報記憶素子の行毎に制御するため
の制御信号を出力する制御回路と、前記ヒューズ素子の
溶断／非溶断に応じて前記電流溶断型ヒューズアレイに
記憶された不良アドレス情報を読み出す読み出し回路
と、前記読み出し回路により読み出された不良アドレス
情報と入力されたアドレス情報とを比較するアドレス比
較回路と、前記アドレス比較回路で不良アドレス情報と
入力アドレス情報との一致が検出されたときに、不良メ
モリセルを前記スペアメモリセルに置換して救済するリ
ダンダンシ回路とを具備することを特徴としている。

【００１７】この発明の半導体記憶システムは、半導体
チップと、この半導体チップへの書き込み機能を備えた
外部装置とを有し、前記半導体チップは、電流を流すこ
とにより溶断可能で、溶断／非溶断に応じてデータを記
憶するヒューズ素子と、このヒューズ素子に接続された
ダイオードとを有する情報記憶素子がアレイ状に配置さ
れた電流溶断型ヒューズアレイと、前記ヒューズ素子の
溶断／非溶断に応じて前記電流溶断型ヒューズアレイに
記憶されたデータを読み出す読み出し回路と、前記アレ
イ状に配置された各情報記憶素子中のヒューズ素子にそ
れぞれ行毎に接続される第１のパッド群と、前記アレイ
状に配置された各情報記憶素子中のダイオードにそれぞ
れ列毎に接続される第２のパッド群とを具備し、前記外
部装置から前記第１及び第２のパッド群に選択的に電圧
を印加することにより、前記ヒューズ素子に選択的に電
流を流し、前記ヒューズ素子の溶断／非溶断に応じてデ
ータを書き込むことを特徴としている。

【００１８】また、この発明の半導体記憶システムは、
半導体チップと、この半導体チップへの書き込み機能を
備えた外部装置とを有し、前記半導体チップは、電流を
流すことにより溶断可能で、溶断／非溶断に応じてデー
タを記憶するヒューズ素子と、このヒューズ素子に接続
されたダイオードとを有する情報記憶素子がアレイ状に
配置された電流溶断型ヒューズアレイと、前記ヒューズ
素子の溶断／非溶断に応じて前記電流溶断型ヒューズア
レイに記憶されたデータを読み出す読み出し回路と、前
記アレイ状に配置された各情報記憶素子中のヒューズ素
子にそれぞれ行毎に接続される第１のパッド群と、前記
アレイ状に配置された各情報記憶素子中のダイオードに
それぞれ列毎に接続される第２のパッド群とを具備し、
前記外部装置から前記第１及び第２のパッド群に選択的
に電圧を印加することにより、前記ヒューズ素子に選択
的に電流を流し、前記ヒューズ素子の溶断／非溶断に応
じてデータを書き込み、前記読み出し回路から前記各ヒ
ューズ素子に選択的に電圧を与え、且つ前記読み出し回
路で前記ヒューズ素子の溶断／非溶断に応じたダイオー
ド側の電位に応じてデータを読み出すことを特徴として
いる。

【００１９】更に、この発明の半導体記憶システムは、
半導体チップと、この半導体チップへの書き込み機能を
備えた外部装置とを有し、前記半導体チップは、電流を
流すことにより溶断可能で、溶断／非溶断に応じてデー
タを記憶するヒューズ素子と、このヒューズ素子に接続
され、制御信号により選択的にオン／オフ制御される半
導体スイッチとを有する情報記憶素子がアレイ状に配置
された電流溶断型ヒューズアレイと、前記半導体スイッ
チを前記情報記憶素子の行毎に制御するための制御信号
を出力する制御回路と、前記ヒューズ素子の溶断／非溶
断に応じて前記電流溶断型ヒューズアレイに記憶された
データを読み出す読み出し回路と、前記アレイ状に配置
された各情報記憶素子中のヒューズ素子にそれぞれ行毎
に接続される第１のパッド群と、前記アレイ状に配置さ
れた各情報記憶素子中のダイオードにそれぞれ列毎に接
続される第２のパッド群とを具備し、前記外部装置から
前記第１及び第２のパッド群に選択的に電圧を印加する
ことにより、前記ヒューズ素子に選択的に電流を流し、
前記ヒューズ素子の溶断／非溶断に応じてデータを書き
込むことを特徴としている。

【００２０】更にまた、この発明の半導体記憶システム
は、半導体チップと、この半導体チップへの書き込み機
能を備えた外部装置とを有し、前記半導体チップは、電
流を流すことにより溶断可能で、溶断／非溶断に応じて
データを記憶するヒューズ素子と、このヒューズ素子に
接続され、制御信号により選択的にオン／オフ制御され
る半導体スイッチとを有する情報記憶素子がアレイ状に
配置された電流溶断型ヒューズアレイと、前記半導体ス
イッチを前記情報記憶素子の行毎に制御するための制御
信号を出力する制御回路と、前記ヒューズ素子の溶断／
非溶断に応じて前記電流溶断型ヒューズアレイに記憶さ
れたデータを読み出す読み出し回路と、前記アレイ状に
配置された各情報記憶素子中のヒューズ素子にそれぞれ
行毎に接続される第１のパッド群と、前記アレイ状に配
置された各情報記憶素子中のダイオードにそれぞれ列毎
に接続される第２のパッド群とを具備し、前記外部装置
から前記第１及び第２のパッド群に選択的に電圧を印加
することにより、前記ヒューズ素子に選択的に電流を流
し、前記ヒューズ素子の溶断／非溶断に応じてデータを
書き込み、前記読み出し回路から前記各ヒューズ素子に
選択的に電圧を与えるとともに、前記制御回路で選択し
た行の前記半導体スイッチをオンさせ、前記読み出し回
路で前記ヒューズ素子の溶断／非溶断に応じたダイオー
ド側の電位に応じてデータを読み出すことを特徴として
いる。

【００２１】上記のような構成によれば、金属配線の一
部などの半導体装置が本来有する構成を利用して電流溶
断型のヒューズ素子を形成でき、且つヒューズ素子をア
レイ状に配置することで、ヒューズ素子の電流溶断時に
必要となるパッドや配線を共用できるため、少ないパッ
ド数且つ小さいパターン占有面積で多ビットの情報記憶
が可能となる。

【００２２】従って、ＲＯＭやヒューズ素子を備えてい
ない半導体装置であっても、製造プロセスの増加による
コストの上昇やパターン占有面積の増加を抑制できる。

【００２３】また、上記電流溶断型ヒューズアレイを利
用したリダンダンシ回路を有する半導体記憶装置を提供
できる。

【００２４】更に、上記電流溶断型ヒューズアレイを用
いた半導体記憶システムを提供できる。

【００２５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る電流溶断型ヒューズアレイを示して
いる。このヒューズアレイは、情報記憶素子として電流
溶断型のヒューズ素子（メタルヒューズ）とダイオード
を用いており、メタルヒューズＦ１１，Ｆ１２，…，Ｆ
ｙｘとダイオードＤ１１，Ｄ１２，…，Ｄｙｘとからな
る情報記憶素子がアレイ状に配置されて構成されてい
る。

【００２６】上記各メタルヒューズＦ１１，Ｆ１２，
…，Ｆｙｘの一端にはそれぞれ、パッドＹＩＤ１，ＹＩ
Ｄ２，…，ＹＩＤｙが行毎に接続され、他端にはダイオ
ードＤ１１，Ｄ１２，…，Ｄｙｘのアノードがそれぞれ
接続されている。また、上記各ダイオードＤ１１，Ｄ１
２，…，Ｄｙｘのカソードにはそれぞれ、パッドＸＩＤ
１，ＸＩＤ２，…，ＸＩＤｘが列毎に接続されている。

【００２７】図２（ａ）〜（ｃ）はそれぞれ、上記図１
に示した回路におけるメタルヒューズＦ１１，Ｆ１２，
…，Ｆｙｘのパターン構成例を示す平面図である。上記
メタルヒューズＦ１１，Ｆ１２，…，Ｆｙｘとしては、
図２（ａ）に示すようにメタル層（例えばアルミニウム
配線）の一部を狭くしたストレート型、図２（ｂ）に示
すようにメタル層の一部を段階的に狭くした段差型、及
び図２（ｃ）に示すようにメタル層の一部を狭くし、且
つ折曲させた折曲型等が適用できる。

【００２８】上記メタル層として、例えばアルミニウム
配線の一部を利用することにより、製造プロセスの増加
によるコストの上昇やパターン占有面積の増加を最小限
に抑制できる。しかも、これらのパターン構成は、ヒュ
ーズ素子に電流を流して溶断する時に、幅が狭くなって
いる領域や折曲している領域に電流が集中するので、低
い電圧で且つ短時間で比較的容易に溶断できる。これに
よって、ヒューズブロー装置を用いることなくヒューズ
素子の選択的な溶断が可能となり、ウェーハ状態での機
能試験時にＩＣテスタを用いてデータの書き込みができ
る。

【００２９】図３（ａ），（ｂ）はそれぞれ、上記図１
に示した回路におけるダイオードＤ１１，Ｄ１２，…，
Ｄｙｘのパターン構成例を示す平面図である。図２
（ａ）は広く用いられているＰ型不純物領域とＮ型不純
物領域を用いたＰＮ接合ダイオードであり、図２（ｂ）
は櫛状のＰ型不純物領域とＮ型不純物領域を噛み合わせ
てＰＮ接合の面積を大きくし、電流量を稼ぐようにした
ＰＮ接合ダイオードである。これらダイオードのパター
ン構成は、必要とする電流量やパターン占有面積に応じ
て選択すればよい。

【００３０】次に、上記のような構成でなる電流溶断型
ヒューズアレイの書き込み方法と読み出し方法を図４及
び図５により説明する。

【００３１】データの書き込みは、図４に示すように、
溶断したいメタルヒューズの存在する行のパッドＹＩＤ
ｍ（ｍ＝１〜ｙ）にハイレベル（Ｈｉ）の電圧を印加す
る。この時、他のパッドにはロウレベル（Ｌｏ）を印加
する。図４では、パッドＹＩＤ１のみにハイレベルを与
えている。

【００３２】次に、溶断したいメタルヒューズの存在す
る列のパッドＸＩＤｎ（ｎ＝１〜ｎ）をロウレベルに
し、それ以外をハイレベルにして、パッドＹＩＤｍから
メタルヒューズＦｍｎとダイオードＤｍｎを介して電流
を流すことでメタルヒューズＦｍｎを溶断する。図４で
は、パッドＸＩＤ１，ＸＩＤｘ−１のみをロウレベルに
し、それ以外をハイレベルにすることによりメタルヒュ
ーズＦ１１とＦ１（ｘ−１）を溶断する例を示してい
る。

【００３３】一方、読み出しは図５に示すように、読み
出し回路１０から読み出しする行にハイレベル、他の行
にロウレベルを印加する。図５ではパッドＹＩＤ２の行
がハイレベル、他はロウレベルとなっている。

【００３４】各行は、何らかの方法で０Ｖに終端されて
おり、メタルヒューズが溶断されている列はロウレベ
ル、溶断されていない列はハイレベルとなる。図５で
は、各列線を抵抗を介して０Ｖに終端した場合の読み出
し例である。これらの各列のデータを読み出し回路１０
でラッチする。

【００３５】そして、上述したような読み出し動作を各
行に対して時系列に順次行うことにより、ｙ×ｘビット
のデータを読み出すことができる。

【００３６】上記のような構成によれば、金属配線の一
部などの半導体装置が本来有する構成を利用して電流溶
断型のメタルヒューズを形成でき、且つメタルヒューズ
とダイオードをアレイ状に配置することで、メタルヒュ
ーズの溶断時に必要となるパッドや配線を共用できるた
め、少ないパッド数且つ小さいパターン占有面積で多ビ
ットの情報記憶が可能となる。これによって、ＲＯＭや
ヒューズ素子を備えていない半導体装置であっても、製
造プロセスの増加によるコストの上昇やパターン占有面
積の増加を抑制できる電流溶断型ヒューズアレイを構成
できる。

【００３７】しかも、本実施の形態では、メタルヒュー
ズの溶断経路にトランジスタを用いていないため、トラ
ンジスタのオン抵抗を考慮する必要がなく、低電圧で且
つ短時間でのヒューズブローが可能となる。

【００３８】また、情報の読み出しを半導体装置の内部
回路（読み出し回路１０）で行う場合には、メタルヒュ
ーズの溶断時に使用するパッドＹＩＤ１，ＹＩＤ２，
…，ＹＩＤｙは外部端子にボンディングする必要がな
く、情報の不正な変更及び外部への読み出し（tamper）
を防止することができる。更に、上記パッドＹＩＤ１，
ＹＩＤ２，…，ＹＩＤｙをダイシングライン上に配置
し、ウェーハ状態でＩＣテスタによりデータを書き込め
ば、個々のチップに個片化する際にパッドＹＩＤ１，Ｙ
ＩＤ２，…，ＹＩＤｙは除去されてしまうので情報の不
正な変更及び外部への読み出しをより効果的に防止でき
る。

【００３９】図６は、この発明の第２の実施の形態に係
る電流溶断型ヒューズアレイについて説明するための回
路図である。この回路は、上記図１に示した回路におけ
るダイオードＤ１１〜Ｄｙｘに代えてＭＯＳトランジス
タやバイポーラトランジスタ等の半導体スイッチＳＷ１
１〜ＳＷｙｘを設けるとともに、これらの半導体スイッ
チＳＷ１１〜ＳＷｙｘを行毎に選択的にオン／オフ制御
するための制御回路２０を設けたものである。

【００４０】データの書き込み時には、同一行上の半導
体スイッチＳＷ１１〜ＳＷｙｘをパッドＳＩＤ１，ＳＩ
Ｄ２，…に制御信号を供給してオンさせた状態で、前述
した方法にて同一行のヒューズの選択的な溶断を行う。

【００４１】一方、読み出し時には、上記制御回路２０
から出力される制御信号により、読み出しを行う行の半
導体スイッチＳＷ１１〜ＳＷｙｘをオンさせた状態で前
述した方法にて読み出しを行うことができる。

【００４２】本第２の実施の形態では、ダイオードに代
えて半導体スイッチＳＷ１１〜ＳＷｙｘを用い、パッド
ＳＩＤ１，ＳＩＤ２，…や制御回路２０により半導体ス
イッチＳＷ１１〜ＳＷｙｘの行を選択するので、データ
の書き込みや読み出しの際には、パッドＹＩＤ１，ＹＩ
Ｄ２，…に共通の電位を与えれば良い。

【００４３】このような構成であっても、上述した第１
の実施の形態と同様に、金属配線の一部などの半導体装
置が本来有する構成を利用して電流溶断型のメタルヒュ
ーズを形成でき、且つメタルヒューズと半導体スイッチ
をアレイ状に配置することで、メタルヒューズの溶断時
に必要となるパッドや配線を共用できるため、少ないパ
ッド数且つ小さいパターン占有面積で多ビットの情報記
憶が可能となる。よって、ＲＯＭやヒューズ素子を備え
ていない半導体装置であっても、製造プロセスの増加に
よるコストの上昇やパターン占有面積の増加を抑制でき
る電流溶断型ヒューズアレイを構成できる。

【００４４】図７は、この発明の第３の実施の形態に係
る半導体記憶システムについて説明するための回路図で
ある。このシステムは、上記電流溶断型ヒューズアレイ
が設けられたチップ１００と書き込み機能を備えた装置
４０を有する外部装置２００とで構成されている。上記
書き込み機能を備えた装置４０は、上記パッドＸＩＤ１
〜ＸＩＤｘ，ＹＩＤ１〜ＹＩＤｙに電気的に接続されて
おり、この装置４０を用いてメタルヒューズＦ１１〜Ｆ
ｙｘへの書き込みを行うようになっている。

【００４５】このシステムは、電流溶断型ヒューズアレ
イを使用者が１度だけ自由に書き込みできる記憶装置と
して用いることができる。これによって、電流溶断型ヒ
ューズアレイを用いた半導体記憶システムを構成でき
る。

【００４６】図８は、この発明の第４の実施の形態に係
る半導体記憶装置について説明するための回路図であ
る。この第４の実施の形態は、電流溶断型ヒューズアレ
イを半導体記憶装置のリダンダンシ回路に適用したもの
である。すなわち、電流溶断型ヒューズアレイに不良ア
ドレスを記憶し、この不良アドレスを読み出し回路１０
で読み出し、アドレス比較回路３０により入力されたア
ドレスと上記不良アドレスとを比較し、両アドレスが一
致したときに不良メモリセルをスペアメモリセルに置換
して救済するものである。

【００４７】ここでは、電流溶断型ヒューズアレイの行
数をスペアメモリセルが接続されているスペアライン
数、列数をアドレスのビット数＋１ビット（イネーブル
用）分有するヒューズアレイを構成する。そして、救済
が可能であれば前述したような方法で各行に不良アドレ
スを書き込んで行く。

【００４８】図８では、スペアライン数が６、アドレス
のビット数が５の場合を示しており、スペア１用として
不良アドレス“１０１０１”、スペア２用として不良ア
ドレス“１０００１”、スペア３用として不良アドレス
“００１０１”、スペア４用として不良アドレス“００
０１０”が書き込まれている状態を示している。また、
スペア４用とスペア５用は未使用であるので、“１１１
１１”となっている。そして、使用されたスペア１〜４
用に対応する行には“０”が書き込まれ、未使用の行に
は“１”が書き込まれる。

【００４９】上記ヒューズアレイに書き込まれた不良ア
ドレス情報とイネーブル情報が読み出し回路１０により
読み出され、半導体記憶装置のリダンダンシイ用に用い
られる。

【００５０】なお、上記半導体記憶装置は、メモリセル
がアレイ状に配置されたメモリセルアレイ、上記メモリ
セルアレイ中のメモリセルに不良が発生したときに救済
するためのスペアメモリセル、上記アドレス比較回路３
０で不良アドレスと入力アドレスとの一致が検出された
ときに、不良メモリセルを上記スペアメモリセルに置換
して救済するリダンダンシ回路等を備えているが、これ
らは周知の構成であるので、図示並びに詳細な説明は省
略する。

【００５１】上記のような構成によれば、レーザー装置
やヒューズブロー装置は不要であり、ウェーハ状態での
機能試験に用いるＩＣテスタを用いてリダンダンシを行
うことが可能である。これによって、電流溶断型ヒュー
ズアレイを利用したリダンダンシ回路を有する半導体記
憶装置を構成できる。

【００５２】以上第１乃至第４の実施の形態を用いてこ
の発明の説明を行ったが、この発明は上記各実施の形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。ま
た、上記各実施の形態には種々の段階の発明が含まれて
おり、開示される複数の構成要件の適宜な組み合わせに
より種々の発明が抽出され得る。

【００５３】

【発明の効果】以上説明したように、この発明によれ
ば、ＲＯＭやヒューズ素子を備えていない半導体装置で
あっても、製造プロセスの増加によるコストの上昇やパ
ターン占有面積の増加を抑制できる電流溶断型ヒューズ
アレイが得られる。

【００５４】また、上記電流溶断型ヒューズアレイを利
用したリダンダンシ回路を有する半導体記憶装置が得ら
れる。

【００５５】更に、上記電流溶断型ヒューズアレイを用
いた半導体記憶システムが得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る電流溶断型
ヒューズアレイを示す回路図。

【図２】図１に示した回路におけるメタルヒューズのパ
ターン構成例を示す平面図。

【図３】図１に示した回路におけるダイオードのパター
ン構成例を示す平面図。

【図４】図１に示した電流溶断型ヒューズアレイの書き
込み方法について説明するための回路図。

【図５】図１に示した電流溶断型ヒューズアレイの読み
出し方法について説明するための回路図。

【図６】この発明の第２の実施の形態に係る電流溶断型
ヒューズアレイについて説明するための回路図。

【図７】この発明の第３の実施の形態に係る半導体記憶
システムについて説明するための回路図。

【図８】この発明の第４の実施の形態に係る半導体記憶
装置について説明するための回路図。

【符号の説明】

１０…読み出し回路、 ２０…制御回路、 ３０…アドレス比較回路、 ４０…書き込み機能を備えた装置、 １００…チップ、 ２００…外部装置、 Ｆ１１〜Ｆｙｘ…メタルヒューズ（電流溶断型ヒュー
ズ）、 Ｄ１１〜Ｄｙｘ…ダイオード、 ＳＷ１１〜ＳＷｙｘ…半導体スイッチ、 ＸＩＤ１〜ＸＩＤｘ…パッド（第１のパッド群）、 ＹＩＤ１〜ＹＩＤｙ…パッド（第２のパッド群）、 ＳＩＤ１，ＳＩＤ２…パッド。

フロントページの続き (72)発明者 安部 隆行 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 戸来 勉 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 西川 健一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 多田 年伸 神奈川県川崎市川崎区日進町７番地１ 東 芝情報システム株式会社内 Ｆターム(参考） 5B003 AA06 AB05 AC01 AC02 AD01 AE01 5F083 CR12 LA10 ZA10 5L106 AA08 CC04 CC08 CC13 CC17 CC21 CC32 GG06

Claims (12)

【特許請求の範囲】
1. 【請求項１】 電流を流すことにより溶断可能で、溶断
   ／非溶断に応じてデータを記憶するヒューズ素子と、こ
   のヒューズ素子に接続されたダイオードとを有する情報
   記憶素子をアレイ状に配置してなることを特徴とする電
   流溶断型ヒューズアレイ。
2. 【請求項２】 電流を流すことにより溶断可能で、溶断
   ／非溶断に応じてデータを記憶するヒューズ素子と、こ
   のヒューズ素子に接続され、制御信号により選択的にオ
   ン／オフ制御される半導体スイッチとを有する情報記憶
   素子をアレイ状に配置してなることを特徴とする電流溶
   断型ヒューズアレイ。
3. 【請求項３】 前記アレイ状に配置された各情報記憶素
   子中のヒューズ素子にそれぞれ行毎に接続される第１の
   パッド群と、前記アレイ状に配置された各情報記憶素子
   中のダイオードにそれぞれ列毎に接続される第２のパッ
   ド群とを更に具備し、前記第１及び第２のパッド群に選
   択的に電圧を印加することにより、前記ヒューズ素子に
   選択的に電流を流し、前記ヒューズ素子の溶断／非溶断
   に応じてデータを書き込み、前記第１のパッド群から前
   記各ヒューズ素子に選択的に電位を与え、前記ヒューズ
   素子の溶断／非溶断に応じた前記第２のパッド群の電位
   変化によりデータを読み出すことを特徴とする請求項１
   または２に記載の電流溶断型ヒューズアレイ。
4. 【請求項４】 前記アレイ状に配置された各情報記憶素
   子から前記ヒューズ素子の溶断／非溶断に応じたデータ
   を読み出す読み出し回路を更に具備することを特徴とす
   る請求項１または２に記載の電流溶断型ヒューズアレ
   イ。
5. 【請求項５】 前記アレイ状に配置された各情報記憶素
   子中のヒューズ素子にそれぞれ行毎に接続される第１の
   パッド群と、前記アレイ状に配置された各情報記憶素子
   中のダイオードにそれぞれ列毎に接続される第２のパッ
   ド群とを更に具備し、前記第１及び第２のパッド群に選
   択的に電圧を印加することにより、前記ヒューズ素子に
   選択的に電流を流し、前記ヒューズ素子の溶断／非溶断
   に応じてデータを書き込み、前記第１のパッド群から前
   記各ヒューズ素子に選択的に電圧を与え、前記読み出し
   回路により前記ヒューズ素子の溶断／非溶断に応じたダ
   イオード側の電位に応じてデータを読み出すことを特徴
   とする請求項４に記載の電流溶断型ヒューズアレイ。
6. 【請求項６】 前記アレイ状に配置された各情報記憶素
   子中のヒューズ素子にそれぞれ行毎に接続される第１の
   パッド群と、前記アレイ状に配置された各情報記憶素子
   中のダイオードにそれぞれ列毎に接続される第２のパッ
   ド群とを更に具備し、前記第１及び第２のパッド群に選
   択的に電圧を印加することにより、前記ヒューズ素子に
   選択的に電流を流し、前記ヒューズ素子の溶断／非溶断
   に応じてデータを書き込み、前記読み出し回路から前記
   各ヒューズ素子に選択的に電圧を与え、且つ前記読み出
   し回路で前記ヒューズ素子の溶断／非溶断に応じたダイ
   オード側の電位に応じてデータを読み出すことを特徴と
   する請求項４に記載の電流溶断型ヒューズアレイ。
7. 【請求項７】 メモリセルがアレイ状に配置されたメモ
   リセルアレイと、 前記メモリセルアレイ中のメモリセルに不良が発生した
   ときに救済するためのスペアメモリセルと、 電流を流すことにより溶断可能で、溶断／非溶断に応じ
   て不良アドレス情報を記憶するためのヒューズ素子と、
   このヒューズ素子に接続されたダイオードとを有する情
   報記憶素子がアレイ状に配置された電流溶断型ヒューズ
   アレイと、 前記ヒューズ素子の溶断／非溶断に応じて前記電流溶断
   型ヒューズアレイに記憶された不良アドレス情報を読み
   出す読み出し回路と、 前記読み出し回路により読み出された不良アドレス情報
   と入力されたアドレス情報とを比較するアドレス比較回
   路と、 前記アドレス比較回路で不良アドレス情報と入力アドレ
   ス情報との一致が検出されたときに、不良メモリセルを
   前記スペアメモリセルに置換して救済するリダンダンシ
   回路とを具備することを特徴とする半導体記憶装置。
8. 【請求項８】 メモリセルがアレイ状に配置されたメモ
   リセルアレイと、 前記メモリセルアレイ中のメモリセルに不良が発生した
   ときに救済するためのスペアメモリセルと、 電流を流すことにより溶断可能で、溶断／非溶断に応じ
   て不良アドレス情報を記憶するためのヒューズ素子と、
   このヒューズ素子に接続され、制御信号により選択的に
   オン／オフ制御される半導体スイッチとを有する情報記
   憶素子がアレイ状に配置された電流溶断型ヒューズアレ
   イと、 前記半導体スイッチを前記情報記憶素子の行毎に制御す
   るための制御信号を出力する制御回路と、 前記ヒューズ素子の溶断／非溶断に応じて前記電流溶断
   型ヒューズアレイに記憶された不良アドレス情報を読み
   出す読み出し回路と、 前記読み出し回路により読み出された不良アドレス情報
   と入力されたアドレス情報とを比較するアドレス比較回
   路と、 前記アドレス比較回路で不良アドレス情報と入力アドレ
   ス情報との一致が検出されたときに、不良メモリセルを
   前記スペアメモリセルに置換して救済するリダンダンシ
   回路とを具備することを特徴とする半導体記憶装置。
9. 【請求項９】 半導体チップと、この半導体チップへの
   書き込み機能を備えた外部装置とを有し、 前記半導体チップは、電流を流すことにより溶断可能
   で、溶断／非溶断に応じてデータを記憶するヒューズ素
   子と、このヒューズ素子に接続されたダイオードとを有
   する情報記憶素子がアレイ状に配置された電流溶断型ヒ
   ューズアレイと、前記ヒューズ素子の溶断／非溶断に応
   じて前記電流溶断型ヒューズアレイに記憶されたデータ
   を読み出す読み出し回路と、前記アレイ状に配置された
   各情報記憶素子中のヒューズ素子にそれぞれ行毎に接続
   される第１のパッド群と、前記アレイ状に配置された各
   情報記憶素子中のダイオードにそれぞれ列毎に接続され
   る第２のパッド群とを具備し、 前記外部装置から前記第１及び第２のパッド群に選択的
   に電圧を印加することにより、前記ヒューズ素子に選択
   的に電流を流し、前記ヒューズ素子の溶断／非溶断に応
   じてデータを書き込むことを特徴とする半導体記憶シス
   テム。
10. 【請求項１０】 半導体チップと、この半導体チップへ
    の書き込み機能を備えた外部装置とを有し、 前記半導体チップは、電流を流すことにより溶断可能
    で、溶断／非溶断に応じてデータを記憶するヒューズ素
    子と、このヒューズ素子に接続されたダイオードとを有
    する情報記憶素子がアレイ状に配置された電流溶断型ヒ
    ューズアレイと、前記ヒューズ素子の溶断／非溶断に応
    じて前記電流溶断型ヒューズアレイに記憶されたデータ
    を読み出す読み出し回路と、前記アレイ状に配置された
    各情報記憶素子中のヒューズ素子にそれぞれ行毎に接続
    される第１のパッド群と、前記アレイ状に配置された各
    情報記憶素子中のダイオードにそれぞれ列毎に接続され
    る第２のパッド群とを具備し、 前記外部装置から前記第１及び第２のパッド群に選択的
    に電圧を印加することにより、前記ヒューズ素子に選択
    的に電流を流し、前記ヒューズ素子の溶断／非溶断に応
    じてデータを書き込み、前記読み出し回路から前記各ヒ
    ューズ素子に選択的に電圧を与え、且つ前記読み出し回
    路で前記ヒューズ素子の溶断／非溶断に応じたダイオー
    ド側の電位に応じてデータを読み出すことを特徴とする
    半導体記憶システム。
11. 【請求項１１】 半導体チップと、この半導体チップへ
    の書き込み機能を備えた外部装置とを有し、 前記半導体チップは、電流を流すことにより溶断可能
    で、溶断／非溶断に応じてデータを記憶するヒューズ素
    子と、このヒューズ素子に接続され、制御信号により選
    択的にオン／オフ制御される半導体スイッチとを有する
    情報記憶素子がアレイ状に配置された電流溶断型ヒュー
    ズアレイと、前記半導体スイッチを前記情報記憶素子の
    行毎に制御するための制御信号を出力する制御回路と、
    前記ヒューズ素子の溶断／非溶断に応じて前記電流溶断
    型ヒューズアレイに記憶されたデータを読み出す読み出
    し回路と、前記アレイ状に配置された各情報記憶素子中
    のヒューズ素子にそれぞれ行毎に接続される第１のパッ
    ド群と、前記アレイ状に配置された各情報記憶素子中の
    ダイオードにそれぞれ列毎に接続される第２のパッド群
    とを具備し、 前記外部装置から前記第１及び第２のパッド群に選択的
    に電圧を印加することにより、前記ヒューズ素子に選択
    的に電流を流し、前記ヒューズ素子の溶断／非溶断に応
    じてデータを書き込むことを特徴とする半導体記憶シス
    テム。
12. 【請求項１２】 半導体チップと、この半導体チップへ
    の書き込み機能を備えた外部装置とを有し、 前記半導体チップは、電流を流すことにより溶断可能
    で、溶断／非溶断に応じてデータを記憶するヒューズ素
    子と、このヒューズ素子に接続され、制御信号により選
    択的にオン／オフ制御される半導体スイッチとを有する
    情報記憶素子がアレイ状に配置された電流溶断型ヒュー
    ズアレイと、前記半導体スイッチを前記情報記憶素子の
    行毎に制御するための制御信号を出力する制御回路と、
    前記ヒューズ素子の溶断／非溶断に応じて前記電流溶断
    型ヒューズアレイに記憶されたデータを読み出す読み出
    し回路と、前記アレイ状に配置された各情報記憶素子中
    のヒューズ素子にそれぞれ行毎に接続される第１のパッ
    ド群と、前記アレイ状に配置された各情報記憶素子中の
    ダイオードにそれぞれ列毎に接続される第２のパッド群
    とを具備し、 前記外部装置から前記第１及び第２のパッド群に選択的
    に電圧を印加することにより、前記ヒューズ素子に選択
    的に電流を流し、前記ヒューズ素子の溶断／非溶断に応
    じてデータを書き込み、前記読み出し回路から前記各ヒ
    ューズ素子に選択的に電圧を与えるとともに、前記制御
    回路で選択した行の前記半導体スイッチをオンさせ、前
    記読み出し回路で前記ヒューズ素子の溶断／非溶断に応
    じたダイオード側の電位に応じてデータを読み出すこと
    を特徴とする半導体記憶システム。