JP2007513494A - 相変化メモリ、相変化メモリアセンブリ、相変化メモリセル、２ｄ相変化メモリセルアレイ、３ｄ相変化メモリセルアレイおよび電子部品 - Google Patents

Abstract

本発明の相変化メモリは、相変化材料から成るメモリ材料層と相互に距離を置いて配置された第１および第２電気接点とを有し、この接点を通って電流信号がメモリ材料層のスイッチングゾーンを横断する。前記電流信号を利用して結晶相とアモルファス相の間の相変化、したがってスイッチングゾーンの相変化材料の抵抗変化を誘発する。本発明の相変化メモリの新しい概念はスイッチングゾーンが第１および第２電気接点の間の相変化メモリの水平方向に沿って配置され、電流信号が前記水平方向に沿ってスイッチングゾーンを通って伝導される。
【選択図】図２

Description

本発明は、相変化材料から成るメモリ材料層と相互に距離を置いて配置された第１および第２電気接点を含む相変化メモリに関する。この接点を通って電流信号はメモリ材料層のスイッチングゾーンを横断でき、この電流信号を利用して結晶相とアモルファス相の間の可逆相変化、したがってスイッチングゾーンの相変化材料の抵抗変化を誘発する。

本発明はさらに、相変化メモリアセンブリ、相変化メモリセル、２Ｄ相変化メモリセルアレイ、３Ｄ相変化メモリセルアレイおよび電子部品に関する。

最新の情報技術の重要な基礎の１つは不揮発性メモリにある。データ処理、データ転送および「民生用電子機器」デバイス（ディジタルカメラ、ビデオカメラ、携帯電話、コンピュータ等）のすべてにおいて、不揮発性メモリは情報のバッファ記憶を提供するために、またはデバイスがスイッチ・オンされるときのブート動作に利用可能な重要情報を保持するために必要である。現在、主要な電子不揮発性メモリは、いわゆるフラッシュメモリである。将来の不揮発性メモリは、磁気記憶（ＭＲＡＭ）または強誘電体メモリ（ＦＲＡＭ）または具体的には相変化メモリ（相変化ＲＡＭ／ＰＣ−ＲＡＭ／ＰＲＡＭ／ＯＵＭ（Ovonic Unified Memory）により実現の可能性がある。

本出願の発明は相変化メモリに関する。相変化メモリは、相変化材料から成るメモリ材料層および相互に距離を置いて配置される第１および第２電気接点を含む。電気接点を通して、例えば、パルス状の切換電流を伝達する電流信号がメモリ材料層のスイッチングゾーンを横断できる。この電流信号を利用して、結晶相とアモルファス相間の可逆相変化、したがってスイッチングゾーンにおける相変化材料の抵抗変化を熱的に誘発できる。最大３桁の大きさの抵抗変化に対するダイナミックレンジの場合、これを利用して相変化メモリにおけるビットまたはマルチビット情報を記憶する。相変化メモリの物理的原理は、図１に関する詳細な説明においてさらに詳しく説明される。

相変化メモリは１９６０年代から原理的に公知であり、例えば、Ovshinskyによる論文「不規則構造における可逆電気切換え現象（Reversible Electrical Switching Phenomena in Disordered Structures）」（Physical Review Letters、２１巻、１４５０−１４５３頁）に記載されている。最新技術の状態はＩＥＥＥ２００１におけるLaiおよびLowreyによる論文「スタンドアロンおよび組込型用途におけるＯＵＭ−Ａ １８０ｎｍ不揮発性メモリセル素子技術（OUM-A 180nm Non-volatile Memory Cell Element Technology for Stand Alone and Embedded Applications）」の３６．５．１〜３６．５．４頁およびＩＥＥＥ２０００におけるTyson、Wicker、Lowrey、HudgensおよびHuntによる「不揮発性、高密度、高性能相変化メモリ（Nonvolatile, High Density, High Performance Phase-Change Memory）」の３８５〜３９０頁に見ることができる。

最新の情報技術は、費用効果的に優れた大容量メモリ（例えば、ハードディスクおよび光学的データメモリ）および高速電気メモリ（例えば、フラッシュメモリ）の分野の間に集中し、この結果、両方の市場領域において単一技術を用いて作動するために、高速ランダムアドレス指定と費用効果的に優れた生産性を兼ね備える、いわゆる「ユニファイドメモリ」（ＰＣ−ＲＡＭ）に集中することになる。実現の容易性およびこのシナリオにおける不揮発性メモリとしての相変化メモリの可能性は、主として、複数の相変化メモリが高度に集積化されている程度に依存する。この目的を達成するには、相変化メモリは、電流信号の可能な限り最小の切換電流により切り換え可能でなければならない。なぜなら、そうでなければ、今後さらに高度に集積化されるＣＭＯＳ制御トランジスタによって相変化メモリを作動できないためである。

相変化メモリの本発明の概念は米国特許出願第5,933,365号に詳細に説明されている。この概念は、上下に配置された相変化メモリの２つの電気接点間の垂直方向の電流フローに基づいている。すなわち、前述の種類の相変化メモリの切換に対する電流信号の電流は、相変化メモリの水平方向に対して垂直に、すなわち、垂直方向において上下に配置された２つの電気層接触の間で、相変化メモリの蒸着／リソグラフィ面に対して垂直に伝達される。従来からの観点によると、この相変化メモリの「垂直」構造は好ましい構造であり、これにより、行／列（Ｘ／Ｙ）アドレス指定により相変化メモリアレイにおいて可能な限り多くのセルを集積化できる。３次元（３Ｄ）相変化メモリアレイの一例は米国特許第6,525,953 B1号に記載されている。

1つの問題点は、相変化材料における結晶相とアモルファス相の間の相変化は、例えば、常温と６００℃の間の温度範囲を使用して、電流信号の電流パルスによって熱的に誘発されることである。電流信号は、電流信号がメモリ材料層のスイッチングゾーンを横断するように、金属から通常作られる電気接点を通して相変化メモリに供給される。導電体は一般に優れた熱伝導体でもあるため、相変化メモリの従来の概念において、これは熱的に影響を受けるスイッチングゾーンと電気接点との間に大きいエネルギー損失が発生し、その結果、電流信号の切換電流を増加しなければならないことを意味する。

しかし、高度に集積化できるいずれのメモリ素子にも必要な小型の制御トランジスタは、一般に、垂直構造を有する従来の相変化メモリを切り換えるのに十分な電流を供給しない。米国特許第5,933,365号における有利な解決策は、したがって、いわゆる「ヒータ」の使用から成り、すなわち、いずれの場合にも、「ヒータ」層が垂直構造内における電気接点とメモリ材料層の間に設けられる。前記ヒータ層は、電気接点自体よりも導電性および熱伝導性が小さい材料から作られる。したがって、「ヒータ」はメモリ材料層と電気接点との間に熱絶縁効果を有する。このように、相変化メモリのスイッチングゾーンはより効果的に加熱され、結果として、より小さい切換電流により切り換えできる。これは、結晶相とアモルファス相との間の相変化およびスイッチングゾーンにおける相変化材料の抵抗変化が、電流信号のより小さい切換電流により誘発されることを意味する。

しかし、米国特許第5,933,365号に記載される、相変化メモリの垂直構造内の「ヒータ」層の効果は限界があり、十分に高レベルの集積化を実現する範囲にまで、電流信号に対する切換電流の必要条件を低減しない。さらに、相変化メモリの構造は「ヒータ」層のためにより複雑になる。

本発明の目的は、相変化メモリおよびその上に形成される部品を提供することであり、電流信号の切換電流および相変化メモリの電気接点を通る熱損失が可能な限り低く維持され、同時に、相変化メモリの構造設計が可能な限り簡単に維持されることである。

この目的は、冒頭の技術分野で述べた種類の相変化メモリを用いる本発明により達成され、本発明によれば、スイッチングゾーンは第１および第２電気接点の間の相変化メモリの水平方向に沿って配置され、スイッチングゾーンを通る電流信号の伝導は水平方向に沿って発生する。

したがって、本発明の相変化メモリの構造設計は、切換モードにおいて、電流信号の切換電流がスイッチングゾーンを通って水平方向に、すなわち、リソグラフィ／蒸着面に平行に流れるようになされる。したがって、スイッチングゾーンを通る電流信号の伝導は、水平方向に沿って発生する。

スイッチングゾーン、すなわち、電流信号が結晶相とアモルファス相の間の相変化および相変化材料の電気抵抗の変化を誘発するために使用されるメモリ材料層内の領域は、したがって、第１と第２電気接点の間の領域に置かれ、電気信号の伝導は水平方向に沿うように向けられ、これによりスイッチングゾーンが水平方向に沿って配置するようにされる。

本発明の相変化メモリの水平方向の電流伝導は、相変化メモリの「水平方向」構造の完全に新しい概念の基礎を形成し、例えば、米国特許第5,933,365号に開示されている「垂直」構造の従来の方法とは本質的に異なっている。この理由は、垂直方向に上下に配置された２つの電気接点の間で、従来の相変化メモリの垂直方向に沿った電流信号の伝導、すなわち水平方向に垂直な伝導が優先されるからである。さらに、一般に、このような「垂直」構造は原理的にＣＭＯＳ標準に追加されていることが好ましい。この理由は、垂直構造が省スペースで小型の構造を可能にするため、一般に高密度集積化は垂直構造を用いて達成できるからである。

対照的に、本発明では、相変化メモリの高密度集積化を実現するために、「水平方向」構造または「水平方向」概念、すなわち、水平方向に沿ってスイッチングゾーンを流れる電流信号の伝導、およびこの相変化メモリに対応する構造が優先される必要がある、ことを見出した。この理由は、相変化メモリにおいては、小型構造に加えて、相変化メモリの電流消費もまた、集積化密度を著しく制限するパラメータであるためである。電流消費は電流信号の切換電流により決定される。トランジスタにより切り換えられる切換電流を小さくでき、したがってトランジスタ自体も小さくできる理由から、相変化メモリの電流消費が低ければ低いほど、相変化メモリは高度に集積化できる。

なお、垂直構造を有する相変化メモリ内の電流により横断される表面領域は、リソグラフィ／蒸着面に位置する。リソグラフィサイズＦ（最小形状サイズ）のみが、垂直構造を有する相変化メモリ内の電流により横断される表面領域に対して、したがって電流信号のスイッチングゾーンに対して効果を有し、この結果、少なくともＦ^２の横断表面領域、およびそれに応じた高電流を予測する必要がある。

相変化メモリの本発明の水平方向の構造では、これが本質的に異なる。本発明の場合には、電流により横断される表面領域は、水平方向に垂直に形成される。電流信号の電流が水平方向に沿ってスイッチングゾーンを通って伝導される場合、最小形状サイズＦは横断される表面領域に対して単に線形効果を有する。水平方向構造を有する相変化メモリ内の電流により横断される表面領域は、さらに、スイッチングゾーンにおけるメモリ材料層の厚みＤによってのみ決定される。電流により横断される表面領域、したがって、信号の切換電流は、一方で最小形状サイズＦにより、および、他方でスイッチングゾーンにおけるメモリ材料層の厚みＤにより、すなわちＦ×Ｄにより、線形方式で定義される。したがって、電流信号の必要とされる切換電流は低い。

一方、層の厚みＤは技術的に制御して処理され、３ｎｍより大幅に小さく、さらに正確には原子精度に、すなわち約０．５ｎｍの範囲にできる。したがって、最小形状サイズＦはさらに複雑な方法で低減されるはずである。本発明の高度技術のメモリは、約１３０ｎｍの最小形状サイズＦを使用しているが、将来的には約４５ｎｍの最小形状サイズＦが所望されるであろう。これは、技術的観点から容易に達成できる、約１０−２０ｎｍ、有利には１０ｎｍ未満、特に５ｎｍ未満の層の厚みサイズＤに対立する。水平方向構造を有する本発明の相変化メモリでは、電流により横断されるスイッチングゾーンの表面範囲、したがってスイッチングゾーン自体を、垂直構造を有する相変化メモリと比べて大幅に低減できる。相変化メモリの水平方向構造内の電流により横断される表面領域、すなわち、スイッチングゾーン内の電流伝導に対して、水平方向に垂直に形成される横断表面領域は、垂直構造を有する相変化メモリと比べて大幅に低減される。したがって、水平方向構造による本発明の相変化メモリは、従来の相変化メモリに比べて、エネルギー節減、高集積化、および拡張性がある。

相変化材料は、有利には、カルコゲニド材料、すなわちカルコゲニド合金、すなわちカルコゲニド（周期表の主族ＩＶ）材料をベースとする合金であり、基本的に、イオンエッチング、リアクティブ・イオン・エッチングまたはプラズマエッチング処理などの標準プロセスにより処理される。さらに、本発明の相変化メモリのメモリ材料層のカルコゲニド材料はスパッタリングプロセスにおいて、特に有利な方法で蒸着できる。

垂直構造を有する従来の相変化メモリにおいては、電流の輸送およびスイッチングゾーンからの熱放散が同一（垂直）方向を有するのに対して、水平方向概念による本発明の相変化メモリの場合、電流信号の電気的な切換電流が水平方向に流れるのに対して、熱は主に垂直方向に流れる。電流輸送における電流信号の電流伝導の最適化は、相変化メモリの電流消費に直接影響を与える。スイッチングゾーン内の電流信号の切換電流の熱変換の最適化は、電流消費および相変化メモリの書き換え能力および／または速度に影響を与える。これらの２つの本質的な最適化パラメータ―電流消費および熱放散―は、したがって、水平方向概念による本発明の相変化メモリにおいて相互に独立に、自立的に最適化される。このようにして、本発明の相変化メモリの切換電流のさらなる低減および全体性能の向上が達成できる。

本発明によれば、スイッチングゾーンはメモリ材料層内の第１と第２電気接点の間の狭部に配置され、この狭部のサイズは第１または第２電気接点におけるメモリ材料層のサイズよりも小さい。ここで、第１および第２電気接点の間のスイッチングゾーンの位置は、本質的に、狭部の位置により決定される。詳細には、スイッチングゾーンは、メモリ材料層の第１と第２接触の間の狭部により形成される。狭部のサイズは、スイッチングゾーンの電流伝導に対して、水平方向に垂直に形成される横断表面領域のサイズである。スイッチングゾーンにおけるメモリ材料層の狭部が小さくなれば、相変化、したがってスイッチングゾーンにおける相変化材料の抵抗変化を熱的に誘発するのに必要な切換信号の切換電流も小さくなる。ここで提示される相変化メモリの重要な利点は、水平方向構造の理由から、狭部もまたメモリ材料層の厚みＤにより決定され、この厚みは技術的観点から、２０ｎｍをはるかに下回る、有利には１０ｎｍまたは５ｎｍ未満であれば問題なく形成できる、という事実にある。相変化メモリの水平方向においては、狭部もまた最小形状サイズＦにより決定される。現在では、Ｆは容易に約１３０ｎｍにできる。将来的には、Ｆについては約４５ｎｍまたはそれ未満のサイズが望ましい。ここで「ムーアの法則」を適用し、すなわち、Ｆを１／２にするとＤもまた１／２になる。

本発明の有利な別の実施形態は独立請求項に見られ、この実施形態では、水平方向構造の概念において提案される別の実施形態の可能性と、電流の最小化に関する一方で、同時に簡単な構造設計および別の利点に関連する概念とを詳細に提示する。

スイッチングゾーンにおける電流伝導に対する水平方向に垂直に形成される横断表面領域が、第１または第２電気接点での電流伝導に対する横断表面領域に比べて狭いことが、特に有利であることが証明され、横断表面領域の比率、すなわち、表面の対比は、有利には１：２〜１：１００の間である。狭部により形成された対応する小さなスイッチングゾーンにおける電流のこのように強力な集中は、本明細書で提案される相変化メモリの水平方向構造および概念により、容易に達成される。これは大幅な電流の低減と、現在では一般的な相変化メモリの垂直構造では不可能である、可能な集積密度を実現する。
狭部は、相変化メモリの水平方向および／または垂直方向に形成される。詳細には、水平方向の狭部のサイズが、第１または第２電気接点における水平方向のメモリ材料層のサイズよりも小さい場合が有利である、ことが立証されている。本明細書では、２重円錐形（２つの円錐の軸を共通にして両方の頂点どうしを接触させた形）またはＨ形状構造が特に適していることを立証した。

有利には、垂直方向内の狭部のサイズを、第１または第２電気接点での垂直方向内のメモリ材料層のサイズよりも小さくすることも可能である。これは、第１および第２電気接点の間に領域において、多少でもメモリ材料層の厚みを低減することにより実現でき、次に、この領域は本質的にスイッチングゾーンを形成する。

前述の本発明の別の実施形態によれば、スイッチングゾーンは、したがって、有利には、メモリ材料層の水平および／または垂直方向の制限すなわち狭小化により形成される。すなわち、スイッチングゾーンは相変化材料自体内に形成されて配置される。このように、最大電流密度がスイッチングゾーンに発生し、これにより、最小形状サイズＦと層の厚みＤとによる大きさのオーダーと、結晶相とアモルファス相との間の相変化と、メモリ材料層内の相変化材料の抵抗変化とに関して定義されるスイッチングゾーンの容積内に熱を発生する。

これは、本発明の別の好ましい別の実施形態につながり、第１および／または第２電気接点はメモリ材料層に直接隣接し、スイッチングゾーンは第１および／または第２接点から離れたメモリ材料層内に形成される。

スイッチングゾーンを形成する狭部はメモリ材料層自体の相変化材料内に置かれ、同時に、メモリ材料層に直接施される電気接点から離して配置され、これにより、メモリ材料層内のスイッチングゾーンを囲む相変化材料がスイッチングゾーンと電気接点の間の熱絶縁効果を有する。本発明の相変化メモリの水平方向の概念および構造の理由から、スイッチングゾーンの高温および急速な温度変化は電気接点の接点材料から離れて維持される。

したがって、スイッチングゾーンと電気接点間の熱的距離は、一方では十分に大きく選択され、これによりスイッチングゾーンおよび電気接点が実際に熱的に結合しないようにされる。これは、スイッチングゾーンから電気接点へのエネルギーの輸送が実際に不可能になる利点を有し、これにより、スイッチングゾーンが相変化温度までより効率的に加熱されるため、スイッチングゾーンにおける熱的な相変換に関して電流信号の切換電流の有効な使用を実現する。さらに、スイッチングゾーンの高温は電気接点の接点材料から離れて維持され、そのため接点材料の原子の相互拡散が防止される。結果として、メモリ材料層に直接施されていても、電気接点は特に長い耐用年数を有する。

他方では、スイッチングゾーンと電気接点との熱的距離は、通常の状態では、十分小さく選択され、これにより電気接点間の可能な最高の電流伝導を達成するようにされる。スイッチングゾーンと電気接点の１つの間との熱的距離は、特に有利には２０〜５０ｎｍの間である。これにより、スイッチングゾーンと電気接点との間の十分に大きい温度低減を保証し、同時に、十分な電流伝導を可能にする。

ここに述べられている本発明の特に好ましい別の実施形態によって、半導体工業の従来の接点材料を使用することができ、提示される相変化メモリは長期間の安定性の向上および製造における特に簡単なプロセス制御を可能にする。いわゆる「ヒータ」層または拡散隔壁（通常ＴｉＷＮｉおよび黒鉛から構成される）を使用する、スイッチングゾーンから電気接点を遮蔽または絶縁するために従来存在した複雑な接触層システムを、回避することができる。

本発明の前述の別の実施形態においては、電気接点のそれぞれからのスイッチングゾーンの熱的距離が少なくとも２０〜５０ｎｍの範囲内に維持されるように、スイッチングゾーンが電気接点間に配置されるので、スイッチングゾーンは特に水平方向に沿った電流信号により横断される。スイッチングゾーン内の電流伝導、または状況に応じて少なくとも２０ｎｍ、有利には４０ｎｍを超える電流伝導がリソグラフィィ／蒸着面に基本的に平行である場合、スイッチングゾーンは特に水平方向に沿った電気接点間に配置される。

したがって、スイッチングゾーンは、必ずしも第１と第２電気接点との間の直接接続する線上に配置される必要はなく、第１と第２電気接点との間の水平方向に沿った領域に配置されていれば十分である。この場合、第１および第２電気接点は有利には、スイッチングゾーンを通る電流信号の電流伝導が水平方向に沿って特に簡単に伝導されるように、配置される。本発明の１つの好ましい実施形態によれば、第１と第２電気接点の間の距離が基本的に水平方向に沿った方向に定められている。この場合、電気接点間の接続線は、基本的にリソグラフィ／蒸着面と平行に走り、可能ならば、この面から４５°以内で外れる。特に、電気接点の配置は相変化メモリの設計に応じて選択できる。

多くの用途に関して、第１と第２電気接点との間の距離が水平方向に沿った方向に定められている場合、特に有利であることが立証されており、第１電気接点はメモリ材料層の下方に配置され、第２の電気接点はメモリ材料層の上方に配置される。垂直方向に沿ってスイッチングゾーンを通過する電流信号の電流伝導を防止するために、第１電気接点および第２の電気接点は、どのような場合でも、相変化メモリの垂直方向に沿って配置されない。メモリ材料層の下方の電気接点の配置は、相変化メモリの接触が基板側に生じるという利点を有する。

他の用途に関しては、第１と第２電気接点との間の距離は、有利には、水平方向に沿った方向に定められ、第１および第２電気接点はメモリ材料層の上方に配置される。

詳細には、第１と第２電気接点との間の領域で、水平方向に沿った第１および／または第２電気接点の下方の領域にスイッチングゾーンを配置するのが有利であることが立証されている。

本発明のさらに別の特に好ましい別の実施形態は、コア形成領域がメモリ材料層に直接隣接するという点にある。この理由は、スイッチングゾーン内の切換動作の間、アモルファス材料の結晶化がアモルファス化と比較して低速で進行するためであることが明らかになっている。これは最大２００ｎｓ続く。結晶化については、最初にコアが形成された後、このコアはスイッチングゾーンが大部分結晶化されるまで成長する。メモリ材料層に直接隣接し、好ましくはスイッチングゾーンに直接隣接するコア形成ゾーンは、いずれにせよコア形成時間を短縮し、本発明の別の実施形態においては、いかなる場合にも２０ｎｓまで切換時間を短縮する。

好ましくは、コア形成ゾーンは層の形状で設計される。コア形成材料は窒化物系材料である。好ましくは、コア形成ゾーンは、メモリ材料層の蒸着、すなわち、例えばカルコゲニド層の蒸着中に、処理表面をＮ_２処理環境に短時間露出することにより処理される。水平方向に沿って延びるコア形成ゾーンは、ここで提示される相変化メモリの水平方向概念において特に有利に実現できる。これに反して、これは垂直方向構造においては不可能である。この理由は、窒化物層は電気的に絶縁特性を有し、いかなる場合でも、垂直の電流伝導を阻止するためである。

有利には、提案された相変化メモリにおいては、第１および第２電気接点ならびにメモリ材料層は基板に施されるＭＥＳＡ構造の一部を形成しており、メモリ材料層は熱遮蔽層によりヒートシンクから絶縁される。詳細には窒化物系のコア形成層は、有利には、メモリ材料層と断熱層との間に配置される。断熱層は、有利には、ＺｎＳ：ＳｉＯ２系の層である。相変化材料は、有利には、カルコゲニド材料、例えばＧｅＳｂＴｅ系の材料である。ヒートシンクは、基板材料、詳細にはＳｉ基板により形成される。この場合、ヒートシンクは相変化メモリの下方に配置される。金属層はさらに、ヒートシンクとしても利用でき、前記金属層は相変化メモリの上方または下方に配置される。

１つの変形例においては、本発明はさらに、前述の別の実施形態のいずれかによる１つまたは複数の相変化メモリを含む相変化メモリアセンブリに関するものであって、いずれの場合にも、各相変化メモリの電気接点の１つは、他の相変化メモリの電気接点のそれぞれ１つと同一電位にある。すなわち、それぞれの場合において、各相変化メモリの１つの接点は、例えばグランドレベルであってもよい。この場合、詳細な説明の例によって説明されるとおり、広範な様々な配置が実現できる。

前述の別の実施形態の１つによる相変化メモリまたは相変化メモリアセンブリの他の改良に関しては、相変化メモリはさらに、要求に応じて、第１および第２電気接点に加えて、１つまたは複数の別の電気接点を有する。

本発明はさらに、本発明の前述の別の実施形態のいずれかによる相変化メモリおよび／または相変化メモリアセンブリを含む相変化メモリセルに関するものであって、非線形電流／電圧特性を有する選択ユニットが設けられる。その非線形の電流／電圧特性により、選択ユニットは、例えばアレイ構造内に、相変化メモリを作動させるために設けられる。選択ユニットは、詳細には、ダイオードまたはトランジスタである。例えば、このような相変化メモリセルのアレイ内のＸ／Ｙアドレス指定に関しては、行のすべてのセルは１つのアドレス指定接点によってアドレス指定され、列のすべてのセルは別のアドレス指定接点によってアドレス指定される。実際には、ある特定の行およびある特定の列によって同時にアドレス指定されるセルのみがアドレス指定される。この理由は、非線形の電流／電圧特性のため、アドレス指定信号（例えば電圧）が、アドレス指定されたセルについてだけしきい値信号より上のレベルにあるためである。

原則として、選択ユニットは相変化メモリの外部に配置される。しかし、選択ユニットが相変化メモリ自体および／または相変化メモリアセンブリ自体に集積化されることは、とりわけ有利であることが立証されている。詳細には、選択ユニットは、メモリ材料層と第１電気接点との間および／またはメモリ材料層と第２電気接点との間に配置できる。これは、詳細な説明中の図８および９に詳細に説明されている。本発明のこのような別の実施形態は、相変化メモリの外部に選択ユニットを配置することを不要にする。むしろ、有利には、選択ユニットは相変化メモリの構造内に集積化される。本発明のこの種類の別の実施形態に関しては、第１電気接点がメモリ材料層の下方に配置されている相変化メモリが特に適していることが立証されている。メモリ材料層とメモリ材料層の下方に配置される第１接点との間に配置される選択ユニットとして、ダイオードを配置することは、２次元（２Ｄ）相変化メモリセルアレイに特に適している。メモリ材料層とメモリ材料層の上方に配置される第２接点との間に配置される選択ユニットとして、ダイオードを配置することは、３次元（３Ｄ）相変化メモリセルアレイに特に適している。

本発明はさらに、２次元（２Ｄ）相変化メモリセルアレイに関するものであって、このアレイ内には、前述の別の実施形態のいずれかによる多数の２次元的に接続され、また個々にアドレス指定可能な相変化メモリセルが配置されている。

３次元（３Ｄ）相変化メモリセルアレイ内では、本発明の前述の別の実施形態のいずれかによる２Ｄ相変化メモリセルアレイの形態で多数のメモリ層が上下に配置されている。

相互に直接上下に重ねて配置される各相変化メモリおよび／またはセルは、共通のビアにより接続されることは特に有利であることが立証されている。共通のビアによる接続が、本発明の相変化メモリの水平方向概念および構造において特に有利な方法で実現できるのに対して、３Ｄアレイのすべてのメモリ層における各相変化メモリセルアレイの各列および行は、米国特許第6,525,953 B1号に記載されているとおり、従来の相変化メモリの垂直構造内で個別に接続されなければならない。これとは対照的に、水平方向概念および構造による相変化メモリを含む本発明の（３Ｄ）相変化メモリセルアレイにおいては、各列および行が、すべてのメモリ層全体に対して共に一回限り接続される必要があるだけである。

水平方向概念および構造による３Ｄ相変化メモリセルアレイの別の一実施形態によれば、２Ｄ相変化メモリセルアレイの選択された相変化メモリをアドレス指定するために、相互に直接重ねられたそれぞれの相変化メモリセルが共通のビアにより第１電位に切り換えられ、このプロセスにおいて、任意の他の２Ｄ相変化メモリセルアレイのすべての他の相変化メモリセルが第２電位に切り換えられる。この方式の切換は、本発明の３Ｄ相変化メモリセルの３次元のアドレス指定に関して、特に有利である。平面に対する行／列（Ｘ／Ｙ）アドレス指定の目的については、Ｚ方向に沿うすべての相変化メモリセルが共通のビアにより、第１電位として固定された電位に置かれ、このようにして、Ｘ／Ｙ選択がなされる。ここでのＺアドレス指定は、選択された２Ｄ相変化メモリセルアレイ内のすべての相変化メモリセルを、第２電位として、自由な電位、例えばグラウンドに置くことによりなされる。２Ｄ相変化メモリセルアレイの残りのセルは「フローティング状態／高インピーダンス状態」にある。

本発明はさらに、集積化メモリ機能および／または論理機能を有する電子部品に関するものであって、この電子部品は、本発明の前述の別の実施形態のいずれかによる相変化メモリおよび／または相変化メモリアセンブリおよび／または相変化メモリセルおよび／または相変化メモリセルアレイを含む。この電子部品は、詳細には、集積化メモリ機能および／または論理機能を有する特定用途向け集積回路（ＡＳＩＣ）である。このような電子部品は特に、携帯電話、コンピュータおよびビデオカメラおよび／またはディジタルカメラなど、データ処理、データ転送および「民生用電子機器」デバイスに使用される。

本発明の実施形態の例は、次に図面を参照して以下に説明される。図面は実施形態の例を示すためのものであり、必ずしも縮尺通りではない。図面は、説明目的に役立つと思われる場合、概略的および／またはわずかに変形した形状で提供される。図面から直接得られる説明に関する補足の詳細に関しては、関連する先行技術を参照する。なお、実施形態の形状および詳細に関する多くの修正および変更は、本発明の一般概念から逸脱することなく実行可能である。明細書、図面および請求項に開示されている本発明の特徴は、個別におよび任意の組み合わせの両方において本発明に不可欠である。本発明の一般概念は、以下に説明され図示される好ましい実施形態の厳密な形状または詳細に制限されず、また特許請求の範囲に定義される主題と比較して制限されるものでもない。

図１は、加熱速度２３℃／秒で記録された抵抗／温度グラフ１を示し、結晶相３とアモルファス相５の間の相変化と、相変化メモリのメモリ材料層のスイッチングゾーン内の相変化材料の抵抗７の変化と、を基本的に示している。抵抗７の変化は、温度９の変化による電流信号によって相変化メモリ内に熱的に誘発される。好ましいカルコゲニド相変化材料は、常温において安定状態の結晶相３およびメタ安定状態のアモルファス相５の両方で存在する。２つの相５、３の間のアモルファス化または結晶化における可逆性の相変換は電気抵抗７の大きな変化を伴い、このためディジタル情報項目を保存するのに使用される。相変化材料は有利には、抵抗７の変化の極端に大きなダイナミックレンジを示し、これには大きさで３桁よりも大きい変化を含む。これは、例えば、相変化メモリセルにおけるマルチビット記憶も可能である、という利点を有する。この材料によって、相変化メモリセルはさらに、記憶された情報項目を破壊することなく低電流で読み出すことができる（非破壊読出し）。加えて、相変化メモリの本発明の水平方向概念および構造においては、電流供給に依存して、スイッチングゾーンの一部またはスイッチングゾーン全体における相変換を実現することも可能であり、その結果、電流供給に依存して複数の論理が実現できる。これは、例えば、第１のスイッチングゾーンの比較的小さな一部を第１の低電流で相変換し、第２のスイッチングゾーンのより大きな部分を第２のより高電流で相変換する方法によりなされる。

垂直方向概念と比較してここに提示される水平方向概念の生産コストが低コストであることに加えて、詳細には、集積化特性が他の概念に比べて優れていることが立証されており、すなわち、将来的に、本明細書に提示されている水平方向概念の相変化メモリに要求される切換電流が小さいことにより、電流消費の大幅な低減を備える高密度集積化を実現できる。

図１のグラフは準静的状態のシーケンスを示しており、これにより、結晶化１３およびアモルファス化１１の動的相変換プロセスを原理的に示すことができる。いずれの場合にも、プロセスは、ここでは対応する矢印の方向により示されている。結晶化プロセス１３は低速プロセスである。他方、アモルファス化処理１１は高速プロセスであり、実際には準静的状態のシーケンスにより説明できない。グラフでは、アモルファス化１１は破線により示されている。

図１は相変化メモリの動作シナリオについての原理を示している。動作シナリオにおいて、温度の変動９はグラフに示される温度より高く約３００℃である。

特に、相変化材料内の結晶相３とアモルファス相５との間の相変化は、電流信号からの電流供給を切り換える（有利にはパルス状）ことによる、連係した加熱および冷却により実現される。アモルファス化１１に関しては、相変化材料が最初に溶解される。溶解物の急速な冷却により、溶解物はアモルファス状態５で凝固する。アモルファス化１１に関する１つの条件は、溶解温度から溶解温度の一般に約２／３であるガラス温度への冷却速度が、その温度範囲におけるコア形成および成長速度よりも速い。ガラス温度から常温への冷却速度は、アモルファス化１１においてはどのような役割も果たさない。臨界冷却速度の標準的な値は１０^９〜１０^１０Ｋ／秒の間である。アモルファス状態５はメタ安定状態ではあるが、安定期間は常温室温で１０年を超える。これは、長期間の保存に対しても、安定期間が問題ないことを表している。

アモルファス材料５の結晶化状態３への結晶化１３は、最高温度が溶解温度以下に維持された状態で、ガラス温度以上に加熱することによりなされる。この温度範囲においては、コア形成および成長速度が最大である。図３および４を参照して説明される実施形態における本発明の概念では、コア形成ゾーンは有利には、メモリ材料層に直接隣接するように配置される。この理由は、この方法によって、コア形成時間は短縮され、結晶化中の切換時間は２０ｎｓまで短縮できるのに対して、他の方法では、約２００ｎｓの切換時間を要する。

このように、アモルファス化１１および結晶化１３は、いずれの場合にも適正な高温で、種々の動力学で発生する。ここで説明される実施形態では、相変化メモリにおける相変換１１、１３は、読出し動作（Ｒｅａｄ）、結晶化１３（Ｓｅｔ）およびアモルファス化１１（Ｒｅｓｅｔ）に対して３つのパルスを使用する。

Ｓｅｔ動作については、約５０ｎｓの典型的パルス長を有する、比較的「長い」切換電流パルスが使用される。抵抗損失の結果として、スイッチングゾーンの温度９はガラス温度よりも高温になる。スイッチングゾーンは、パルスが存在する限り結晶化する。

Ｒｅｓｅｔ操作については、結晶のスイッチングゾーンは比較的「短い」パルスによる溶解温度よりも高温に加熱され、この場合の典型的パルス長は１０ｎｓ未満である、急速に冷却されるため、パルスは一度オフに切り替えられ、溶解物はアモルファス状態５で凝固する。

記憶された情報項目のＲｅａｄ動作については、弱い電流パルスに対する相変化メモリ／相変化メモリセルの応答（例えば電圧状態）が測定される。ここでは、パルス長は電流測定段階の積分時間のみに依存し、約１０ｎｓである。

相変化メモリの作用の物理モードに関する別の基本的な説明に関しては、ＩＥＥＥ２０００におけるTyson、Wicker、Lowrey、HudgensおよびHuntによる前述の論文「不揮発性、高密度、高性能相変化メモリ（Nonvolatile, High Density, High Performance Phase-Change Memory）」の３８５−３９０頁を参照する。

図２は、相変化材料から成るメモリ材料層２３と、相互に距離２９を置いて配置された第１電気接点２５および第２電気接点２７とを有する相変化メモリ２１の概略構造を示す。接点２５、２７を通して、メモリ材料層２３のスイッチングゾーン３１は電流信号により横断される。電流信号を利用して、温度９の変化により、結晶相３とアモルファス相５との間の相変化１１、１３（図１を参照して例により説明される）を誘発し、これにより、スイッチングゾーン３１内の相変化材料の抵抗７の変化を熱的に誘発できる。相変化メモリの本発明の水平方向概念および構造によれば、スイッチングゾーン３１は第１電気接点２５と第２電気接点２７との間の相変化メモリ２１の水平方向３３に沿って配置され、スイッチングゾーン３１を通る電流信号の電流伝導３５は水平方向３３に沿って発生する。

図３は、提案される相変化メモリ４１の第１の好ましい実施形態を示している。図３（ａ）は相変化メモリ４１の垂直方向４３に沿った実施形態の構造を断面で示している。図３（ｂ）は相変化メモリ４１の水平方向４５に沿った実施形態の構造を示している。本発明の場合において、第１電気接点４７はメモリ材料層４９の下側に置かれ、第２電気接点５１はメモリ材料層４９の上側に置かれている。相変化メモリ４１のこの実施形態では、電気接点４７、５１は金属である。相変化メモリ４１の活性ゾーンは、シリコン酸化物（ＳｉＯ２）膜５３で保護されている。この実施形態におけるメモリ材料層４９はＧｅＳｂＴｅベースの相変化材料から成る。この相変化材料の下方に置かれる窒化物層５５は結晶のコア形成を支援し、スイッチングゾーンの高速で再現性に優れた切換を可能にする。次に、窒化物層５５の下方に置かれたＺｎＳ：ＳｉＯ２層５７は、シリコンのヒートシンク５９に対する調整可能な熱遮蔽層および電気絶縁層としての機能を果たし、この実施形態においてはｐ−Ｓｉ基板により形成される。スイッチングゾーン６１は第１電気接点４７と第２電気接点５１との間の相変化メモリ４１の水平方向４５に沿って配置され、スイッチングゾーン６１を通る電流信号の電流伝導６３は水平方向４５に沿って発生する。詳細には、この実施形態では、スイッチングゾーン６１は、メモリ材料層４９内の第１電気接点４７と第２電気接点５１との間の狭部６５に置かれる。狭部６５のサイズ６７は第１電気接点４７または第２電気接点５１の位置におけるメモリ材料層４９のサイズ６９よりも小さい。狭部６５はこの実施形態の例においては水平方向に形成される。

図４は提案される相変化メモリの第２の好ましい実施形態７１を示しており、図３とは異なり、第１電気接点７３および第２電気接点７５はメモリ材料層４９の上側に置かれる。この実施形態７１では、スイッチングゾーン６１は、水平方向４５に沿って、第１電気接点７３と第２の電気接点７５のほぼ中間で、その下方に置かれる。図４（ａ）および（ｂ）は相変化メモリ７１の水平方向４５に沿ったスイッチングゾーン６１を通る電流信号の（図３と比較して）異なる電流伝導７７を示している。この他については、この実施形態で同一機能を有する各要素素子については、図３と同一参照符号を用いる。

図３および図４の両方においては、第１電気接点７３、４７および／または第２電気接点７５、５１はメモリ材料層４９に直接接触し、スイッチングゾーン６１は第１電気接点７３、４７および／または第２電気接点７５、５１から距離を置いてメモリ材料層４９内に形成される。電気接点７３、４７および７５、５１からのスイッチングゾーン６１の熱的距離７９は、好ましくは２０ｎｍ〜５０ｎｍの間である。

図３および図４において、いずれの場合にも、狭部６５は水平方向４５に沿って形成される。さらに、メモリ材料層４９の狭部は垂直方向４３に沿っても変化を与えられることができる。これについては図３および４には示されていないが、図６を参照して説明される。

水平方向４５においては、構造体のサイズは最小形状サイズＦにより画定され、いかなる場合でも、現在の技術では約４５ｎｍ〜１３０ｎｍであるが、将来の技術では４５ｎｍより大幅に小さくなるであろう。垂直方向においては、相変化メモリ４１、７１の本発明の水平方向概念におけるスイッチングゾーンは、５ｎｍ未満から０．５ｎｍの原子層厚みの厚みＤに処理加工できる。スイッチングゾーン６１内の電流伝導６３、７７に関しては、水平方向４５に対して垂直である、サイズＦ×Ｄにより形成される横断表面領域が、本発明の相変化メモリ４１、７１の水平方向概念および構造によって、従来の垂直構造の相変化メモリ内の電流伝導に関してはＦ^２により定義される、可能な最小横断表面領域よりも大幅に小さい。必要に応じて、ここで説明される図３および４の第１および第２の好ましい実施形態においては、第１電気接点４７、７３または第２電気接点５１、７５における電流伝導に関する横断表面領域に対する、スイッチングゾーン６１内の電流伝導６３、７７に関する横断表面領域の割合は小さくでき、この横断表面領域の割合は、好ましくは１：２〜１：１００の間である。

図５は、提案される相変化メモリ８１の別の好ましい実施形態による、３つのステップ（ａ）、（ｂ）および（ｃ）における第1の概略的に表した処理シーケンスを示す。いずれの場合にも、上側の図は水平方向８３に沿った平面図を示す。いずれの場合にも、下側の図は垂直方向８５に沿った断面図を示す。この基本的な処理シーケンスにおける出発材料はシリコン基板８７であり、この基板上に、層システムが水平方向８３に沿うリソグラフィ／蒸着面に個々の層を含むＭＥＳＡ構造８９として蒸着される。この実施形態においては、基板８７は同時にヒートシンクとして役立つ。最初に、熱伝導層９１および絶縁としての絶縁物が基板８７に付着される。この実施形態においては、前記絶縁物はＺｎＳ：ＳｉＯ_２層であり、Ｚｎｓ：ＳｉＯ_２の割合は７０：３０である。その後、相変化材料がメモリ材料層９３として付着される。この実施形態では、相変化材料は［Ｓｎ］：ＧｅＳｂＴｅをベースとする材料である。最後に、ＳｉＯ_２から成る不活性化層９５が付着される。ステップ（ｂ）では、ＭＥＳＡ構造が適切なリソグラフィおよびエッチングプロセスにより形成され、構造化される。ステップ（ｃ）では、接触窓がリソグラフィおよびエッチングプロセスにより不活性層９５に形成され、剥離プロセスにより電気接点９７を用いて金属化される。

図６は、提案される相変化メモリ１０１の別の好ましい実施形態による、５つのステップ（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）における第２の概略的に表した処理シーケンスを示す。これは、図５の場合と同様にＭＥＳＡ構造１０３により形成される。いずれの場合にも、上側の図は水平方向８３に沿う平面図を示す。いずれの場合にも、下側の図は垂直方向８５に沿う断面図を示す。

相変化メモリ１０１の本発明の好ましい実施形態は、低減された体抵抗およびセルの不活性化という利点を有する。低減された体抵抗は低い動作電圧をもたらし、セルの不活性化は周囲空気からの酸素の内部拡散を防止する。図６の別の好ましい実施形態における開始点は、基板１０５、熱伝導層１０７、メモリ材料層１０９および最上層としての導電性層１１１から成る（図６（ａ）に示されている）改良された層システムである。

適切なリソグラフィおよびエッチングプロセス（ｂ）によって、最初に、ＭＥＳＡ構造が形成され、構造化される。さらにリソグラフィおよびエッチングプロセス（ｃ）はスイッチングゾーン領域内に溝１１３を形成し、構造化する。溝１１３は一方の側において最上部の導電性層１１１を分割し、これにより、電気接点１１５に対する位置を画定する。他方の側では、スイッチングゾーン１１９の厚みＤはエッチングの深さ１１７を調整することにより決定される。このようにして相変化メモリ１０１の電流消費も決定される。図６の相変化メモリのこのさらなる実施形態においては、垂直方向８５における狭部サイズとしてのメモリ材料層１０９の厚みＤは、電気接点１１５および分割された導電性層１１１から成る、接触領域における垂直方向８５におけるメモリ材料層１０９のサイズ１２１よりも小さい。

適切な蒸着プロセス（ｄ）により、既存の層生成シーケンスは不活性化処理１２３を伴う。後続のステップ（ｅ）において、接触窓はリソグラフィおよびエッチングステップにより蒸着された不活性化処理１２３で構造化され、次に、剥離プロセスにより電気接点１１５を用いて金属化される。

図７は相変化メモリアセンブリ１３１の好ましい実施形態を示し、このアセンブリ１３１は第１の相変化メモリ１３３、第２の相変化メモリ１３５および第３の相変化メモリ１３７を相互に連結する。いずれの場合にも、各相変化メモリ１３３、１３５、１３７の電気接点１３９、１４１、１４３の１つは、グラウンド１４７電位にある共通パッド１４５に電気接点１３９、１４１、および１４３をすべて接続することにより、他の相変化メモリの電気接点１３９、１４１、１４３のそれぞれ１つと同電位に置かれる。他の電気接点１４９、１５１、１５３のそれぞれは、いずれの場合にも別の連結されたパッド１５５、１５７、１５９を通して切換可能な固定電位を割当てられる。

相変化メモリアセンブリ１３１のこの実施形態は、必要に応じて実現できる相変化メモリアセンブリの多くの実施形態の単に１つの例として理解されるべきである。

図８および９に示される実施形態によれば、相変化メモリまたは相変化メモリアセンブリからの相変化メモリセルの形成は、水平方向構造および水平方向概念における相変化メモリのＣＭＯＳ集積化のプロセス中になされる。

相変化メモリの集積化の特に好ましい一実施形態は、図８に示されるとおり、ＣＭＯＳ制御トランジスタ１６５の第１電気接点１６３を介してなされる。対応する等価回路図は図８の右側に示されている。図８の相変化メモリセル１６７はシリコン基板１６９上で処理され、さらに不活性化層１７１が設けられる。制御トランジスタ１６５は、この実施形態においては、ソースまたはドレインを経由するビット線ＢＬ、そのゲートを経由するワード線ＷＬ、およびソースまたはドレインを経由する金属接点１６３への切換接点１７３を備える。

相変化メモリ１６１には不活性化層１７１が設けられ、メモリ材料層１７９内にスイッチングゾーン１７７を有し、このスイッチングゾーン１７７は第１電気接点１６３と第２電気接点１７５との間に、それらから距離を置いて配置される。図８に示される相変化メモリ１６１の実施形態においては、ヒートシンク１８１はメモリ材料層１７９の上に金属層として置かれ、メモリ材料層１７９およびヒートシンク１８１は、熱的および電気的絶縁のために、絶縁層１８３によってメモリ材料層１７９から絶縁される。表面全体にわたる金属化として形成されるヒートシンク１８１はさらに、相変化メモリ１６１の本発明の実施形態におけるグラウンド端子１８５を形成する。

図９は図８と比較して改良された相変化メモリセル１８７の好ましい実施形態を示す。同一機能を有する、図９の相変化メモリセル１８７の要素および図８の相変化メモリセル１６７の要素は、同一参照符号を有する。相変化メモリセル１８７の実施形態においては、相変化メモリセル１６７の実施形態とは異なり、動作目的のために非線形の電流／電圧特性を備える選択ユニットとして相変化メモリ１６２の上流に接続されるのはトランジスタ１６５ではなく、ダイオード１９１である。この場合には、上部の第２電気接点１７５はワード線として使用され、下部の第１電気接点１６３は、図１０および１１を参照して説明されているとおり、Ｘ／Ｙアドレス指定動作のための、直接のビット線として（またはこの逆に）使用される。

さらに、ダイオード１９１は相変化メモリ１６２に集積化される。図８の相変化メモリセル１６７においては、選択ユニットとしてのトランジスタ１６５は相変化メモリ１６１の上流側の外部に接続されていた。図９の相変化メモリセル１８７においては、ダイオード１９１はメモリ材料層１７９と相変化メモリ１６２の第１電気接点１６３との間に置かれる。

この実施形態の変更形態では、任意の選択ユニットをさらにメモリ材料層１７９と第２の電気接点１７５との間に配置できる。

選択ユニットの集積化、この場合は、ダイオード１９１の集積化は、相変化メモリセル１８７の処理を著しく簡単にし、さらに必要な空間が低減されるため相変化メモリセル１８７の集積密度を大幅に増加させる、という利点を有する。

将来的なメモリの概念に関しては、コスト要因「ビット／領域の比」が主要な役割を果たす。実際の相変化メモリセルを相互に重ねる「スタッキング」、およびこれによる３次元の３Ｄ相変化メモリセルアレイの形成の考えは、この点においてきわめて重要である。本発明の場合、ここで説明されている相変化メモリの水平方向構造および水平方向概念は従来の相変化メモリの垂直構造と比較して、この方式の集積化に重大な利点を提供する。

３Ｄ相変化メモリセルアレイの形成は、上下に配置される２Ｄ相変化メモリセルアレイの形体で多数のメモリ層を用いてなされる。２Ｄ相変化メモリセルアレイ２０１は図１０（ａ）に詳細が、（ｂ）に等価回路図が示されている。２Ｄ相変化メモリセルアレイ２０１は、行／列（Ｘ／Ｙ）アドレス指定動作において２次元的に接続される個々にアドレス指定が可能な多数の相変化メモリセル２０３を含む。本発明の場合、相変化メモリセル２０３のそれぞれは、トランジスタ２０５および相変化メモリ２０７から構成される。ダイオードは、好ましくは、トランジスタの代わりに使用される。図１１に示される３Ｄ相変化メモリセルアレイ２１１は、（ａ）にその３次元構造が、（ｂ）に等価回路図が示されている。アレイ２１１は上下に配置される多数の２Ｄ相変化メモリセルアレイ２１３を含む。本発明の場合、直接上下に配置される各相変化メモリ２１５は、共通ビア２１９を介して選択トランジスタ２１７により作動させ、接続される。垂直構造を有する相変化メモリでは、このような集積化は限定された範囲に対してのみ可能であり、共通ビアが実現できないまたは追加の空間要件を備えた場合のみ実現されるため、現在に至るまで実現されていない。これとは異なり、米国特許第6,525,953 B1号に開示されているとおり、従来の３Ｄ相変化メモリセルアレイはすべてのメモリ層内の各個別の行および列の接点（それに対応してワード線またはビット線として、またはその逆も同様に）の別々の接点に依存する。

対照的に、図１１の３Ｄ相変化メモリセルアレイ２１１の本発明の実施形態においては、相互に直接上下に配置された相変化メモリ２１５の第１固定電位への切換は、共通ビア２１９を介してなされる。平面に対する行／列（Ｘ／Ｙ）アドレス指定はこの方法で行われる。このように、Ｚ方向に沿って上下に置かれたすべての相変化メモリ２１５は、ビア２１９により決定された固定第１電位にある。Ｚアドレス指定、例えば、図１１の実施形態２１１における下部の相変化メモリセル２１５の選択は、この実施形態においては、別の２Ｄ相変化メモリセルアレイの別の相変化メモリセルのすべてを、第２の自由電位、例えばグラウンド電位２２１に置くことによりなされる。

図１２は、集積化メモリ機能２２７および／または論理機能２２３を兼ね備える、電子部品２２５（組込デバイス、例えばＡＳＩＣＳ）を示す。集積化メモリ機能２２７および／または論理機能２２３は、前述の種類の、相変化メモリ、相変化メモリセルアセンブリ、相変化メモリセルまたは相変化メモリセルアレイを含む。

要約すると、相変化メモリ（ＰＣ−ＲＡＭ）を切り換える電流の制限は、公知の種類の相変化メモリに重要な問題を呈している。相変化メモリの実現に関する従来の概念のすべては、上下に重ねて配置される２つの電気接点間の相変化メモリの水平方向に対して垂直に生じる、垂直方向の電流伝導を基本にする。したがって、公知の相変化メモリは、リソグラフィ／蒸着面に垂直な電流伝導に対して設計されている。

特に効果的な電流制限は、相変化材料から成るメモリ材料層２３、４９、９３、１０９、１７９と、相互に距離を置いて配置され、かつそれを通してメモリ材料層２３、４９、９３、１０９、１７９のスイッチングゾーン３１、６１、１１９、１７７が電流信号により横断される第１電気接点２５、４７、７３、９７、１１５および第２電気接点２７、５１、７５、９７、１１５とを含む相変化メモリ２１、４１、７１、８１、１０１、１６１、１６２、２１５において達成され、この場合、電流信号を利用して、結晶相３とアモルファス相５との間の相変化１１、１３、したがってスイッチングゾーン３１、６１、１１９、１７７における相変化材料の抵抗７の変化を誘発できる。このような相変化メモリでは、第１電気接点２５、４７、７３、９７、１１５と第２電気接点２７、５１、７５、９７、１１５との間の相変化メモリの水平方向３３、４５、８３に沿って、スイッチングゾーン３１、６１、１１９、１７７が配置されるという、新しい概念によって実現され、スイッチングゾーン３１、６１、１１９、１７７を通る電流信号の電流伝導３５、６３、７７は水平方向３３、４５、８３に沿って発生する。特に、電流伝導３５、６３、７７に関しては、水平方向に対して垂直に形成される横断表面領域は、この方法により大幅に低減され、その結果、電流信号に要求される切換電流は著しく低減される。

この新しい概念はさらに、相変化メモリアセンブリ１３１、相変化メモリセル１６７、１８７、２０３、２Ｄ相変化メモリセルアレイ２０１、２１３、３Ｄ相変化メモリセルアレイ２１１および電子部品２２５にも関係する。

結晶相とアモルファス相との間の相変化とスイッチングゾーンにおける相変化材料の抵抗変化とを示す、抵抗／温度グラフである。 相変化メモリの構造図であり、スイッチングゾーンは、第１電気接点と第２電気接点との間の相変化メモリの水平方向に沿って配置され、スイッチングゾーンを通る電流信号の電流伝導は水平方向に沿って発生する。 提案される相変化メモリの好ましい第１実施形態を示す図であり、（ａ）は側断面図、（ｂ）は上面図である。第１電気接点はメモリ材料層の下に配置され、第２電気接点はメモリ材料層の上に配置されている。 提案される相変化メモリの好ましい第２実施形態を示す図であり、（ａ）は側断面図、（ｂ）は状メンズである。第１および第２電気接点はメモリ材料層の上に配置されている。 （ａ）〜（ｃ）は、提案される相変化メモリの別の好ましい実施形態に関する、第１の概略的な処理シーケンスを示す図である。 （ａ）〜（ｅ）は、提案される相変化メモリのさらに別の好ましい実施形態に関する、第２の概略的な処理シーケンスを示す図である。 相変化メモリアセンブリの好ましい実施形態を示す図であり、いずれの場合においても、各相変化メモリの電気接点の１つは、他の相変化メモリの電気接点のそれぞれ１つと同一電位に置かれる。 等価回路図を用いたＣＭＯＳ制御トランジスタ上の相変化メモリセルの概略的に示した特に好ましい実施形態を示す図である。 相変化メモリセルの変更された特に好ましい実施形態の概略図であり、ダイオードが相変化メモリの選択ユニットとして集積化されている。 （ａ）および（ｂ）は、２Ｄ相変化メモリセルアレイの特に好ましい実施形態に関する等価回路図である。 （ａ）および（ｂ）は、等価回路図を用いた３Ｄ相変化メモリセルアレイの特に好ましい実施形態の図である。 概略的に示した電子モジュールの図である。

符号の説明

２１ 相変化メモリ
２３ メモリ材料層
２５ 第1電気接点
２７ 第２電気接点
３１ スイッチングゾーン

Claims (18)

1. 相変化材料から成るメモリ材料層（２３、４９、９３、１０９、１７９）と、相互に距離を置いて配置された第１電気接点（２５、４７、７３、９７、１１５）および第２電気接点（２７、５１、７５、９７、１１５）であって、これら電気接点を介してメモリ材料層（２３、４９、９３、１０９、１７９）のスイッチングゾーン（３１、６１、１１９、１７７）が電流信号により横断される第１電気接点（２５、４７、７３、９７、１１５）および第２電気接点（２７、５１、７５、９７、１１５）とを備え、
   前記電流信号は、結晶相（３）とアモルファス相（５）との間の可逆相変化（１１、１３）、およびスイッチングゾーン（３１、６１、１１９、１７７）における相変化材料の抵抗（７）の変化を誘発するのに用いられる相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）において、
   前記スイッチングゾーン（３１、６１、１１９、１７７）が前記第１電気接点（２５、４７、７３、９７、１１５）と第２電気接点（２７、５１、７５、９７、１１５）との間の相変化メモリの水平方向（３３、４５、８３）に沿って配置され、
   前記スイッチングゾーン（３１、６１、１１９、１７７）を通る前記電流信号の電流伝導（３５、６３、７７）が水平方向（３３、４５、８３）に沿って発生し、
   前記スイッチングゾーン（３１、６１、１１９、１７７）が、メモリ材料層（２３、４９、９３、１０９、１７９）内の前記第１電気接点（２５、４７、７３、９７、１１５）と第２電気接点（２７、５１、７５、９７、１１５）との間の狭部（６５）に配置され、
   前記狭部（６５）のサイズ（６７、D）が、前記第１電気接点（２５、４７、７３、９７、１１５）または第２電気接点（２７、５１、７５、９７、１１５）の位置におけるメモリ材料層（２３、４９、９３、１０９、１７９）のサイズ（６９、１２１）よりも小さいことを特徴とする、相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）。
2. 請求項１において、前記スイッチングゾーン（３１、６１、１１９、１７７）における前記電流伝導（３５、６３、７７）についての水平方向に対して垂直に形成された横断表面領域が、前記第１電気接点（２５、４７、７３、９７、１１５）または第２電気接点（２７、５１、７５、９７、１１５）における電流伝導についての横断表面領域に比べて狭く、
   これら横断表面領域の比率が、１：２〜１：１００の間である、相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）。
3. 請求項１または２において、
   水平方向（４５）の前記狭部（６５）のサイズ（６７）が、前記第１電気接点（４７、７３）または第２電気接点（５１、７５）の位置におけるメモリ材料層（４９）のサイズ（６９）よりも小さい、相変化メモリ（４１、７１）。
4. 請求項１〜３のいずれかにおいて、垂直方向（８５）の前記狭部のサイズ（Ｄ）が、前記第１または第２電気接点（１１５）の位置における垂直方向（８５）の前記メモリ材料層（１０９）のサイズ（１２１）よりも小さい、相変化メモリ（１０１）。
5. 請求項１〜４のいずれかにおいて、
   前記第１電気接点（２５、４７、７３、９７、１１５）および／または第２電気接点（２７、５１、７５、９７、１１５）が、前記メモリ材料層（２３、４９、９３、１０９、１７９）に直接接触し、
   前記スイッチングゾーン（３１、６１、１１９、１７９）が、前記第１電気接点（２５、４７、７３、９７、１１５）および／または第２電気接点（２７、５１、７５、９７、１１５）から距離（７９）を隔ててメモリ材料層（２３、４９、９３、１０９、１７９）内に形成されている、相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）。
6. 請求項１〜５のいずれかにおいて、前記第１電気接点（４７、１６３）と第２電気接点（５１、１７５）との距離が水平方向（４５）に沿って定められており、
   前記第１電気接点（４７、１６３）がメモリ材料層（４９、１７９）の下方に配置され、
   前記第２電気接点（５１、１７５）がメモリ材料層（４９、１７９）の上方に配置されている、相変化メモリ（４１、１６１、１６２、２１５）。
7. 請求項１〜５のいずれかにおいて、前記第１電気接点（７３、９７、１１５）と第２電気接点（７５、９７、１１５）との距離が水平方向（８３）に沿って定められており、
   前記第１電気接点（７３、９７、１１５）および第２電気接点（７５、９７、１１５）が、メモリ材料層（９３、１０９）の上方に配置されている、相変化メモリ（７１、８１、１０１）。
8. 請求項６または７において、
   前記スイッチングゾーン（３１、６１、１１９、１７７）が、前記第１電気接点（２５、４７、７３、９７、１１５）と第２電気接点（２７、５１、７５、９７、１１５）との間の領域で、水平方向（３３、４５、８３）に沿って、前記第１電気接点（２５、４７、７３、９７、１１５）の下方かつ第２電気接点（２７、５１、７５、９７、１１５）の上方に配置、あるいは前記第１電気接点（２５、４７、７３、９７、１１５）の上方かつ第２電気接点（２７、５１、７５、９７、１１５）の下方に配置されている、相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）。
9. 請求項１〜８のいずれかにおいて、
   コア形成ゾーン（５５）が前記メモリ材料層（４９）に直接接触している、相変化メモリ（４１、７１）。
10. 請求項１〜９のいずれかにおいて、
    前記第１電気接点（２５、４７、７３、９７、１１５）および第２電気接点（２７、５１、７５、９７、１１５）ならびに前記メモリ材料層（２３、４９、９３、１０９、１７９）が、基板（８７、１０５、１６９）に施されるＭＥＳＡ構造（８９、１０３）の一部を形成し、
    前記メモリ材料層（２３、４９、９３、１０９、１７９）が、熱遮蔽層（９１、１０７、１８３）によりヒートシンク（８７、１−５、１８１）から絶縁されている、相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）。
11. 請求項１〜１０のいずれかに記載の１つまたは複数の相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）を備えた相変化メモリアセンブリ（１３１）であって、
    各相変化メモリ（１３３、１３４、１３７）の電気接点のいずれか１つ（１３９、１４１、１４３）が、他の相変化メモリの前記電気接点のそれぞれ１つ（１３９、１４１、１４３）と同電位に置かれている、相変化メモリアセンブリ（１３１）
12. 請求項１〜１０のいずれかに記載の相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）および／または請求項１１に記載の相変化メモリアセンブリ（１３１）を備えた、相変化メモリセル（１６７、１８７、２０３）であって、
    非線形電流／電圧特性を有する選択ユニット（１６５、１９１）を備えた、相変化メモリセル（１６７、１８７、２０３）。
13. 請求項１２において、
    前記選択ユニット（１６５、１９１）が、前記相変化メモリ（１６２）および／または相変化メモリアセンブリ内に集積化されている、相変化メモリセル（１６７、１８７、２０３）。
14. 請求項１３において、
    前記選択ユニット（１６５、１９１）が、前記相変化メモリ（１６２）内の、前記メモリ材料層（１７９）と前記第１電気接点（１６３）との間、および／または前記メモリ材料層（１７９）と前記第２電気接点（１７５）との間に配置されている、相変化メモリセル（１６７、１８７、２０３）。
15. 多数の２次元接続され、かつ個々にアドレス指定可能な、請求項１２〜１４のいずれかに記載の相変化メモリセル（１６７、１８７、２０３）を備えた、２Ｄ相変化メモリセルアレイ（２０１、２１３）。
16. 上下に重ねて配置された多数の請求項１５に記載の２Ｄ相変化メモリセルアレイ（２０１、２１３）を備えた、３Ｄ相変化メモリセルアレイ（２１１）であって、
    相互に直接重ねて配置されたそれぞれの相変化メモリ（２１５）が、共通のビアにより接続されている、３Ｄ相変化メモリセルアレイ（２１１）。
17. 請求項１６において、
    ２Ｄ相変化メモリセルアレイ（２１３）の選択された相変化メモリ（２１５）をアドレス指定するように、相互に直接重ねて配置されたそれぞれの相変化メモリ（２１５）を前記共通ビア（２１９）によって第１電位に切り換えることができ、
    そのプロセス中に、任意の他の２Ｄ相変化メモリセルアレイ（２１３）の他のすべての相変化メモリセルを第２電位に切り換えることができる、３Ｄ相変化メモリセルアレイ（２１１）。
18. 請求項１〜１０のいずれかに記載の相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）、および／または、
    請求項１１に記載の相変化メモリアセンブリ（１３１）、および／または、
    請求項１２〜１４のいずれかに記載の相変化メモリセル（１６７、１８７、２０３）、および／または、
    請求項１５〜１７のいずれかに記載の相変化メモリセルアレイ（２０１、２１３、２１１）を備え、特定用途向けモジュール（２７７）および集積化メモリ機能および／または論理機能（２３３）を有する電子部品（２２５）。

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