KR102607859B1 - 이차원 물질을 포함하는 상변화 메모리소자 및 그 동작방법 - Google Patents

이차원 물질을 포함하는 상변화 메모리소자 및 그 동작방법 Download PDF

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Abstract

이차원 물질을 포함하는 상변화 메모리소자 및 그 동작방법에 관해 개시되어 있다. 개시된 상변화 메모리소자는 이차원 물질을 포함하는 상변화층을 구비할 수 있다. 상기 이차원 물질은 층상 구조를 가질 수 있다. 상기 상변화층은 제1 전극과 제2 전극 사이에 구비될 수 있고, 상기 제1 전극과 제2 전극을 통해 상변화층에 인가되는 전기적 신호에 의해 이차원 물질의 상(phase)이 변화될 수 있다. 상기 이차원 물질은 칼코게나이드계(chalcogenide-based) 물질 또는 포스포린(phosphorene)을 포함할 수 있다. 상기 이차원 물질의 상변화 온도는 약 200℃ 보다 크거나 같고 약 500℃ 보다 작거나 같을 수 있다.

Description

이차원 물질을 포함하는 상변화 메모리소자 및 그 동작방법{Phase change memory device including two-dimensional material and method of operating the same}
개시된 실시예들은 메모리소자 및 그 동작방법에 관한 것으로서, 보다 자세하게는 상변화 메모리소자 및 그 동작방법에 관한 것이다.
상변화 메모리소자는 플래시 메모리, 강유전체 램(FeRAM) 및 자기 램(MRAM) 등과 같은 비휘발성 메모리소자의 하나이다. 상변화 메모리소자는 데이터 저장층으로 상변화층을 포함한다. 상변화층에 소정의 리세트 전압(reset voltage)을 인가하면 상기 상변화층의 일부 영역은 비정질 영역이 되고, 상기 상변화층에 소정의 세트 전압(set voltage)을 인가하면 상기 비정질 영역은 다시 결정 영역으로 변화될 수 있다. 상변화층에 비정질 영역이 존재할 때의 상기 상변화층의 저항을 제1 저항이라 하고, 상변화층의 상(phase)이 전부 결정 상태일 때의 상기 상변화층의 저항을 제2 저항이라 하면, 상기 제1 저항은 상기 제2 저항보다 크다. 이와 같이 상변화 메모리소자는 상(phase)에 따라 저항이 달라지는 상변화층의 저항 특성을 이용하여 비트 데이트를 기록하고 읽는 소자이다.
상변화 메모리소자에 적용되는 상변화 물질을 연구/개발함에 있어서, 저전력 구동, 빠른 동작 속도, 데이터 내구성(endurance) 확보, 낮은 열전도도, 공정의 용이성 등 다양한 측면을 고려할 필요가 있다. 다양한 요구조건들을 만족할 수 있는 상변화 물질 및 이를 적용한 메모리소자를 개발하는 것은 용이하지 않다.
우수한 물성을 갖는 상변화 물질 및 이를 적용한 메모리소자를 제공한다.
동작 속도 개선, 데이터 내구성 확보, 낮은 열전도도, 저전력 구동 등 여러 요구조건을 만족할 수 있는 상변화 물질 및 이를 적용한 메모리소자를 제공한다.
층상 구조(layered structure)를 갖는 이차원 물질(two-dimensional material)을 포함하는 상변화층 및 이를 적용한 메모리소자를 제공한다.
멀티-비트(multi-bit) 특성 구현이 용이한 상변화 물질 및 이를 적용한 메모리소자를 제공한다. 적층형 상변화 메모리소자를 제공한다.
상기 상변화 물질(상변화층)을 적용한 메모리소자의 동작방법을 제공한다.
일 측면(aspect)에 따르면, 제1 전극; 상기 제1 전극과 이격된 제2 전극; 및 상기 제1 및 제2 전극 사이에 구비된 것으로, 층상 구조의 이차원 물질(2D material)을 포함하는 상변화층;을 구비하고, 상기 제1 및 제2 전극을 통해 상기 상변화층에 인가되는 전기적 신호에 의해 상기 이차원 물질의 상(phase)이 변화되는 상변화 메모리소자가 제공된다.
상기 이차원 물질은 칼코게나이드계(chalcogenide-based) 물질을 포함할 수 있다.
상기 칼코게나이드계 물질은 MoTex, CoTex, NbSx, SnSx, InxSey, In-S, Tl-Se, Ge-Te, Ge-S 및 Ge-Se 중 적어도 하나를 포함할 수 있다.
상기 칼코게나이드계 물질은 MGx (여기서, M은 금속 원소이고, G는 칼코겐 원소)일 수 있고, 예컨대, x는 1.5≤x＜2 를 만족할 수 있다.
상기 이차원 물질은 제1 칼코게나이드계 물질과 제2 칼코게나이드계 물질의 혼합물을 포함할 수 있다.
상기 제1 칼코게나이드계 물질은, 예컨대, MoTex 일 수 있고, 상기 제2 칼코게나이드계 물질은, 예컨대, WTex 일 수 있다.
상기 이차원 물질은 포스포린(phosphorene)을 포함할 수 있다.
상기 상변화층은 상기 이차원 물질의 층상 구조 내에 구비된 인터칼레이션(intercalation) 물질을 더 포함할 수 있다. 상기 인터칼레이션 물질은, 예컨대, Li을 포함할 수 있다.
상기 상변화층은 상기 이차원 물질에 도핑된 도펀트(dopant)를 더 포함할 수 있다. 상기 도펀트는, 예컨대, N, O, Si, W 중 적어도 하나를 포함할 수 있다.
상기 이차원 물질의 상변화 온도는, 예컨대, 약 200℃ 보다 크거나 같고 약 500℃ 보다 작거나 같을 수 있다.
상기 상변화층은, 예컨대, 약 50 nm 이하의 두께를 가질 수 있다.
상기 이차원 물질의 층상 구조의 레이어(layer)는 기판과 평행할 수 있다.
상기 이차원 물질의 층상 구조의 레이어(layer)는 기판에 수직할 수 있다.
상기 제1 전극은 플러그형 전극부를 포함할 수 있고, 상기 플러그형 전극부는 상기 상변화층보다 작은 폭을 갖고 상기 상변화층에 접촉될 수 있다.
상기 상변화층은 플러그부를 포함할 수 있고, 상기 플러그부는 상기 제1 전극보다 작은 폭을 갖고 상기 제1 전극에 접촉될 수 있다.
상기 제1 전극, 상기 상변화층 및 상기 제2 전극은 단위셀을 구성할 수 있고, 상기 단위셀에 전기적으로 연결된 스위칭소자가 더 구비될 수 있다.
상기 스위칭소자는 트랜지스터, 다이오드, 문턱스위치(threshold switch) 및 바리스터(varistor) 중 어느 하나를 포함할 수 있다.
상기 상변화층은 멀티-비트(multi-bit) 메모리 특성을 갖도록 구성될 수 있다.
상기 상변화층은 상기 이차원 물질을 구비한 제1 물질층과 이와 다른 물질을 구비한 제2 물질층이 교대로 적층된 다층(multi-layer) 구조를 가질 수 있고, 상기 다층 구조에 의해 상기 상변화 메모리소자는 멀티-비트 메모리 특성을 가질 수 있다.
상기 상변화 메모리소자는 기판 상에 적층된 복수의 메모리소자부를 포함하는 적층형 메모리소자일 수 있다.
다른 측면에 따르면, 전술한 상변화 메모리소자의 동작방법에 있어서, 상기 상변화층에 제1 전기적 신호를 제1 시간 동안 인가하여 상기 이차원 물질의 적어도 일부의 상을 제1 결정상에서 제2 결정상으로 변화시키는 단계; 및 상기 상변화층에 제2 전기적 신호를 상기 제1 시간보다 긴 제2 시간 동안 인가하여 상기 이차원 물질의 적어도 일부의 상을 상기 제2 결정상에서 상기 제1 결정상으로 변화시키는 단계;를 포함하고, 상기 제1 전기적 신호에 의해 상기 상변화층의 저항이 감소하여 세트 상태가 되고, 상기 제2 전기적 신호에 의해 상기 상변화층의 저항이 증가하여 리세트 상태가 되는 상변화 메모리소자의 동작방법이 제공된다.
상기 상변화층은 제1 상변화 온도 및 제2 상변화 온도를 가질 수 있고, 상기 제1 상변화 온도는 상기 제1 결정상이 상기 제2 결정상으로 변화되는 임계 온도일 수 있고, 상기 제2 상변화 온도는 상기 제2 결정상이 상기 제1 결정상으로 변화되는 임계 온도일 수 있으며, 상기 제1 상변화 온도는 상기 제2 상변화 온도보다 클 수 있다.
상기 제1 전기적 신호를 인가하는 단계는 상기 이차원 물질을 상기 제1 상변화 온도보다 높은 제1 온도로 가열한 후 냉각하도록 구성될 수 있다.
상기 제2 전기적 신호를 인가하는 단계는 상기 이차원 물질을 상기 제1 상변화 온도보다 낮고 상기 제2 상변화 온도보다 높은 제2 온도에서 어닐링하도록 구성될 수 있다.
상기 제1 온도는 상기 이차원 물질의 용융 온도(melting temperature)보다 낮을 수 있다.
상기 제1 온도는 상기 이차원 물질의 용융 온도보다 높을 수 있고, 상기 제2 온도는 상기 이차원 물질의 용융 온도보다 낮을 수 있다.
상기 제2 전기적 신호를 인가하는 단계는 초기 가열 단계 및 후속 어닐링 단계를 포함할 수 있다. 상기 초기 가열 단계에서 상기 이차원 물질을 용융 온도 이상으로 가열할 수 있고, 상기 후속 어닐링 단계에서 상기 이차원 물질을 상기 제2 온도로 어닐링할 수 있다.
상기 제1 상변화 온도는, 예컨대, 약 200℃ 보다 크거나 같고 약 500℃ 보다 작거나 같을 수 있다.
상기 제2 상변화 온도는, 예컨대, 약 100℃ 보다 크거나 같고 약 300℃ 보다 작거나 같을 수 있다.
상기 이차원 물질은 칼코게나이드계(chalcogenide-based) 물질을 포함할 수 있다.
상기 이차원 물질은 포스포린(phosphorene)을 포함할 수 있다.
우수한 물성을 갖는 상변화 물질 및 이를 적용한 고성능 메모리소자를 구현할 수 있다. 동작 속도 개선, 데이터 내구성 확보, 낮은 열전도도, 저전력 구동 등 여러 요구조건을 만족할 수 있는 상변화 물질 및 이를 포함하는 메모리소자를 구현할 수 있다. 층상 구조를 갖는 이차원 물질을 포함하는 상변화층 및 이를 적용한 메모리소자를 구현할 수 있다. 필요에 따라, 멀티-비트 메모리 특성을 갖는 상변화 메모리소자를 구현할 수 있다. 필요한 경우, 적층형 상변화 메모리소자를 구현할 수 있다.
도 1은 일 실시예에 따른 상변화 물질 및 이를 적용한 상변화 메모리소자를 보여주는 단면도이다.
도 2는 도 1의 상변화층 일부의 상(phase)이 변화된 경우를 보여주는 단면도이다.
도 3은 일 실시예에 따른 상변화층에 적용할 수 있는 이차원 물질층을 기판 상에 형성한 경우를 보여주는 TEM(transmission electron microscope) 사진이다.
도 4a 및 도 4b는 일 실시예에 따른 상변화층에 적용될 수 있는 이차원 물질의 제1 결정구조(즉, 제1 결정상) 및 제2 결정구조(즉, 제2 결정상)를 각각 보여주는 도면이다.
도 5a 및 도 5b는 다른 실시예에 따른 상변화층에 적용될 수 있는 이차원 물질의 제1 결정구조(제1 결정상) 및 제2 결정구조(제2 결정상)를 각각 보여주는 도면이다.
도 6a 및 도 6b는 다른 실시예에 따른 상변화층에 적용될 수 있는 이차원 물질의 제1 결정구조(제1 결정상) 및 제2 결정구조(제2 결정상)를 각각 보여주는 도면이다.
도 7은 다른 실시예에 따른 상변화 물질을 보여주는 평면도이다.
도 8a 및 도 8b는 다른 실시예에 따른 상변화층에 적용될 수 있는 이차원 물질을 설명하기 위한 도면이다.
도 9는 다른 실시예에 따른 상변화 메모리소자를 보여주는 단면도이다.
도 10은 다른 실시예에 따른 상변화 메모리소자를 보여주는 단면도이다.
도 11은 다른 실시예에 따른 상변화 메모리소자를 보여주는 단면도이다.
도 12는 일 실시예에 따른 상변화 물질에 적용될 수 있는 이차원 물질의 상변화에 따른 부피 변화를 설명하기 위한 도면이다.
도 13은 비교예에 따른 상변화 물질의 상변화에 따른 부피 변화를 설명하기 위한 도면이다.
도 14는 일 실시예에 따른 상변화 물질의 상변화에 따른 저항 변화량을 측정한 결과를 보여주는 그래프이다.
도 15는 일 실시예에 따른 상변화 메모리셀의 회로 구성을 설명하기 위한 회로도이다.
도 16은 다른 실시예에 따른 상변화 메모리셀의 회로 구성을 설명하기 위한 회로도이다.
도 17은 다른 실시예에 따른 상변화 메모리셀의 회로 구성을 설명하기 위한 회로도이다.
도 18은 일 실시예에 따른 상변화 메모리소자의 어레이 구조를 설명하기 위한 회로도이다.
도 19는 일 실시예에 따른 상변화층을 적용한 상변화 메모리소자의 동작방법을 설명하기 위한 그래프이다.
도 20은 비교예에 따른 상변화 메모리소자의 동작방법을 설명하기 위한 그래프이다.
도 21은 다른 실시예에 따른 상변화 메모리소자의 동작방법을 설명하기 위한 그래프이다.
도 22는 다른 실시예에 따른 상변화 메모리소자의 동작방법을 설명하기 위한 그래프이다.
도 23은 일 실시예에 따른 상변화 메모리소자의 스위칭 횟수에 따른 온(ON) 및 오프(OFF) 전류의 변화를 보여주는 그래프이다.
도 24는 다른 실시예에 따른 상변화 메모리소자의 프로그래밍 전압에 따른 상변화층의 저항 변화를 보여주는 그래프이다.
도 25는 다른 실시예에 따른 상변화 메모리소자에 적용될 수 있는 상변화층(P50)을 보여주는 단면도이다.
도 26은 다른 실시예에 따른 상변화 메모리소자를 보여주는 단면도이다.
도 27은 다른 실시예에 따른 상변화 메모리소자를 보여주는 단면도이다.
도 28은 도 27의 상변화 메모리소자가 가질 수 있는 평면 구조를 예시적으로 보여주는 평면도이다.
이하, 실시예들에 따른 상변화 메모리소자 및 그 동작방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 일 실시예에 따른 상변화 물질 및 이를 적용한 상변화 메모리소자를 보여주는 단면도이다.
도 1을 참조하면, 서로 이격된 제1 전극(E10) 및 제2 전극(E20)이 구비될 수 있고, 이들(E10, E20) 사이에 상변화층(P10)이 구비될 수 있다. 제1 전극(E10)은 하부전극일 수 있다. 예컨대, 제1 전극(E10)은 플러그형 전극일 수 있다. 이 경우, 제1 전극(E10)은 층간절연층(NL10)의 콘택홀(H1) 내에 구비될 수 있다. 도시하지는 않았지만, 층간절연층(NL10) 하면에 제1 전극(E10)과 접촉된 패드형 전극이 더 구비될 수 있다. 제2 전극(E20)은 상부전극일 수 있다. 제1 및 제2 전극(E10, E20)의 구조 및 이들과 상변화층(P10)의 배치 관계는 예시적인 것이고 달라질 수 있다.
상변화층(P10)은 층상 구조(layered structure)를 갖는 이차원 물질(two-dimensional material)(2D material)을 포함할 수 있다. 이차원 물질은 원자들이 소정의 결정구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 고체이다. 상변화층(P10)을 구성하는 이차원 물질은 이차원적 결정구조를 갖는 칼코게나이드계(chalcogenide-based) 물질을 포함할 수 있다. 상기 칼코게나이드계 물질은 금속 칼코게나이드계(metal chalcogenide-based) 물질이거나 비금속 칼코게나이드계(non-metal chalcogenide-based) 물질일 수 있다. 상기 금속 칼코게나이드계 물질은 Mo, Nb, Co 등으로 구성된 그룹 중 적어도 하나의 전이금속과 S, Se, Te 중 적어도 하나의 칼코겐(chalcogen) 원소를 포함할 수 있다. 상기 전이금속을 포함하는 칼코게나이드 물질은, 예컨대, MoTex, CoTex, NbSx 등일 수 있다. 또한, 상기 금속 칼코게나이드계 물질은 비전이금속(non-transition metal)을 포함하는 칼코게나이드계 물질일 수도 있다. 상기 비전이금속은, 예컨대, In, Tl, Sn 등일 수 있다. 즉, In, Tl, Sn 등의 비전이금속과 S, Se, Te와 같은 칼코겐 원소의 화합물이 상기 금속 칼코게나이드계 물질로 사용될 수 있다. 상기 비전이금속을 포함하는 칼코게나이드 물질은, 예컨대, SnSx, InxSey, In-S, Tl-Se 등일 수 있다. 또한, 상기 칼코게나이드계 물질은 비금속(non-metal) 칼코게나이드계 물질일 수 있다. 상기 비금속 칼코게나이드계 물질의 비금속 원소는, 예컨대, Ge를 포함할 수 있다. 이 경우, 상기 비금속 칼코게나이드계 물질은, 예컨대, Ge-Te, Ge-S, Ge-Se 등일 수 있다. 따라서, 상기 칼코게나이드계 물질은 MoTex, CoTex, NbSx, SnSx, InxSey, In-S, Tl-Se, Ge-Te, Ge-S 및 Ge-Se 중 적어도 하나를 포함할 수 있다. 이러한 칼코게나이드계 물질은 이원계 물질일 수 있다. 상기 InxSey는 2:3의 조성비(x:y)를 갖거나 그렇지 않을 수 있고, 상기 In-S, Tl-Se, Ge-Te, Ge-S, Ge-Se는 1:1의 조성비를 갖거나 그렇지 않을 수 있다. 여기서 제시한 구체적인 물질(원소)들은 예시적인 것이고, 그 밖에 다른 물질(원소)들이 적용될 수도 있다.
상변화층(P10)의 이차원 물질에 적용되는 상기 칼코게나이드계 물질은, 예컨대, MGx 로 표현될 수 있고, 여기서, M은 금속 원소이고, X는 칼코겐 원소이다. MGx에서 x가 2인 경우, MGx는 TMD(transition metal dichalcogenide)일 수 있다. 본 실시예에서 x는 1.5≤x＜2 를 만족할 수 있다. 이 경우, MGx는 엄밀한 의미로 TMD 라고 할 수 없다. 상기한 1.5≤x＜2 조건을 만족할 때, 상기 이차원 물질(즉, MGx)은 적정한 수준의 상변화 온도(phase change temperature)(제1 상이 제2 상으로 변화되는데 필요한 임계 온도)를 가질 수 있고, 그 결과, 우수한 상변화 특성 및 동작 특성을 나타낼 수 있다. 구체적인 예로, 상변화층(P10)의 이차원 물질(즉, MGx)은 약 200℃ 이상 약 500℃ 이하의 상변화 온도를 갖거나 약 300℃ 이상 약 500℃ 이하의 상변화 온도를 가질 수 있다. 이와 관련해서, 상기 이차원 물질(즉, MGx)은, 상변화를 이용한 메모리소자에서, 빠른 동작(read/write) 속도 및 우수한 데이터 보유 특성을 확보하는데 유리할 수 있다.
MoTe2의 상변화 온도는 약 850℃ 정도일 수 있고, NbS2의 상변화 온도는 약 850℃ 정도일 수 있고, CoTe2의 상변화 온도는 약 760℃ 정도일 수 있고, SnS2의 상변화 온도는 약 660℃ 정도일 수 있고, GeSe의 상변화 온도는 약 660℃ 정도일 수 있으며, GeS의 상변화 온도는 약 600℃ 정도일 수 있다. MoTe2, NbS2, CoTe2, SnS2, GeSe, GeS의 조성비를 변화시키거나 소정의 도펀트(dopant)를 추가하거나 다른 물질과 혼합함으로써, 이들의 상변화 온도를 적정 수준으로 제어할 수 있고 용융 온도를 낮출 수 있다. 한편, InS의 상변화 온도는 약 410℃ 정도일 수 있고, GeTe의 상변화 온도는 약 370℃ 정도일 수 있고, In2Se3의 상변화 온도는 약 220℃ 정도일 수 있으며, TlSe의 상변화 온도는 약 200℃ 정도일 수 있다. 이들의 경우에도, 조성비를 변화시키거나 소정 도펀트를 추가하거나 다른 물질과 혼합함으로써, 상변화 온도를 제어할 수 있고 용융 온도를 낮출 수 있다. 이와 관련해서, 본원의 실시예에 따르면, 상변화 온도가 약 200℃ 이상 약 500℃ 이하인 이차원 물질을 포함하는 상변화층(P10)을 구현할 수 있고, 이를 상변화 메모리소자에 적용할 수 있다. 따라서, 우수한 데이터 보유 특성(즉, 데이터 내구성)을 가지면서도 빠른 동작 속도를 갖는 상변화 메모리소자를 구현할 수 있다. 그러나 본원의 다양한 실시예에서 이차원 물질(상변화 물질)의 상변화 온도가 반드시 200∼500℃로 한정될 필요는 없으며, 상변화 온도의 범위는 달라질 수 있다. 또한, 상기 이차원 물질이 MGx인 경우, x가 반드시 1.5≤x＜2 를 만족할 필요는 없으며, x의 범위는 달라질 수 있다. 예컨대, 경우에 따라, x는 2＜x≤2.5 또는 2≤x≤2.5 를 만족할 수도 있다.
이상에서는 상변화층(P10)의 이차원 물질이 주로 칼코게나이드계 물질인 경우에 대해서 설명하였지만, 상변화층(P10)의 이차원 물질은 칼코게나이드계 물질이 아닌 다른 물질일 수 있다. 예컨대, 상변화층(P10)의 이차원 물질은 포스포린(phosphorene)일 수 있다. 이에 대해서는 추후에 도 8a 및 도 8b 등을 참조하여 보다 상세히 설명한다.
상변화층(P10)은 단일층의 이차원 물질로 구성되거나, 이차원 결정구조를 갖는 단일층이 반복 적층된 구조를 가질 수 있다. 상기 단일층이 반복 적층되더라도, 이차원 물질의 특성은 유지될 수 있다. 전자 구조적으로, 이차원 물질은 상태 밀도(density of state)(DOS)가 양자 우물 거동(quantum well behavior)을 따르는 물질로 정의될 수 있다. 복수의 이차원 단위 물질층이 적층된(약 100층 이하로 적층된) 물질에서도 상태 밀도(DOS)가 양자 우물 거동(quantum well behavior)을 따를 수 있기 때문에, 이런 관점에서, 상기 단일층이 반복 적층된 구조도 "이차원 물질"이라고 할 수 있다. 상기 단일층이 반복 적층된 구조에서 단일층들은 반데르발스 힘(van der Waals force)으로 결합될 수 있다. 따라서, 상변화층(P10)의 이차원 물질은 층상 구조(layered structure)를 가질 수 있다. 상기 층상 구조는 단층의 층상 구조이거나 복층의 층상 구조일 수 있다.
제1 전극(E10)과 제2 전극(E20)을 통해 상변화층(P10)에 인가되는 전기적 신호에 의해 상변화층(P10)을 구성하는 이차원 물질의 상(phase)이 변화될 수 있다. 상변화층(P10)은 제1 결정상(crystalline phase)를 가질 수 있고, 상기 전기적 신호의 인가에 의해 상변화층(P10)의 적어도 일부의 상이 상기 제1 결정상에서 제2 결정상으로 변화될 수 있다. 이에 대해서는 도 2를 참조하여 설명한다.
도 2는 도 1의 상변화층(P10) 일부의 상(phase)이 변화된 경우를 보여주는 단면도이다.
도 2를 참조하면, 제1 전극(E10)과 제2 전극(E20)을 통해서 상변화층(P10)에 소정의 전기적 신호(전기적 에너지)를 인가하면, 상변화층(P10)의 적어도 일부에서 이차원 물질의 상이 제1 결정상에서 제2 결정상으로 변화될 수 있다. 참조번호 R10은 상이 변화된 영역(즉, 상변화 영역)을 나타낸다. 상변화 영역(R10)의 상은 제2 결정상일 수 있고, 상변화층(P10)에서 상변화 영역(R10)을 제외한 나머지 영역의 상은 제1 결정상일 수 있다. 상변화층(P10)에 상변화 영역(R10)을 형성하는 동작을 세트(set) 동작이라고 할 수 있다. 상기 세트 동작에 의해 상변화층(P10)의 저항(전기 저항)은 낮아질 수 있다.
상변화 영역(R10)이 형성된 상태에서, 상변화층(P10)에 상기 전기적 신호와 다른 전기적 신호를 인가하면, 상변화 영역(R10)의 상이 다시 변화될 수 있다. 즉, 상변화 영역(R10)의 상이 상기 제2 결정상에서 상기 제1 결정상으로 변화될 수 있다. 결과적으로, 상변화층(P10)은 전체적으로 상기 제1 결정상을 가질 수 있다. 다시 말해, 도 2의 상변화층(P10)은 다시 도 1의 상변화층(P10)과 같이 변화될 수 있다. 상변화 영역(R10)의 상을 다시 제1 결정상으로 변화시키는 동작, 즉, 도 2의 상변화층(P10)은 다시 도 1의 상변화층(P10)과 같이 변화시키는 동작을 리세트(reset) 동작이라고 할 수 있다. 상기 리세트 동작에 의해 상변화층(P10)의 저항(전기 저항)은 높아질 수 있다. 도 2에 도시된 상변화 영역(R10)의 형태나 범위(사이즈)는 예시적인 것이고 이는 다양하게 변화될 수 있다.
도 3은 일 실시예에 따른 상변화층에 적용할 수 있는 이차원 물질층을 기판 상에 형성한 경우를 보여주는 TEM(transmission electron microscope) 사진이다. 이때, 상기 이차원 물질층은 MoTex층이었다.
도 3을 참조하면, MoTex층이 이차원적 층상 구조를 갖는 것을 확인할 수 있다. 또한, MoTex층이 약 1 nm 보다 얇은 두께(약 0.75 nm)를 갖는 단위층(mono-layer)을 포함하고, 상기 단위층이 복수 개 적층된 것을 확인할 수 있다. 도 3의 오른쪽 상단에는 MoTex층에 대한 TEM 회절 패턴이 포함되어 있다. 이러한 회절 패턴을 통해, MoTex층의 결정구조를 확인할 수 있다.
GeTe, GeSe, GeS와 같은 물질로 상변화층을 형성하더라도, GeTe, GeSe, GeS 등이 반드시 이차원 결정구조 및 층상 구조를 갖는 것은 아닐 수 있다. 따라서, 모든 GeTe 물질, 모든 GeSe 물질 또는 모든 GeS 물질이 이차원 구조를 갖는 것은 아닐 수 있다. 소정의 공정 및 조건을 이용하는 경우에, 이차원 구조(층상 구조)를 갖는 Ge-Te, Ge-Se, Ge-S 등을 형성할 수 있다. 이 물질들이 이차원 구조(층상 구조)를 갖는 경우, 그렇지 않은 경우와는 현저히 다른 특성/물성을 나타낼 수 있다. 이는 이들을 제외한 다른 물질들, 예컨대, MoTex, CoTex, NbSx, SnSx, InxSey, In-S, Tl-Se 등에 대해서도 마찬가지일 수 있다.
부가적으로, 실시예에 따른 상변화층에 적용되는 이차원 물질은 낮은 열전도도를 가질 수 있다. 예컨대, 상기 이차원 물질은 약 1 W/(m·K) 이하의 열전도도를 가질 수 있다. 상기 이차원 물질의 두께가 얇을 경우, 낮게는, 약 0.1 W/(m·K) 이하의 열전도도를 가질 수 있다. 이러한 점에서도, 실시예에 따른 이차원 물질은 메모리소자의 상변화 물질로 적용하기에 유리(적합)할 수 있다.
도 4a는 일 실시예에 따른 상변화층에 적용될 수 있는 이차원 물질의 제1 결정구조(즉, 제1 결정상)를 보여주는 도면이다. 본 실시예의 이차원 물질은 MGx 이고, 여기서, x는 편의상 2로 가정하였다. 상기 MGx는 MoTex 일 수 있다. 도 4a는 옆에서 바라본 구조(즉, side view)와 위에서 바라본 구조(즉, top view)를 포함한다. 이는 도 4b에서도 마찬가지이다.
도 4a를 참조하면, 상기 이차원 물질(MGx)이 가질 수 있는 제1 결정구조는, 예컨대, 2H 구조(즉, 2H phase)일 수 있다. 상기 2H 구조의 격자 상수 a, b, c는 각각 3.518Å, 3.518Å, 13.957Å 일 수 있고, 격자 사이의 각도 β는 120°일 수 있다. 여기서, 도면에 표시되지 않은 상수 c는 Z축 방향으로의 격자 상수를 나타낸다.
도 4b는 일 실시예에 따른 상변화층에 적용될 수 있는 이차원 물질의 제2 결정구조(즉, 제2 결정상)를 보여주는 도면이다. 본 실시예의 이차원 물질은 MGx 이고, 여기서, x는 편의상 2로 가정하였다. 상기 MGx는 MoTex 일 수 있다.
도 4b를 참조하면, 상기 이차원 물질(MGx)이 가질 수 있는 제2 결정구조는, 예컨대, 1T' 구조(즉, 1T' phase)일 수 있다. 상기 1T' 구조의 격자 상수 a, b, c는 각각 6.33Å, 3.469Å, 13.86Å 일 수 있고, 격자 사이의 각도 β는 93.55°일 수 있다. 여기서, c는 Z축 방향으로의 격자 상수를 나타낸다.
도 4a의 제1 결정구조(결정상) 및 도 4b의 제2 결정구조(결정상)는, 예컨대, 도 1의 상변화층(P10)의 이차원 물질이 가질 수 있는 두 가지 결정구조(결정상)에 해당될 수 있다. 예컨대, 도 1의 상변화층(P10)은 전체적으로 도 4a의 결정구조를 가질 수 있고, 도 2의 상변화 영역(R10)은 도 4b의 결정구조를 가질 수 있다. 도 4a의 결정구조(2H phase)를 갖는 이차원 물질은 반도체 특성을 가질 수 있고, 도 4b의 결정구조(1T' phase)를 갖는 이차원 물질은 도전체(금속) 특성을 가질 수 있다. 따라서, 이차원 물질의 결정구조(결정상)에 따라, 전기 저항이 달라질 수 있다.
도 4a 및 도 4b에 도시된 결정구조는 MGx 에서 x가 2인 경우를 가정한 것이므로, x가 1.5≤x＜2 를 만족하는 경우의 결정구조는 도 4a 및 도 4b에서 설명한 바에서 다소 변화될 수 있다. 그러나 이 경우에도 2H 구조(2H phase)라는 표현과 1T' 구조(1T' phase)라는 표현은 유효하게 사용될 수 있다.
도 5a 및 도 5b는 다른 실시예에 따른 상변화층에 적용될 수 있는 이차원 물질의 제1 결정구조(제1 결정상) 및 제2 결정구조(제2 결정상)를 각각 보여주는 도면이다. 본 실시예의 이차원 물질은 In-S 이고, 여기서, In과 S의 조성비는 1:1로 가정하였다.
도 5a는 In-S가 가질 수 있는 제1 결정상인 D3h phase를 보여주고, 도 5b는 In-S가 가질 수 있는 제2 결정상인 D3d phase를 보여준다. In-S에 인가되는 전기적 에너지에 의해 In-S의 상은 D3h phase와 D3d phase 사이에서 변화될 수 있다. In-S가 어느 결정상을 갖느냐에 따라, In-S의 전기 저항이 달라질 수 있다. 여기서는, In-S에서 In과 S의 조성비가 1:1인 경우를 도시하고 설명하였지만, 상기 조성비는 1:1로 한정되지 않고 변화될 수 있다. In-S에서 In과 S의 조성비가 1:1이 아닌 경우라도, D3h phase의 구조 또는 D3d phase의 구조를 대체적으로 유지하기 때문에, D3h phase 및 D3d phase라는 표현은 유효하게 사용될 수 있다.
도 6a 및 도 6b는 다른 실시예에 따른 상변화층에 적용될 수 있는 이차원 물질의 제1 결정구조(제1 결정상) 및 제2 결정구조(제2 결정상)를 각각 보여주는 도면이다. 본 실시예의 이차원 물질은 InxSey 이고, In과 Se의 조성비(x:y)는 2:3으로 가정하였다.
도 6a는 InxSey가 가질 수 있는 제1 결정상인 α phase를 보여주고, 도 6b는 InxSey가 가질 수 있는 제2 결정상인 β phase를 보여준다. InxSey에 인가되는 전기적 에너지에 의해 InxSey의 상은 α phase와 β phase 사이에서 변화될 수 있다. InxSey가 어느 결정상을 갖느냐에 따라, InxSey의 전기 저항이 달라질 수 있다. 여기서는, InxSey에서 In과 Se의 조성비(x:y)가 2:3인 경우를 도시하고 설명하였지만, 상기 조성비(x:y)는 2:3으로 한정되지 않고 변화될 수 있다.
도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b 등을 참조하여 설명한 이차원 물질(상변화 물질)의 상을 변화시키는데 필요한 전류 밀도, 즉, 프로그래밍 전류 밀도는 약 106 A/㎠ 이상일 수 있다. 상기 프로그래밍 전류 밀도는, 예를 들어, 약 107 A/㎠ 정도일 수 있다. 이러한 프로그래밍 전류 밀도는 상변화 메모리소자에 사용하기에 적합한 수준일 수 있다.
도 7은 다른 실시예에 따른 상변화 물질을 보여주는 평면도이다.
도 7을 참조하면, 상변화층(P15)은 층상 구조의 이차원 물질을 포함할 수 있고, 상기 이차원 물질은 제1 칼코게나이드계 물질(M15) 및 제2 칼코게나이드계 물질(M25)을 포함할 수 있다. 다시 말해, 상변화층(P15)은 제1 칼코게나이드계 물질(M15)과 제2 칼코게나이드계 물질(M25)의 혼합물을 포함할 수 있다. 복수의 제1 칼코게나이드계 물질(M15)과 복수의 제2 칼코게나이드계 물질(M25)이 랜덤하게(randomly) 그리고 불규칙적으로 배열될 수 있다. 제1 칼코게나이드계 물질(M15)과 제2 칼코게나이드계 물질(M25)은 불규칙적인 형태를 가질 수 있다. 소정의 기판 상에 제1 칼코게나이드계 물질(M15)의 소오스 물질과 제2 칼코게나이드계 물질(M25)의 소오스 물질을 동시에 주입하면서 이들(M15, M25)의 형성 공정을 진행하면, 제1 칼코게나이드계 물질(M15)과 제2 칼코게나이드계 물질(M25)이 불규칙적인 형태를 갖고 랜덤한 위치에 형성될 수 있다. 그러나, 경우에 따라서는, 제1 칼코게나이드계 물질(M15)과 제2 칼코게나이드계 물질(M25)이 규칙적인 형태를 갖고 규칙적으로 배열될 수 있다.
제1 칼코게나이드계 물질(M15) 또는 제2 칼코게나이드계 물질(M25)은 도 1을 참조하여 설명한 칼코게나이드계 물질에 대응될 수 있다. 예컨대, 제1 칼코게나이드계 물질(M15)은 MoTex, CoTex, NbSx, SnSx, InxSey, In-S, Tl-Se, Ge-Te, Ge-S 및 Ge-Se 중 하나일 수 있고, 제2 칼코게나이드계 물질(M25)은 제1 칼코게나이드계 물질(M15)과 다른 물질일 수 있다. 구체적인 예로, 제1 칼코게나이드계 물질(M15)은 MoTex 일 수 있고, 제2 칼코게나이드계 물질(M25)은 WTex 일 수 있다. 상기 MoTex의 x는 1.5≤x＜2 를 만족할 수 있고, 상기 WTex의 x는 1.5≤x≤2.5 를 만족할 수 있다. 또는, 상기 MoTex의 x는 1.5≤x≤2.5 를 만족할 수 있고, 상기 WTex의 x도 1.5≤x≤2.5 를 만족할 수 있다. 이와 같이, 서로 다른 칼코게나이드계 물질(M15, M25)을 혼합하여 상변화층(P15)을 형성하면, 상변화층(P15)의 상변화 온도를 적절한 수준으로 용이하게 조절할 수 있다. 예컨대, 상변화층(P15)은 약 200℃ 이상 약 500℃ 이하의 상변화 온도를 갖거나 약 300℃ 이상 약 500℃ 이하의 상변화 온도를 가질 수 있다. 여기서는, 제1 칼코게나이드계 물질(M15)이 MoTex 이고, 제2 칼코게나이드계 물질(M25)이 WTex 인 경우를 주로 설명하였지만, 이들의 물질은 다양하게 변화될 수 있다. 또한, 도 7과 같은 이차원 구조가 수직 방향으로 복수 개 적층될 수 있다.
도 7과 같은 상변화층(P15)을 이용하면, 제1 칼코게나이드계 물질(M15) 및 제2 칼코게나이드계 물질(M25) 중 어느 하나만 선택적으로 상변화시킬 수 있기 때문에, 상변화가 발생하는 유효 영역의 크기를 줄일 수 있다. 또한, 경우에 따라서는, 제1 단계에서 제1 칼코게나이드계 물질(M15)을 상변화시키고, 제2 단계에서 제2 칼코게나이드계 물질(M25)을 상변화시킬 수 있다. 따라서, 우수한 성능 확보 및 다양한 동작 특성 구현에 유리할 수 있다.
도 8a 및 도 8b는 다른 실시예에 따른 상변화층에 적용될 수 있는 이차원 물질을 설명하기 위한 도면이다. 본 실시예는 상기 이차원 물질이 포스포린(phosphorene)인 경우를 보여준다. 도 8a는 포스포린(phosphorene)이 가질 수 있는 제1 결정구조(즉, 제1 결정상)를 보여주고, 도 8b는 포스포린(phosphorene)이 가질 수 있는 제2 결정구조(즉, 제2 결정상)를 보여준다.
도 8a를 참조하면, 포스포린(phosphorene)이 가질 수 있는 제1 결정구조는, 이른바, black phase일 수 있다. 상기 black phase의 side view에서 상대적으로 위쪽에 위치하는 인(phosphorus)(P) 원자와 상대적으로 아래쪽에 위치하는 인(P) 원자는, 편의상, 서로 다른 색으로 표시하였다. 따라서, top view에서도 인(P) 원자의 Z축 방향으로의 상대적인 위치를 확인할 수 있다. 이는 도 8b에서도 마찬가지이다.
도 8b를 참조하면, 포스포린(phosphorene)이 가질 수 있는 제2 결정구조는, 이른바, blue phase일 수 있다. Blue phase는 side view 및 top view 모두에서 도 8a의 black phase와 다른 구조를 가질 수 있다.
도 8a의 black phase를 갖는 포스포린(phosphorene)은 상대적으로 낮은 저항(Low R)을 가질 수 있고, 도 8b의 blue phase를 갖는 포스포린(phosphorene)은 상대적으로 높은 저항(High R)을 가질 수 있다. 포스포린(phosphorene)에 인가되는 전기적 신호(에너지)에 따라서, 그 상은 black phase와 blue phase 사이에서 변화될 수 있다. 예컨대, 포스포린(phosphorene)의 상을 변화시키는데 필요한 전류 밀도, 즉, 프로그래밍 전류 밀도는 약 106 A/㎠ 이상일 수 있다. 상기 프로그래밍 전류 밀도는, 예를 들어, 약 107 A/㎠ 정도일 수 있다. 이러한 프로그래밍 전류 밀도는 상변화 메모리소자에 사용하기에 적합할 수 있다.
이상에서 설명한 상변화층(P10, P15)은 이차원 물질의 층상 구조 내에 구비된 인터칼레이션(intercalation) 물질을 더 포함할 수 있다. 인터칼레이션 물질은 상기 층상 구조의 층 간에 삽입될 수 있다. 상기 인터칼레이션 물질은, 예컨대, Li을 포함할 수 있다. 이러한 인터칼레이션 물질에 의해 상기 이차원 물질의 상변화 온도가 적절히 제어될 수 있고, 그 밖에 다른 특성도 조절될 수 있다.
또한, 상변화층(P10, P15)은 이차원 물질에 도핑된 도펀트(dopant)를 더 포함할 수 있다. 상기 도펀트는 앞서 언급한 인터칼레이션 물질과 달리 상기 이차원 물질의 층 구조 내에 구비될 수 있다. 상기 도펀트는, 예컨대, N, O, Si, W 중 적어도 하나를 포함할 수 있다. 이러한 도펀트에 의해 상기 이차원 물질의 상변화 온도가 적절히 제어될 수 있고, 그 밖에 다른 특성도 조절될 수 있다.
한편, 도 1의 상변화층(P10)은, 예컨대, 약 50 nm 이하의 두께를 가질 수 있다. 상변화층(P10)이 칼코게나이드계 이차원 물질로 구성된 경우, 단층의 칼코게나이드계 물질은 약 0.75 nm 정도의 두께를 가질 수 있다. 한편, 상변화층(P10)이 포스포린(phosphorene)으로 구성된 경우, 단층의 포스포린은 약 0.34 nm 정도의 두께를 가질 수 있다. 상변화층(P10)은 복수의 단일층(즉, 2D layer)을 포함하는 층상 구조를 가질 수 있으므로, 층상 구조를 구성하는 층(2D layer)의 개수가 늘어날수록 상변화층(P10)의 두께는 증가할 수 있다. 이와 관련해서, 상변화층(P10)은 약 50 nm 정도 혹은 그 이하의 두께를 가질 수 있다. 상변화층(P10)의 총 두께가 약 50 nm 정도로 두껍더라도 유효하게 상이 변화되는 영역, 즉, 유효 상변화 영역의 두께는 비교적 얇을 수 있다. 예컨대, 상기 유효 상변화 영역의 두께는 약 25 nm 이하 또는 약 10 nm 이하일 수 있다. 그러나 여기서 설명한 상변화층(P10)의 전체 두께 및 상기 유효 상변화 영역의 두께는 예시적인 것이고 달라질 수 있다. 경우에 따라서는, 상변화층(P10)이 50 nm 이상의 두께를 가질 수도 있다.
도 1에서는 상변화층(P10)에 포함된 이차원 물질의 레이어(layer)(즉, 2D layer)가 기판(미도시)과 평행한 경우를 도시하였지만, 경우에 따라서는, 상기 레이어(즉, 2D layer)가 기판(미도시)에 수직하게 배치될 수 있다. 그 일례가 도 9에 도시되어 있다.
도 9를 참조하면, 제1 전극(E10)과 제2 전극(E20) 사이에 구비된 상변화층(P10')은 층상 구조를 갖는 이차원 물질을 포함할 수 있다. 상변화층(P10')의 층상 구조를 구성하는 레이어(즉, 2D layer)는 기판(미도시)에 수직하게 배열될 수 있다. 상기 레이어(즉, 2D layer)의 형성 방향은 공정 조건에 따라 달라질 수 있다. 즉, 공정 조건을 조절함으로써, 상기 레이어를 기판(미도시)에 수직하게 형성할 수 있다. 이는 이차원 물질의 형성 공정 분야에서 잘 알려진 바와 같을 수 있으므로, 이에 대한 자세한 설명은 배제한다.
또한, 도시하지는 않았지만, 경우에 따라서는, 기판에 수직한 레이어(즉, 2D layer) 및 기판에 평행한 레이어(즉, 2D layer)를 모두 포함하는 상변화층을 형성할 수도 있다. 기판에 수직한 레이어(즉, 2D layer)와 기판에 평행한 레이어(즉, 2D layer)가 랜덤하게 배치된 구조를 갖는 상변화층을 형성할 수 있고, 이를 상변화 메모리소자에 적용할 수 있다.
한편, 도 1 및 도 9에서 제1 전극(E10)과 제2 전극(E20)은 일반적인 상변화 메모리 분야에서 사용되는 전극 물질을 포함할 수 있다. 예컨대, 제1 전극(E10) 및 제2 전극(E20) 중 적어도 하나는 TiN(titanium nitride), TaN(tantalum nitride), WN(tungsten nitride), WNC(tungsten nitride carbide), 도핑된 실리콘(doped-Si) 등으로 구성된 다양한 도전 물질 중 적어도 하나를 포함할 수 있다. 제1 전극(E10)은 하부전극이라고 할 수 있고, 히팅 전극(heating electrode) 또는 저항성 전극(resistive electrode)이라고 할 수 있다. 제2 전극(E20)은 상부전극이라고 할 수 있다.
도 10은 다른 실시예에 따른 상변화 메모리소자를 보여주는 단면도이다.
도 10을 참조하면, 제1 전극(E11)은 패드(pad) 혹은 층(layer) 형상의 전극부(EP1) 및 전극부(EP1) 상에 구비된 플러그형 전극부(EP2)를 포함할 수 있다. 플러그형 전극부(EP2)는 층간절연층(NL11) 내에 구비될 수 있다. 플러그형 전극부(EP2)는 상변화층(P11)보다 작은 폭을 갖고 상변화층(P11)의 하면에 접촉될 수 있다. 상변화층(P11) 상에 제2 전극(E21)이 구비될 수 있다. 상변화층(P11)은 도 1 내지 도 9를 참조하여 설명한 바와 같이 층상 구조를 갖는 이차원 물질을 포함할 수 있다. 상변화층(P11)에서 플러그형 전극부(EP2)에 접촉된 일부 영역(R11)은 "상변화 영역"일 수 있다. 상변화 영역(R11)은 도 2의 상변화 영역(R10)에 대응될 수 있다.
도 11은 다른 실시예에 따른 상변화 메모리소자를 보여주는 단면도이다.
도 11을 참조하면, 상변화층(P12)은 패드(pad) 형상 혹은 층(layer) 형상의 부분(이하, 패드부)(PP1) 및 패드부(PP1) 아래에 구비된 플러그부(PP2)를 포함할 수 있다. 층간절연층(NL12) 내에 플러그부(PP2)가 구비될 수 있고, 층간절연층(NL12) 상에 패드부(PP1)가 구비될 수 있다. 층간절연층(NL12)의 하면에 플러그부(PP2)와 접촉된 제1 전극(E12)이 구비될 수 있다. 플러그부(PP2)는 제1 전극(E12)보다 작은 폭을 갖고 제1 전극(E12)에 접촉될 수 있다. 상변화층(P12)의 패드부(PP1) 상에 제2 전극(E22)이 구비될 수 있다. 상변화층(P12)에서 제1 전극(E12)에 접촉된 일부 영역(R12)은 "상변화 영역"일 수 있다.
도 10의 구조는 제조공정이 용이할 수 있다. 공정의 용이성 측면에서, 도 10의 구조가 도 11의 구조보다 유리할 수 있다. 한편, 도 11의 구조에서 상변화 영역(R12)의 크기는 도 10의 상변화 영역(R11)보다 작을 수 있기 때문에, 우수한 상변화 특성의 확보 측면에서는 도 11의 구조가 도 10의 구조보다 유리할 수 있다. 필요에 따라, 도 10의 구조 또는 도 11의 구조를 선택적으로 사용할 수 있다. 경우에 따라서는, 하나의 상변화 메모리소자에 도 10의 구조(단위셀 구조) 및 도 11의 구조(단위셀 구조)를 함께 사용할 수도 있다.
도 12는 일 실시예에 따른 상변화 물질에 적용될 수 있는 이차원 물질의 상변화에 따른 부피 변화를 설명하기 위한 도면이다. 도 12는 이차원 물질인 MGx의 결정구조가 제1 결정구조(2H phase)와 제2 결정구조(1T' phase) 사이에서 변화되는 경우를 보여준다.
도 12를 참조하면, 이차원 물질(MGx)의 결정구조가 제1 결정상(2H phase)과 제2 결정상(1T' phase) 사이에서 변화됨에 따라, 약 1.5% 정도의 부피 변화가 발생할 수 있다. 실시예들에 따른 이차원 물질의 상변화에 따른 부피 변화량은 약 3% 미만 혹은 약 2% 미만일 수 있다.
도 13은 비교예에 따른 상변화 물질의 상변화에 따른 부피 변화를 설명하기 위한 도면이다. 상기 비교예에 따른 상변화 물질은 GST (Ge2Sb2Te5) 였다.
도 13을 참조하면, 비교예에 따른 상변화 물질인 Ge2Sb2Te5의 상(phase)이 비정질과 결정질(즉, face-centered cubic)(FCC) 사이에서 변화됨에 따라, 약 7% 정도의 부피 변화가 발생한다. 이는 도 12에서 설명한 실시예에 따른 이차원 물질의 상변화에 따른 부피 변화량(약 1.5%)보다 약 4.7배 정도 큰 수치이다.
도 12 및 도 13에서 살펴본 바와 같이, 실시예에 따른 이차원 물질의 상변화에 따른 부피 변화량(약 1.5%)은 비교예에 따른 상변화 물질의 상변화에 따른 부피 변화량(약 7%)보다 상당히 작을 수 있다. 특히, 이차원 물질은 그 두께가 얇기 때문에, 유효 상변화 영역의 사이즈는 기존의 상변화 물질의 그것보다 상대적으로 작을 수 있고, 유효 상변화 영역의 부피 변화는 매우 작을 수 있다. 상변화에 따른 부피 변화량이 작을수록 소자의 내구성 및 신뢰성이 개선될 수 있다. 따라서, 본원의 실시예들에 따른 이차원 물질을 상변화 물질로 적용하면, 상변화 메모리소자의 내구성 및 신뢰성을 크게 개선할 수 있다.
한편, 실시예에 따른 상변화 물질로 적용될 수 있는 MGx (ex, MoTex)의 리세트 동작을 위한 활성화 에너지(activation energy)는 약 0.89 eV 정도일 수 있고, 비교예에 따른 GST (Ge2Sb2Te5)의 리세트 동작을 위한 활성화 에너지는 2.56∼2.59 eV 정도일 수 있다. 또한, GST (Ge2Sb2Te5)의 세트 동작을 위한 활성화 에너지는 2.84∼3.10 eV 정도일 수 있다. 이와 같이, 실시예에 따른 이차원 물질의 상변화를 위한 활성화 에너지가 비교예에 따른 상변화 물질(GST)의 그것보다 상당히 낮을 수 있다. 실시예에 따른 이차원 물질의 상변화를 위한 활성화 에너지는 1 eV 보다 작을 수 있고, 비교예에 따른 상변화 물질(GST)의 상변화를 위한 활성화 에너지는 2.5 eV 보다 클 수 있다. 따라서, 실시예에 따른 이차원 물질을 상변화 물질로 적용하면, 상변화 속도, 즉, 동작 속도를 크게 향상시킬 수 있다. 부가해서, 실시예에 따른 이차원 물질(MGx)의 formula unit(F.U.)의 부피는 150Å3 정도일 수 있고, 비교예에 따른 GST (Ge2Sb2Te5)의 formula unit(F.U.)의 부피는 200Å3 정도일 수 있다.
도 14는 일 실시예에 따른 상변화 물질의 상변화에 따른 저항 변화량을 측정한 결과를 보여주는 그래프이다. 도 14는 MGx의 상이 2H 및 1T'인 경우 각각에 대해서 온도에 따른 저항을 보여준다.
도 14를 참조하면, 실시예에 따른 상변화 물질의 상변화에 따른 저항 변화량(비율)은 약 104∼105 정도인 것을 알 수 있다. 이는 비교예에 따른 상변화 물질인 GST (Ge2Sb2Te5)의 상변화에 따른 저항 변화량이 약 103∼104 정도인 것을 고려하면, 상대적으로 높은 수치이다. 따라서, 실시예에 따른 상변화 물질을 이용하면, 메모리 윈도우(memory window)가 넓고 우수한 동작 특성을 갖는 메모리소자를 구현할 수 있다.
한편, 일 실시예에 따른 상변화 물질(MGx)의 2H 결정구조에서의 에너지 밴드갭(energy bandgap)은 약 1∼1.1 eV 정도일 수 있고, 1T' 결정구조에서의 에너지 밴드갭은 약 0.06 eV 정도일 수 있다. 비교예에 따른 상변화 물질(Ge2Sb2Te5)의 비정질 상태에서의 에너지 밴드갭은 약 0.5∼2 eV 정도일 수 있고, 결정질(FCC) 상태에서의 에너지 밴드갭은 약 0.5∼1.5 eV 정도일 수 있다. 따라서, 실시예에 따른 상변화 물질의 상변화에 따른 에너지 밴드갭의 변화량이 비교예에 따른 상변화 물질의 그것보다 클 수 있다.
실시예에 따른 제1 전극과 상변화층 및 제2 전극은 하나의 단위셀(unit cell)을 구성할 수 있고, 상기 단위셀에 전기적으로 연결된 스위칭소자가 더 구비될 수 있다. 상기 단위셀 및 이에 연결된 스위칭소자가 하나의 메모리셀을 구성한다고 할 수 있다. 이때, 상기 스위칭소자로는 트랜지스터(transistor), 다이오드(diode), 문턱스위치(threshold switch), 바리스터(varistor) 등 다양한 소자가 사용될 수 있다. 이에 대해서는 도 15 내지 도 17을 참조하여 보다 상세히 설명한다.
도 15는 일 실시예에 따른 상변화 메모리셀의 회로 구성을 설명하기 위한 회로도이다.
도 15를 참조하면, 실시예에 따른 메모리요소(ME1)가 구비될 수 있고, 메모리요소(ME1)에 전기적으로 연결된 스위칭소자(SD1)가 구비될 수 있다. 메모리요소(ME1)는 도 1 내지 도 11 등을 참조하여 설명한 상변화층을 포함할 수 있다. 메모리요소(ME1)는 상기 상변화층 및 이에 연결된 제1 및 제2 전극을 포함하는 단위셀일 수 있다. 본 실시예에서 스위칭소자(SD1)는 트랜지스터일 수 있다. 예컨대, 스위칭소자(SD1)는 MOSFET(metal-oxide-semiconductor field-effect transistor), BJT(bipolar junction transistor) 등과 같은 트랜지스터일 수 있다. 메모리요소(ME1)는 비트라인(BL)에 연결될 수 있고, 스위칭소자(SD1)는 워드라인(WL)에 연결될 수 있다. 비트라인(BL)과 워드라인(WL)은 서로 교차하는 방향으로 연장될 수 있다.
도 16은 다른 실시예에 따른 상변화 메모리셀의 회로 구성을 설명하기 위한 회로도이다.
도 16을 참조하면, 메모리요소(ME1)가 구비될 수 있고, 메모리요소(ME1)에 전기적으로 연결된 스위칭소자(SD2)가 구비될 수 있다. 스위칭소자(SD2)는 다이오드(diode)일 수 있다. 예컨대, 스위칭소자(SD2)는 PN 다이오드나 쇼트키(Schottky) 다이오드 등일 수 있고, 실리콘 기반의 다이오드이거나 산화물 반도체 기반의 다이오드일 수도 있다. 그 밖에도 상기 다이오드의 종류나 구성 물질은 다양하게 변화될 수 있다. 워드라인(WL)과 비트라인(BL)이 상호 교차하도록 배치될 수 있고, 이들 사이의 교차점에 메모리요소(ME1) 및 스위칭소자(SD2)가 연결될 수 있다.
도 17은 다른 실시예에 따른 상변화 메모리셀의 회로 구성을 설명하기 위한 회로도이다.
도 17을 참조하면, 메모리요소(ME1)가 구비될 수 있고, 메모리요소(ME1)에 전기적으로 연결된 스위칭소자(SD3)가 구비될 수 있다. 스위칭소자(SD3)는 문턱스위치(threshold switch)일 수 있다. 예컨대, 스위칭소자(SD3)는 OTS(Ovonic threshold switch)일 수 있다. 메모리요소(ME1)와 스위칭소자(SD3)는 워드라인(WL)과 비트라인(BL)의 교차점에 구비될 수 있다. 경우에 따라서는, 스위칭소자(SD3)로 바리스터(varistor)를 적용할 수도 있다.
도 18은 일 실시예에 따른 상변화 메모리소자의 어레이 구조를 설명하기 위한 회로도이다.
도 18을 참조하면, 복수의 워드라인(WL1∼WLn)이 서로 평행하게 배열될 수 있고, 복수의 비트라인(BL1∼BLn)이 복수의 워드라인(WL1∼WLn)과 수직하게 배열될 수 있다. 복수의 비트라인(BL1∼BLn)은 복수의 워드라인(WL1∼WLn)과 교차하도록 배치될 수 있다. 복수의 워드라인(WL1∼WLn)과 복수의 비트라인(BL1∼BLn)의 교차점 각각에 메모리셀(MC1)이 구비될 수 있다. 각각이 메모리셀(MC1)은 메모리요소(ME10) 및 이에 연결된 스위칭소자(SD10)를 포함할 수 있다. 메모리셀(MC1)의 구성은 도 15 내지 도 17을 참조하여 설명한 바와 동일하거나 유사할 수 있다. 이와 같이, 도 18의 상변화 메모리소자는 이차원적인 어레이 구조를 가질 수 있다. 그러나, 실시예에 따른 상변화 메모리소자의 어레이 구조는 도 18에 도시된 바에 한정되지 않고 다양하게 변화될 수 있다.
이하에서는 도 19, 도 21, 도 22를 참조하여 실시예들에 따른 상변화 메모리소자의 동작방법을 설명한다.
도 19는 일 실시예에 따른 상변화층을 적용한 상변화 메모리소자의 동작방법을 설명하기 위한 그래프이다. 본 실시예의 상변화층 및 이를 적용한 상변화 메모리소자는 도 1 내지 도 11 및 도 15 내지 도 18 등을 참조하여 설명한 바와 동일하거나 유사할 수 있다. 따라서, 상기 상변화층은 층상 구조를 갖는 이차원 물질을 포함할 수 있고, 상기 이차원 물질은, 예컨대, 칼코게나이드계(chalcogenide-based) 물질 또는 포스포린(phosphorene)을 포함할 수 있다. 상기 칼코게나이드계 물질은, 예컨대, MoTex, CoTex, NbSx, SnSx, InxSey, In-S, Tl-Se, Ge-Te, Ge-S 및 Ge-Se 중 적어도 하나를 포함할 수 있다. 상기 칼코게나이드계 물질이 MGx (여기서, M은 금속 원소이고, G는 칼코겐 원소)로 표현되는 경우, 예컨대, x는 1.5≤x＜2 를 만족할 수 있다. 또한, 상기 이차원 물질은 인터칼레이션(intercalation) 물질을 더 포함하거나 및/또는 도펀트(dopant)를 더 포함할 수 있다.
도 19를 참조하면, 좌측의 Y축은 상변화층에 인가하는 전기적 입력 신호의 세기를 나타내고, 우측의 Y축은 상변화층과 관련된 온도를 나타낸다. 우측의 Y축에 표시된 Tc1, Tc2는 각각 상변화층을 구성하는 이차원 물질의 제1 상변화 온도 및 제2 상변화 온도를 나타내고, Tm은 상기 이차원 물질의 용융 온도(melting tempurature)를 나타낸다. 제1 상변화 온도(Tc1)는 이차원 물질의 제1 결정상을 제2 결정상으로 변화시키는 임계 온도일 수 있고, 제2 상변화 온도(Tc2)는 상기 제2 결정상을 상기 제2 결정상으로 변화시키는 임계 온도일 수 있다. 제1 상변화 온도(Tc1)는 제2 상변화 온도(Tc2)보다 클 수 있다. 용융 온도(Tm)는 제1 상변화 온도(Tc1)보다 클 수 있다. 한편, X축은 시간을 나타낸다.
상기 상변화층에 대한 세트(set) 동작을 수행할 수 있다. 상기 세트 동작은 상기 상변화층을 구성하는 이차원 물질의 적어도 일부의 상을 제1 결정상에서 제2 결정상으로 변화시키는 동작일 수 있다. 상기 제1 결정상은, 예컨대, 2H 결정상(도 4a 참조)일 수 있고, 상기 제2 결정상은, 예컨대, 1T' 결정상(도 4b 참조)일 수 있다. 상기 세트 동작은 상기 상변화층에 제1 전기적 신호를 제1 시간 동안 인가하는 단계를 포함할 수 있다. 상기 제1 전기적 신호를 인가하는 단계는 상기 이차원 물질을 제1 상변화 온도(Tc1)보다 높은 제1 온도로 가열한 후 냉각하도록 구성될 수 있다. 이러한 세트 동작에 의해 상변화층의 저항(전기 저항)(R)이 감소할 수 있고, 상변화층은 세트 상태가 되었다고 할 수 있다.
상기 상변화층에 대한 리세트(reset) 동작을 수행할 수 있다. 상기 리세트 동작은 상기 상변화층을 구성하는 이차원 물질의 적어도 일부의 상을 상기 제2 결정상(ex, 1T' 결정상)에서 상기 제1 결정상(ex, 2H 결정상)으로 변화시키는 동작일 수 있다. 상기 리세트 동작은 상기 상변화층에 제2 전기적 신호를 상기 제1 시간보다 긴 제2 시간 동안 인가하는 단계를 포함할 수 있다. 상기 제2 전기적 신호의 세기(레벨)는 상기 제1 전기적 신호의 세기(레벨)보다 낮을 수 있다. 상기 제2 전기적 신호를 인가하는 단계는 상기 이차원 물질을 제1 상변화 온도(Tc1)보다 낮고 제2 상변화 온도(Tc2)보다 높은 제2 온도에서 어닐링하도록 구성될 수 있다. 이러한 리세트 동작에 의해 상변화층의 저항(전기 저항)(R)이 증가할 수 있고, 상변화층은 리세트 상태가 되었다고 할 수 있다.
제1 상변화 온도(Tc1)는, 예컨대, 약 200℃ 보다 크거나 같고 약 500℃ 보다 작거나 같을 수 있다. 또는, 제1 상변화 온도(Tc1)는 약 300℃ 보다 크거나 같고 약 500℃ 보다 작거나 같을 수 있다. 제2 상변화 온도(Tc2)는, 예컨대, 약 100℃ 보다 크거나 같고 약 300℃ 보다 작거나 같을 수 있다. 용융 온도(Tm)는 제1 상변화 온도(Tc1)보다 높을 수 있다. 예컨대, 용융 온도(Tm)는 제1 상변화 온도(Tc1)의 2배 내지 3배 정도 높은 온도일 수 있다. 구체적인 예로, 용융 온도(Tm)는 약 600℃ 내지 약 1000℃ 정도일 수 있다. 그러나, 제1 상변화 온도(Tc1), 제2 상변화 온도(Tc2) 및 용융 온도(Tm)는 상변화층을 구성하는 이차원 물질의 종류에 따라 달라질 수 있다.
본 실시예에서 상기 세트 동작을 위한 온도, 즉, 상기 제1 온도는 상기 이차원 물질의 용융 온도(Tm)보다 낮을 수 있다. 또한, 상기 리세트 동작을 위한 온도, 즉, 상기 제2 온도도 상기 용융 온도(Tm)보다 낮을 수 있다. 따라서, 상기 세트 동작에서 상기 제1 결정상은 용융 상태(즉, 액체 상태)를 거치지 않고 상기 제2 결정상으로 변화될 수 있다. 또한, 상기 리세트 동작에서 상기 제2 결정상은 용융 상태(즉, 액체 상태)를 거치지 않고 상기 제1 결정상으로 변화될 수 있다. 한편, 도 19에서 세트 동작을 위한 상기 제1 전기적 신호 및 리세트 동작을 위한 상기 제2 전기적 신호는, 예컨대, 전압 신호일 수 있다. 제1 및 제2 전극 사이에 전압을 인가함으로써 상변화층에 전류가 흐를 수 있고, 상기 전류에 의한 줄 히팅(Joule heating)에 의해 상변화가 발생할 수 있다. 그러나, 상황에 따라서는, 상기 제1 및 제2 전기적 신호를 전류 신호로 여길 수도 있다.
도 20은 비교예에 따른 상변화 메모리소자의 동작방법을 설명하기 위한 그래프이다. 도 20의 동작방법은 기존의 상변화 물질(ex, Ge-Sb-Te)을 이용하는 상변화 메모리소자에 대한 것이다.
도 20을 참조하면, 기존의 상변화 물질(ex, Ge-Sb-Te)을 이용하는 상변화 메모리소자의 경우, 리세트 동작을 통해 결정질(crystalline)의 상변화 물질을 비정질(amorphous)로 변화시키고(저항은 증가), 세트 동작을 통해 비정질의 상변화 물질을 결정질로 변화시킨다(저항은 감소). 상기 리세트 동작은 고전압을 이용해서 짧은 시간 동안 수행하고, 상기 세트 동작은 저전압을 이용해서 긴 시간 동안 수행한다. 상기 리세트 동작에 의해 상변화층의 온도는 용융 온도(Tm) 이상으로 증가되고, 상기 세트 동작에 의해 상변화층의 온도는 결정화 온도(Tcryst) 이상으로 증가된다.
본원의 실시예(도 19)에서는 세트 동작을 위해 높은 파워의 전기적 신호를 짧은 시간 동안 사용하고, 리세트 동작을 위해 상대적으로 낮은 파워의 전기적 신호를 긴 시간 동안 사용하는데 반해, 상기 비교예(도 20)에서는 리세트 동작을 위해 고전압을, 세트 동작을 위해 저전압을 사용한다. 이런 측면에서 본원의 실시예에 따른 상변화 메모리소자의 동작방법은 비교예에 따른 상변화 메모리소자의 동작방법과 차이가 있다. 또한, 본원의 실시예에서는 상변화 물질을 구성하는 이차원 물질의 상을 제1 결정상과 제2 결정상 사이에서 가역적으로 변화시키는데 반해, 비교예에 따른 상변화 메모리소자에서는 상변화 물질의 상을 결정상과 비정질상 사이에서 변화시키기 때문에, 이러한 점에서도 실시예에 따른 상변화 메모리소자의 동작방법은 비교예에 따른 상변화 메모리소자의 동작방법과 차이가 있다. 또한, 본원의 실시예에서는 용융 온도(Tm)보다 낮은 온도에서 세트 및 리세트 동작이 이루어질 수 있기 때문에, 용융 온도(Tm) 이상의 온도에서 리세트 동작을 수행하는 비교예에 따른 상변화 메모리소자의 동작방법과 차이가 있다.
도 21은 다른 실시예에 따른 상변화 메모리소자의 동작방법을 설명하기 위한 그래프이다. 도 21은 도 19에서 변형된 것으로, X축 및 좌우측의 Y축이 나타내는 바는 도 19와 동일하다. 이는 도 22에서도 마찬가지이다.
도 21을 참조하면, 상변화층에 대한 세트 동작은 상변화층을 용융 온도(Tm)보다 높은 온도로 가열하도록 수행될 수 있다. 다시 말해, 세트 동작을 위해 상변화층에 제1 전기적 신호를 인가하는 단계는 상기 이차원 물질을 용융 온도(Tm)보다 높은 온도(제1 온도)로 가열한 후 냉각하도록 구성될 수 있다. 이 경우, 상변화층을 구성하는 이차원 물질의 상은 제1 결정상(ex, 2H 결정상)에서 용융 상태(즉, 액체 상태)를 거쳐 제2 결정상(ex, 1T' 결정상)으로 변화될 수 있다. 이와 같이, 용융 상태(액체 상태)를 거쳐서 상변화를 진행하면, 상변화 속도가 더 빨라질 수 있다. 한편, 상변화층에 대한 리세트 동작은 도 19를 참조하여 설명한 바와 실질적으로 동일하거나 유사할 수 있다. 따라서, 상기 리세트 동작에서 상기 이차원 물질은 제1 상변화 온도(Tc1)보다 낮고 제2 상변화 온도(Tc2)보다 높은 온도(제2 온도)에서 어닐링될 수 있다.
도 22는 다른 실시예에 따른 상변화 메모리소자의 동작방법을 설명하기 위한 그래프이다.
도 22를 참조하면, 상변화층에 대한 세트 동작은 도 21을 참조하여 설명한 바와 실질적으로 동일하거나 유사할 수 있다. 즉, 세트 동작은 상변화층을 용융 온도(Tm)보다 높은 온도로 가열하도록 수행될 수 있다. 다시 말해, 상기 세트 동작은 상기 상변화층에 제1 전기적 신호를 인가하는 단계를 포함할 수 있고, 상기 제1 전기적 신호를 인가하는 단계는 상기 상변화층을 용융 온도(Tm) 이상으로 가열하도록 수행될 수 있다. 한편, 상변화층에 대한 리세트 동작은 상기 상변화층에 제2 전기적 신호를 인가하는 단계를 포함할 수 있고, 상기 제2 전기적 신호를 인가하는 단계는 초기 가열 단계 및 후속 어닐링 단계를 포함할 수 있다. 상기 초기 가열 단계에서 상기 이차원 물질은 용융 온도(Tm) 이상으로 가열될 수 있다. 상기 후속 어닐링 단계에서 상기 이차원 물질은 제1 상변화 온도(Tc1)보다 낮고 제2 상변화 온도(Tc2)보다 높은 온도에서 어닐링될 수 있다. 따라서, 상기 리세트 동작에서 의해 상변화층의 적어도 일부는 제2 결정상(ex, 1T' 결정상)에서 용융 상태(액체 상태)를 거쳐 제1 결정상(ex, 2H 결정상)으로 변화될 수 있다. 따라서, 본 실시예에 따르면, 세트 동작 및 리세트 동작 모두에서 상변화층의 상이 용융 상태(액체 상태)를 거쳐서 변화될 수 있다. 이 경우, 세트 동작 및 리세트 동작의 속도가 빨라질 수 있다. 도 21 및 도 22에서 언급한 "용융 상태"는 완전 용융 상태는 물론 부분 용융 상태까지 포함하는 개념일 수 있다. 또한, 실시예에 따르면, 다양한 방법을 이용해서 상변화층의 용융 온도(Tm)를 적정 수준으로 낮출 수 있기 때문에, 도 21 및 도 22에서와 같이 용융 온도(Tm) 이상의 온도를 이용하더라도, 승온 동작을 비교적 용이하게 수행할 수 있다.
이상에서는 도 19, 도 21 및 도 22를 참조하여 다양한 실시예에 따른 상변화 메모리소자의 동작방법을 설명하였지만, 이는 예시적인 것이고 다양하게 변화될 수 있다. 또한, 이 방법들은 주로 2H 결정상 및 1T' 결정상에 대하여 예시적으로 설명하였지만, 다른 결정상(제1 및 제2 결정상)을 갖는 이차원 물질에 대해서도 동일하게 적용될 수 있다.
실시예에 따른 상변화 메모리소자는 온(ON) 및 오프(OFF), 두 가지 상태를 갖는 싱글-비트(single-bit) 메모리소자일 수 있다. 상기 온(ON) 상태는 도 19 등에서 설명한 세트 상태에 대응될 수 있고, 제1 결정상을 갖는 상변화층의 일부가 제2 결정상으로 변화된 경우에 해당될 수 있다. 상기 오프(OFF) 상태는 도 19 등에서 설명한 리세트 상태에 대응될 수 있고, 상변화층 전체가 제1 결정상을 갖는 경우에 해당될 수 있다. 상변화 메모리소자가 싱글-비트 동작을 하는 경우, 도 23과 같은 특성을 나타낼 수 있다.
도 23은 일 실시예에 따른 상변화 메모리소자의 스위칭 횟수에 따른 온(ON) 및 오프(OFF) 전류의 변화를 보여주는 그래프이다.
도 23을 참조하면, 온(ON) 상태에서는 상변화층의 저항이 낮아, 높은 전류 레벨을 나타낼 수 있다. 오프(OFF) 상태에서는 상변화층의 저항이 높아, 낮은 전류 레벨을 나타낼 수 있다. 온(ON) 상태는 데이터 '1'에 대응되고, 오프(OFF) 상태는 데이터 '0'에 대응하거나, 그 반대일 수 있다. 따라서, 상변화 메모리소자는 하나의 메모리셀에 '0' 또는 '1'의 데이터를 저장하는 싱글-비트 메모리 동작을 할 수 있다.
다른 실시예에 따르면, 상변화 메모리소자는 멀티-비트(multi-bit) 메모리 특성을 갖도록 구성될 수 있다. 이 경우, 상기 상변화 메모리소자는 도 24에 도시된 바와 같은 특성을 나타낼 수 있다.
도 24는 다른 실시예에 따른 상변화 메모리소자의 프로그래밍 전압에 따른 상변화층의 저항 변화를 보여주는 그래프이다.
도 24를 참조하면, 프로그래밍 전압이 변화됨에 따라, 상변화층의 저항(전기 저항)이 여러 단계로 변화될 수 있다. 다시 말해, 프로그래밍 전압에 따라, 상변화층은 서로 분명히 구분되는 3개 이상의 저항 레벨을 가질 수 있다. 일례로, 상변화층은 제1 저항 레벨(R1), 제2 저항 레벨(R2), 제3 저항 레벨(R3) 및 제4 저항 레벨(R4)을 가질 수 있다. 제1 저항 레벨(R1)은 데이터 '00'에 대응될 수 있고, 제2 저항 레벨(R2)은 데이터 '01'에 대응될 수 있고, 제3 저항 레벨(R3)은 데이터 '10'에 대응될 수 있으며, 제4 저항 레벨(R4)은 데이터 '11'에 대응될 수 있다. 따라서, 상변화 메모리소자는 멀티-비트 메모리 특성을 가질 수 있다. 여기서는, 상변화층이 4개의 저항 레벨을 갖는 경우를 설명하였지만, 이는 예시적인 것이고, 상변화층은 3개 혹은 5개 이상의 저항 레벨을 가질 수도 있다.
멀티-비트 메모리 특성을 갖는 상변화 메모리소자를 구현하는 방법은 다양할 수 있다. 일례로, 도 1과 같은 상변화 메모리소자의 상변화층(P10)에서 상변화되는 영역의 사이즈(두께)를 단계적으로 증가시킴으로써 멀티-비트 메모리 특성을 구현할 수 있다. 예를 들어, 상변화층(P10)이 복수의 이차원 단일층(2D층)으로 구성된 경우, 제1 단계에서는 n개의 단일층 영역의 상을 변화시키고, 제2 단계에서는 2n개의 단일층 영역의 상을 변화시키고, 제3 단계에서는 3n개의 단일층 영역의 상을 변화시키고, 제4 단계에서는 4n개의 단일층 영역의 상을 변화시킬 수 있다. 상변화층(P10)에 인가되는 전기적 신호의 세기나 인가 시간을 조절함으로써, 이러한 단계적 상변화를 실현할 수 있다. 따라서, 층상 구조를 갖는 하나의 상변화층(P10)을 이용해서 멀티-비트 메모리 특성을 구현할 수 있다.
다른 실시예에 따르면, 이차원 물질을 구비한 제1 물질층과 이와 다른 물질을 구비한 제2 물질층을 교대로 적층한 다층(multi-layer) 구조의 상변화층을 이용해서 멀티-비트 메모리 특성을 구현할 수 있다. 이에 대해서는 도 25를 참조하여 보다 상세하게 설명한다.
도 25는 다른 실시예에 따른 상변화 메모리소자에 적용될 수 있는 상변화층(P50)을 보여주는 단면도이다.
도 25를 참조하면, 상변화층(P50)은 제1 물질층(L10)과 제2 물질층(L20)이 교대로 적층된 구조를 가질 수 있다. 제1 물질층(L10)은 이차원 물질을 구비할 수 있고, 제2 물질층(L20)은 제1 물질층(L10)과 다른 물질을 구비할 수 있다. 예컨대, 제1 물질층(L10)의 구성 물질은 도 1 등에서 설명한 상변화층(P10)의 구성 물질과 동일하거나 유사할 수 있다. 따라서, 제1 물질층(L10)은 층상 구조를 갖는 이차원 물질을 포함할 수 있고, 상기 이차원 물질은 칼코게나이드계 물질을 포함하거나 포스포린(phosphorene)을 포함할 수 있다. 제2 물질층(L20)은 도전성 물질 또는 반도체 물질을 포함할 수 있다. 또한, 제2 물질층(L20)의 물질은 제1 물질층(L10)과 반응하지 않거나 반응성이 낮이 물질일 수 있다. 구체적인 예로, 제2 물질층(L20)은 TiN, TaN, WN, Ti, W, Ta, Al, Cu, Pt 등과 같은 금속이거나 TiO2, ZnOx 등과 같은 산화물일 수 있다.
도 25와 같은 상변화층(P50)을 포함하는 상변화 메모리소자의 동작시, 제1 단계에서 첫번째(최하부) 제1 물질층(L10)의 상을 변화시키고, 제2 단계에서 두번째 제1 물질층(L10)의 상을 변화시키고, 제3 단계에서 세번째 제1 물질층(L10)의 상을 변화시킬 수 있다. 상변화가 일어난 제1 물질층(L10)의 개수에 따라서, 데이터가 달라질 수 있다. 이와 같이 다층 구조의 상변화층(P50)을 형성하고 복수의 제1 물질층(L10)에 대해 단계적으로 상변화 동작을 수행하면, 멀티-레벨 및 멀티-비트의 메모리 특성을 용이하게 구현할 수 있다. 도 25에서는 3개의 제1 물질층(L10)을 사용한 경우에 대해서 도시하고 설명하였지만, 2개 혹은 4개 이상의 제1 물질층(L10)을 사용할 수 있다. 또한, 도 25에서는 제2 물질층(L20)이 도전체 또는 반도체인 경우를 설명하였지만, 얇은 두께의 터널 절연막을 제2 물질층(L20)으로 적용할 수도 있다.
도 26은 다른 실시예에 따른 상변화 메모리소자를 보여주는 단면도이다. 본 실시예는 적층형 상변화 메모리소자에 대한 것이다.
도 26을 참조하면, 기판(SUB100) 상에 복수의 메모리소자부(ML100, ML200, ML300)가 적층될 수 있다. 여기서는, 복수의 메모리소자부(ML100, ML200, ML300)가 제1 메모리소자부(ML100), 제2 메모리소자부(ML200) 및 제3 메모리소자부(ML300)를 포함하는 경우를 예시적으로 설명한다. 복수의 메모리소자부(ML100, ML200, ML300) 각각은, 예컨대, 도 18을 참조하여 설명한 바와 같은 어레이 구조(회로 구조)를 포함할 수 있다. 복수의 메모리소자부(ML100, ML200, ML300)는 층간절연층(NL100, NL200)을 사이에 두고 적층될 수 있다. 제1 메모리소자부(ML100)와 제2 메모리소자부(ML200) 사이에 제1 층간절연층(NL100)이 구비될 수 있고, 제2 메모리소자부(ML200)와 제3 메모리소자부(ML300) 사이에 제2 층간절연층(NL200)이 구비될 수 있다. 도시하지는 않았지만, 제3 메모리소자부(ML300) 상에 별도의 층간절연층과 별도의 메모리소자부가 1회 이상 교대로 더 적층될 수 있다.
실시예에 따르면, 상변화층(메모리층)을 비교적 저온 공정(약 600℃ 이하 또는 약 500℃ 이하의 공정)으로 용이하게 형성할 수 있다. 따라서, 도 26과 같은 적층형 상변화 메모리소자를 용이하게 제조할 수 있다. 상변화층을 형성하는데 고온 공정(고온 증착 또는 고온 어닐링 공정)이 요구되거나 에피택셜(epitaxial) 성장 공정 등이 요구되는 경우, 도 26과 같은 적층형 상변화 메모리소자를 구현하기가 어려울 수 있다. 이는 고온 공정에 의해 소자의 다른 부분이 손상될 수 있고, 에피택셜(epitaxial) 성장을 위한 씨드층(seed layer) 제공이 용이하지 않기 때문일 수 있다. 그러나 본원의 실시예에 따르면, 상변화층의 이차원 물질을 비교적 저온(약 600℃ 이하 또는 약 500℃ 이하의 온도)에서 용이하게 형성할 수 있기 때문에, 고온 공정에 의한 제약 없이, 적층형 상변화 메모리소자를 용이하게 제조할 수 있다. 이 경우, 복수의 메모리소자부(ML100, ML200, ML300)를 수직 방향으로 적층함으로써 단위 면적당 메모리셀의 개수를 크게 증가시킬 수 있기 때문에, 메모리소자의 저장 밀도 및 용량을 크게 증가시킬 수 있다. 또한, 고온 공정을 사용할 경우, 기판(SUB100)으로 사용할 수 있는 물질에 제약이 따를 수 있는데, 본 실시예에서는 비교적 저온 공정을 사용할 수 있기 때문에, 기판(SUB100)에 적용할 수 있는 물질의 종류를 다양화할 수 있다.
다른 실시예에 따르면, 제1 전극과 제2 전극을 수평 방향으로 이격하여 배치할 수 있고, 이들(상기 제1 및 제2 전극) 사이에 상변화층을 구비시킬 수 있다. 즉, 수평 구조(lateral structure)를 갖는 단위셀 및 이를 포함하는 메모리소자를 제조할 수 있다. 이에 대해서는 도 27 및 도 28을 참조하여 예시적으로 설명한다.
도 27은 다른 실시예에 따른 상변화 메모리소자를 보여주는 단면도이다.
도 27을 참조하면, 기판(SUB17) 상에 상변화층(P17)이 구비될 수 있고, 상변화층(P17)의 양단에 각각 접촉(또는 연결)된 제1 전극(E17) 및 제2 전극(E27)이 구비될 수 있다. 상변화층(P17)은 도 1 내지 도 9 등을 참조하여 설명한 상변화층(P10, P10', P15)에 대응하거나 그와 유사할 수 있다. 상변화층(P17)은 두 개의 절연층(N17, N27) 사이에 배치될 수 있다. 즉, 기판(SUB17)과 상변화층(P17) 사이에 제1 절연층(N17)이 구비될 수 있고, 상변화층(P17) 상에 제2 절연층(N27)이 구비될 수 있다. 제1 절연층(N17), 상변화층(P17) 및 제2 절연층(N27)이 하나의 적층구조체를 구성한다고 할 수 있고, 상기 적층구조체의 양단을 덮도록 제1 전극(E17)과 제2 전극(E27)이 구비될 수 있다.
도 28은 도 27의 상변화 메모리소자가 가질 수 있는 평면 구조를 예시적으로 보여주는 평면도이다. 도 28은 도 27의 제1 전극(E17), 제2 전극(E27) 및 상변화층(P17)을 위에서 바라본 구조(즉, top view)를 예시적으로 보여준다.
도 28을 참조하면, 제1 전극(E17)과 제2 전극(E27)이 수평 방향으로 상호 이격될 수 있고, 이들 사이에 상변화층(P17)이 배치될 수 있다. 제1 전극(E17) 및 제2 전극(E27)은 상변화층(P17)의 양단에 각각 접촉(또는 연결)될 수 있다. 제1 전극(E17)과 제2 전극(E27)은 상변화층(P17)에 대하여 상호 비대칭적인 구조를 가질 수 있다. 예컨대, 제1 전극(E17)과 제2 전극(E27) 중 어느 하나는 다른 하나보다 상대적으로 작은 사이즈를 가질 수 있다. 여기서는, 제1 전극(E17)의 사이즈가 제2 전극(E27)보다 작은 경우가 도시되어 있다. 제1 전극(E17) 및 제2 전극(E27)은 각각 도 1의 제1 전극(E10) 및 제2 전극(E20)에 대응된다고 할 수 있다. 상대적으로 작은 사이즈를 갖는 제1 전극(E17)에 접촉된 상변화층(P17)의 일부 영역에서 상변화가 발생할 수 있다. 이와 같이 수평 구조(lateral structure)를 갖는 상변화 메모리소자를 구성하고, 작은 사이즈의 제1 전극(E17)을 사용할 경우, 상변화층(P17)에서 상변화가 발생하는 영역의 부피를 크게 줄일 수 있다. 따라서, 동작 특성 개선에 유리할 수 있다.
도 27 및 도 28을 참조하여 설명한 수평형 상변화 메모리소자의 구조는 예시적인 것에 불과하고, 이 구조는 다양하게 변화될 수 있다. 예컨대, 제1 절연층(N17) 및 제2 절연층(N27) 중 적어도 하나는 구비되지 않을 수 있고, 경우에 따라서는, 상변화층과 절연층을 2회 이상 교대로 적층할 수도 있다. 또한, 제1 전극(E17) 및 제2 전극(E27)의 형태나 사이즈도 다양하게 변화될 수 있다. 또한, 수형형 상변화 메모리소자는 도 15 내지 도 17의 회로 구성 및 도 18의 어레이 구조를 갖도록 제조될 수 있다. 또한, 수평형 상변화 메모리소자는 도 26의 적층형 메모리소자에 적용될 수 있다. 예컨대, 도 26의 복수의 메모리소자부(ML100, ML200, ML300) 중 적어도 하나는 수평형 상변화 메모리소자의 구성을 가질 수 있다.
이상에서 설명한 다양한 실시예에 따르면, 층상 구조를 갖는 이차원 물질을 이용해서 우수한 물성을 갖는 상변화층 및 이를 적용한 고성능의 메모리소자를 구현할 수 있다. 특히, 동작 속도 개선, 데이터 내구성 확보, 낮은 열전도도, 저전력 구동 등 여러 요구조건을 만족할 수 있는 상변화층 및 이를 포함하는 메모리소자를 구현할 수 있다. 또한, 필요에 따라서, 멀티-비트 메모리 특성을 갖는 상변화 메모리소자 및/또는 적층형 상변화 메모리소자를 용이하게 구현할 수 있고, 이를 통해 다양한 효과를 얻을 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 11, 도 15 내지 도 18 및 도 25 내지 도 28을 참조하여 설명한 상변화 메모리소자의 구성은 다양하게 변형될 수 있음을 알 수 있을 것이다. 또한, 도 19와 도 21 및 도 22를 참조하여 설명한 상변화 메모리소자의 동작방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
E10, E11, E12 : 제1 전극 E20, E21, E22 : 제2 전극
H1 : 콘택홀 NL10, NL11, NL12 : 층간절연층
P10, P11, P12 : 상변화층 R10, R11, R12 : 상변화 영역
WL, WL1∼WLn : 워드라인 BL, BL1∼BLn : 비트라인
ME1, ME10 : 메모리요소 SD1∼SD3, SD10 : 스위칭소자
MC1 : 메모리셀 L10 : 제1 물질층
L20 : 제2 물질층 ML100∼ML300 : 메모리소자부
NL100, NL200 : 층간절연층 SUB100 : 기판

Claims (28)

  1. 제1 전극;
    상기 제1 전극과 이격된 제2 전극; 및
    상기 제1 및 제2 전극 사이에 구비된 것으로, 층상 구조의 이차원 물질(2D material)을 포함하는 상변화층;을 구비하고,
    상기 제1 및 제2 전극을 통해 상기 상변화층에 인가되는 전기적 신호에 의해 상기 이차원 물질의 상(phase)이 제1 결정상에서 제2 결정상으로 변화되고,
    상기 제2 결정상은 상기 제1 결정상과 다른 결정 구조를 가지고, 상기 제1 결정상과 상기 제2 결정상 중 어느 것도 비정질상이 아닌 상변화 메모리소자.
  2. 제 1 항에 있어서,
    상기 이차원 물질은 칼코게나이드계(chalcogenide-based) 물질을 포함하는 상변화 메모리소자.
  3. 제 2 항에 있어서,
    상기 칼코게나이드계 물질은 MoTex, CoTex, NbSx, SnSx, InxSey, In-S, Tl-Se, Ge-Te, Ge-S 및 Ge-Se 중 적어도 하나를 포함하는 상변화 메모리소자.
  4. 제 2 항에 있어서,
    상기 칼코게나이드계 물질은 MGx (여기서, M은 금속 원소이고, G는 칼코겐 원소)이고, x는 1.5≤x＜2 를 만족하는 상변화 메모리소자.
  5. 제 2 항에 있어서,
    상기 이차원 물질은 제1 칼코게나이드계 물질과 제2 칼코게나이드계 물질의 혼합물을 포함하는 상변화 메모리소자.
  6. 제 5 항에 있어서,
    상기 제1 칼코게나이드계 물질은 MoTex 이고,
    상기 제2 칼코게나이드계 물질은 WTex 인 상변화 메모리소자.
  7. 제 1 항에 있어서,
    상기 이차원 물질은 포스포린(phosphorene)을 포함하는 상변화 메모리소자.
  8. 제 1 내지 7 항 중 어느 한 항에 있어서,
    상기 상변화층은 상기 이차원 물질의 층상 구조 내에 구비된 인터칼레이션(intercalation) 물질을 더 포함하고,
    상기 인터칼레이션 물질은 Li을 포함하는 상변화 메모리소자.
  9. 제 1 내지 7 항 중 어느 한 항에 있어서,
    상기 상변화층은 상기 이차원 물질에 도핑된 도펀트(dopant)를 더 포함하고,
    상기 도펀트는 N, O, Si, W 중 적어도 하나를 포함하는 상변화 메모리소자.
  10. 제 1 항에 있어서,
    상기 이차원 물질의 상변화 온도는 200℃ 보다 크거나 같고 500℃ 보다 작거나 같은 상변화 메모리소자.
  11. 제 1 항에 있어서,
    상기 상변화층은 50 nm 이하의 두께를 갖는 상변화 메모리소자.
  12. 제 1 항에 있어서,
    상기 이차원 물질의 층상 구조의 레이어(layer)는 기판과 평행한 상변화 메모리소자.
  13. 제 1 항에 있어서,
    상기 이차원 물질의 층상 구조의 레이어(layer)는 기판에 수직한 상변화 메모리소자.
  14. 제 1 항에 있어서,
    상기 제1 전극은 플러그형 전극부를 포함하고,
    상기 플러그형 전극부는 상기 상변화층보다 작은 폭을 갖고 상기 상변화층에 접촉된 상변화 메모리소자.
  15. 제 1 항에 있어서,
    상기 상변화층은 플러그부를 포함하고,
    상기 플러그부는 상기 제1 전극보다 작은 폭을 갖고 상기 제1 전극에 접촉된 상변화 메모리소자.
  16. 제 1 항에 있어서,
    상기 제1 전극, 상기 상변화층 및 상기 제2 전극은 단위셀을 구성하고,
    상기 단위셀에 전기적으로 연결된 스위칭소자가 더 구비되며,
    상기 스위칭소자는 트랜지스터, 다이오드, 문턱스위치(threshold switch) 및 바리스터(varistor) 중 어느 하나를 포함하는 상변화 메모리소자.
  17. 제 1 항에 있어서,
    상기 상변화층은 멀티-비트(multi-bit) 메모리 특성을 갖도록 구성된 상변화 메모리소자.
  18. 제 17 항에 있어서,
    상기 상변화층은 상기 이차원 물질을 구비한 제1 물질층과 이와 다른 물질을 구비한 제2 물질층이 교대로 적층된 다층(multi-layer) 구조를 갖고,
    상기 다층 구조에 의해 멀티-비트 메모리 특성을 갖는 상변화 메모리소자.
  19. 제 1 항에 있어서,
    상기 상변화 메모리소자는 기판 상에 적층된 복수의 메모리소자부를 포함하는 적층형 메모리소자인 상변화 메모리소자.
  20. 청구항 1에 기재된 상변화 메모리소자의 동작방법에 있어서,
    상기 상변화층에 제1 전기적 신호를 제1 시간 동안 인가하여 상기 이차원 물질의 적어도 일부의 상을 제1 결정상에서 제2 결정상으로 변화시키는 단계; 및
    상기 상변화층에 제2 전기적 신호를 상기 제1 시간보다 긴 제2 시간 동안 인가하여 상기 이차원 물질의 적어도 일부의 상을 상기 제2 결정상에서 상기 제1 결정상으로 변화시키는 단계;를 포함하고,
    상기 제1 전기적 신호에 의해 상기 상변화층의 저항이 감소하여 세트 상태가 되고, 상기 제2 전기적 신호에 의해 상기 상변화층의 저항이 증가하여 리세트 상태가 되는 상변화 메모리소자의 동작방법.
  21. 제 20 항에 있어서,
    상기 상변화층은 제1 상변화 온도 및 제2 상변화 온도를 갖고, 상기 제1 상변화 온도는 상기 제1 결정상이 상기 제2 결정상으로 변화되는 임계 온도이고, 상기 제2 상변화 온도는 상기 제2 결정상이 상기 제1 결정상으로 변화되는 임계 온도이며, 상기 제1 상변화 온도는 상기 제2 상변화 온도보다 크고,
    상기 제1 전기적 신호를 인가하는 단계는 상기 이차원 물질을 상기 제1 상변화 온도보다 높은 제1 온도로 가열한 후 냉각하도록 구성되고,
    상기 제2 전기적 신호를 인가하는 단계는 상기 이차원 물질을 상기 제1 상변화 온도보다 낮고 상기 제2 상변화 온도보다 높은 제2 온도에서 어닐링하도록 구성된 상변화 메모리소자의 동작방법.
  22. 제 21 항에 있어서,
    상기 제1 온도는 상기 이차원 물질의 용융 온도(melting temperature)보다 낮은 상변화 메모리소자의 동작방법.
  23. 제 21 항에 있어서,
    상기 제1 온도는 상기 이차원 물질의 용융 온도보다 높고,
    상기 제2 온도는 상기 이차원 물질의 용융 온도보다 낮은 상변화 메모리소자의 동작방법.
  24. 제 21 항에 있어서,
    상기 제2 전기적 신호를 인가하는 단계는 초기 가열 단계 및 후속 어닐링 단계를 포함하고,
    상기 초기 가열 단계에서 상기 이차원 물질을 용융 온도 이상으로 가열하고,
    상기 후속 어닐링 단계에서 상기 이차원 물질을 상기 제2 온도로 어닐링하는 상변화 메모리소자의 동작방법.
  25. 제 21 항에 있어서,
    상기 제1 상변화 온도는 200℃ 보다 크거나 같고 500℃ 보다 작거나 같은 상변화 메모리소자의 동작방법.
  26. 제 21 항에 있어서,
    상기 제2 상변화 온도는 100℃ 보다 크거나 같고 300℃ 보다 작거나 같은 상변화 메모리소자의 동작방법.
  27. 제 20 항에 있어서,
    상기 이차원 물질은 칼코게나이드계(chalcogenide-based) 물질을 포함하는 상변화 메모리소자의 동작방법.
  28. 제 20 항에 있어서,
    상기 이차원 물질은 포스포린(phosphorene)을 포함하는 상변화 메모리소자의 동작방법.
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