KR102527200B1 - 수직 원자 트랜지스터 및 이의 동작방법 - Google Patents
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Abstract
트랜지스터에 신규한 확산장벽층이 있는 수직 원자트랜지스터 및 이의 동작 방법이 개시된다. 저항변화 특성의 이온 채널층이 도입됨으로 인해, 메모리 셀의 수를 늘이지 않더라도 더 많은 정보를 저장할 수 있는 트랜지스터의 멀티레벨 셀 구현이 가능해진다. 또한, 이온 채널층을 수직 구조로 제작함으로써 트랜지스터의 집적도를 크게 높일 수 있다.
Description
본 발명은 수직 원자 트랜지스터에 관한 것으로, 더욱 자세하게는 도전성 브릿지를 이용한 메모리 특성이 있는 수직 원자 트랜지스터 및 이의 동작방법에 관한 것이다.
최근의 디지털 정보통신 및 가전산업의 발달로 인해 저전력 및 고집적화 소자에 대한 요구가 증대하고 있는데 반해, 기존의 전하 제어를 기반으로 한 소자의 사용 전력 및 고집적화는 한계점에 이른 것으로 알려지고 있다. 이러한 한계점을 극복하기 위해 유기 또는 무기 소재의 상 변화(phase change) 및 자기장의 변화 등을 이용한 새로운 메모리 소자에 관한 연구가 활발하게 진행되고 있다. 이러한 메모리 소자들의 정보저장방식은 물질의 상태 변화를 유도하여 물질 자체의 저항을 변화시키는 원리를 이용한다. 예를 들어, 차세대 비휘발성 메모리 소자로는 상변화 메모리 소자(Phase-change RAM; PRAM), 자기 메모리 소자(Magnetic RAM; MRAM) 및 저항 변화 메모리 소자(Resistance change RAM; ReRAM)가 있다.
비휘발성 메모리의 대표적인 소자인 플래시 메모리의 경우, 데이터의 프로그램 및 소거 동작을 위해 높은 동작전압이 요구된다. 따라서 45 nm 이하의 선폭으로 스케일 다운(scale down)하여 제작하는 경우에는, 인접하는 셀들 사이의 간섭으로 인해 오동작이 발생할 수 있으며, 느린 동작속도 및 과도한 소비전력이 문제가 되고 있다.
이를 해결하기위해 대안으로 제시되고 있는 비휘발성 메모리 특성의 자성 소자(Magnetic RAM, MRAM)는 복잡한 제조공정 및 다층 구조, 읽기/쓰기 동작의 작은 마진으로 인해 상용화를 위해서는 좀 더 많은 연구가 필요한 상황이다. 따라서, 이들 소자의 단점을 극복한 저전력, 고집적, 낮은 제조 공정비의 차세대 비휘발성 메모리 소자의 개발은 필수적인 연구 분야이다.
종래의 트랜지스터의 경우, 소스 전극, 드레인 전극, 게이트전극의 3단자(3-terminal)로 구성되어 있으며, 실리콘의 캐리어 농도를 조절 하는 원리를 이용하여 소자를 동작한다. 즉, 게이트 전극의 전압을 조절함으로써 소스 전극과 드레인 전극 사이의 저항의 크기를 조절할 수 있는 소자이다. 이러한 트랜지스터는 전원 오프와 동시에 기억된 논리가 사라지는 특징을 가지고 있고, 트랜지스터를 연산소자로 사용하기 위해서는 기억을 담당하는 메모리 부분이 따로 배치되어야 한다. 이로 인해 메모리와 연산소자 간에 데이터를 저장하고, 불러오는 과정에서 병목현상이 발생하여 트랜지스터의 속도저하가 생기고, 또한 수평방향의 채널을 사용하기 때문에 집적도 향상에 한계가 있다.
또한, 플래시 메모리 소자와 마찬가지로 상기 차세대 비휘발성 메모리 소자들에 대해서도 메모리 셀의 수를 늘리지 않더라도 더 많은 정보를 저장할 수 있는 멀티-레벨 셀을 구현하기 위한 시도가 계속되고 있지만, 제대로 멀티레벨 동작을 구현하고 있는 소자는 거의 없다.
미국 출원 특허인 US13/871,040(출원일 2013.04.26.)은 도전성 브릿지(conductive bridge) 저항 메모리에 관한 것으로, 비휘발성 메모리에서 저항 S/W에 대한 프로그래머블 금속화 셀(PMC) 제조 방법에 관한 것을 설명하고 있다. 셀 동작시에 전기장 값을 낮추고, 높은 전기장에서 디펙트 발생을 억제함으로써 리키지 전류를 감소하여 디바이스의 성능을 향상시키기 위해 메모리층과 이온 공급층 사이에 반도체층을 구비하여 리키지 전류를 억제할 수 있는 구조이다. 이는 기본 구조가 2전극 구조이고, 반도체층을 구비함으로 인해서 리키지 전류는 저하되나, 반도체층을 포함한 저항 변화층의 저항 증가로 반복 동작시의 비휘발성 메모리 특성의 신뢰성이 저하되는 단점을 보인다.
또한, 미국 출원 특허인 US13/347840(출원일 2012.01.12.)은 활성층이 있는 비휘발성이고, 저항 메모리 셀에 관한 것으로, 활물질이 제1전극과 금속 또는 금속실리사이드의 제2전극 사이에 있고, 제1전극과 활물질 사이에는 장벽이 존재하는 구조로 제조된 2전극 구조로, CBRAM (Conductive bridging random access memory)이다. 활성층 내에 이온의 이동으로 도전성 브릿지가 형성되어 비휘발성 메모리 기능을 수행하는 2전극 구조로, 활성층의 한 측면에 유전체층을 배치하여 이온의 확산을 방지하는 역할을 하는 측면에서는 유사한 면이 있으나, 본 발명과는 달리 유전체층의 위치가 이온 소스층에 접하여 있지 않는 구조이다.
또한, 일본 출원 특허인 2012-42825(출원일 2012.02.29.)은 소자의 양호한 단열성을 유지하면서 미세화를 진행시키는 것이 가능한 기억소자(storage device) 에 관한 것이다. 제1 전극, 기억층 및 제2 전극으로 구성되고, 기억층의 측벽 중에 단열층이 설치되고 있는 기억소자(storage device)가 있고, 제1 전극을 제어하는 트랜지스터(MOSFET)가 구비되어 있는 소자이다. 즉, 2전극 구조의 비휘발성 메모리 소자가 트랜지스터에 의해 제어되는 기억 장치로 소자 제작이 복잡하고, 비용 저감이 어려운 소자라고 할 수 있다.
최근에 ReRAM 소자들 중 한 분야로서 많은 연구가 진행되고 있는 conductive bridge memory (CBM) 소자는 저항 변화층에 인가되는 전압에 따라 금속전극으로부터 저항변화층의 내부로 침투된 금속원자 또는 금속이온의 산화환원 반응에 의해 금속 필라멘트가 형성 및 소멸되면서 저항 상태가 변화된다. 현재까지 사용되고 있는 저항변화층 소재로는 주로 산화물 혹은 GeS와 같은 고체 전해질 물질을 이용하고 있다. 하지만 산화물 기반의 고체 전해질 물질에서는 저 저항상태, 고 저항상태, SET 및 RESET 전압의 산포 특성이 매우 불안정하며, 소자 제어가 매우 어렵다. 따라서 저항 변화층의 신소재 개발 또는 반복적인 소자 제어시 안정적인 동작이 항상 가능할 수 있는 새로운 구조에 대한 제안이 필요하다.
본 발명이 해결하고자 하는 제1 과제는 이온 소스 게이트 전극의 전압의 크기에 따라 이온의 확산을 선택적으로 차단할 수 있는 확산장벽층(selective diffusion barrier)을 도입하여 도전성 브릿지를 형성하고, 도전성 브릿지를 형성하는 이온 채널층의 피로 발생을 억제하여 소자의 신뢰도를 높이고, 도전성 브릿지 내의 이온의 농도를 안정적으로 유지할 수 있고, 소자 제작의 집적도를 크게 높일 수 있는 수직 원자 트랜지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 제2 과제는 상기 제1 과제의 달성을 통해 제공되는 수직 원자 트랜지스터의 동작방법을 제공하는데 있다.
본 발명이 해결하고자 하는 제1 과제는 기판, 상기 기판 상에 형성된 드레인 전극, 상기 드레인 전극 상에 형성되고, 상기 기판의 평면에 수직으로 배치된 이온 채널층, 상기 이온 채널층의 측면에 형성된 제1 확산장벽층, 상기 제1 확산장벽층의 외곽면에 접하여 형성된 이온소스 게이트 전극, 상기 이온 채널층 상에 형성된 제2 확산장벽층 및 상기 제2 확산장벽층 상에 형성된 소스 전극을 포함하는 수직 원자 트랜지스터인 것을 특징으로 한다.
상기 드레인 전극과 상기 이온소스 게이트 전극 간의 이격을 위해 상기 이온소스 게이트 전극과 상기 기판 사이에 형성되는 제1 산화물층이 더 포함된 수직 원자 트랜지스터인 것을 특징으로 한다.
상기 제1 산화물층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.
상기 제1 산화물층은 상기 제1 확산장벽층 하부에 형성되고, 상기 제1 확산장벽층과 접하는 상기 이온 채널층의 하부 영역과 접하여 형성되는 수직 원자 트랜지스터인 것을 특징으로 한다.
상기 제1 산화물층은 상기 드레인 전극의 측면을 완전히 차폐하는 수직 원자 트랜지스터인 것을 특징으로 한다.
상기 제1 산화물층의 상부는 상기 드레인 전극 상부의 상기 이온 채널층의 일부 영역의 측면과 접하는 수직 원자 트랜지스터인 것을 특징으로 한다.
상기 제1 산화물층 상부의 상기 제2 확산장벽층의 측면에 형성되고, 상기 이온 채널층의 일부를 차폐하는 제2 산화물층이 더 포함된 수직 원자 트랜지스터인 것을 특징으로 한다.
상기 제2 산화물층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.
상기 기판과 상기 드레인 전극 사이에는 표면 산화물층이 더 형성되어 상기 기판과 상기 드레인 전극 사이의 전기적 절연을 달성하고, 상기 표면 산화물층은 SiO2, Al2O3, ZrO2, TaO2, TiO2, BaTiO2, HfO2 및 Cu2O로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.
상기 드레인 전극은 p도핑된 Si, n도핑된 Si, WN, AlN, TaN, HfN, TiN, TiON(titanium oxynitride) 및 WON(tungsten oxynitride)로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.
상기 이온 채널층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.
상기 제1 확산장벽층 또는 제2 확산장벽층은 WN, AlN, TaN, HfN, GaN, SiNx 및 Si3N4로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.
상기 이온소스 게이트 전극은 Cu, Ag, Cu alloy 및 Ag alloy로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.
상기 소스 전극은 Cu, Ag, Cu alloy 및 Ag alloy로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.
본 발명이 해결하고자 하는 제2 과제는 기판의 표면에 수직한 방향으로 형성된 이온 채널층, 상기 이온 채널층의 상하부에 형성된 소스 전극 및 드레인 전극, 상기 이온 채널층의 측면에 접하여 형성된 이온소스 게이트 전극을 가지는 수직 원자 트랜지스터의 동작 방법에 있어서, 상기 소스 전극에 과전압을 인가하는 단계, 상기 과전압에 의해 상기 소스 전극으로부터 상기 이온 채널층 내부로 이온이 이동하는 단계, 상기 이온이 소스 전극과 드레인 전극 간에 도전성 브릿지를 형성하는 단계, 상기 소스 전극의 과전압을 정상전압으로 하여 상기 소스 전극과 상기 드레인 전극 간에 정상전류 흐름이 있는 단계, 상기 정상전류의 흐름을 제거하기 위해 상기 이온소스 게이트 전극에 전압을 인가하여 상기 이온 채널층의 상기 도전성브릿지의 중앙에 형성되어 있는 이온층을 제1 확산방지층 상으로 이동시켜 상기 도전성 브릿지를 제거하는 단계 및 상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 제거된 단계를 포함하는 수직 원자 트랜지스터의 동작 방법인 것을 특징으로 한다.
상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 제거된 단계 이후에, 상기 정상전류의 흐름을 형성하기 위해 상기 이온소스 게이트 전극에 전압을 역으로 인가하여 상기 제1 확산방지층 상에 형성되어 있는 상기 이온층을 상기 이온 채널층의 중앙으로 이동시켜 도전성 브릿지를 형성하는 단계 및 상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 있는 단계를 더 포함하는 수직 원자트랜지스터의 동작 방법인 것을 특징으로 한다.
상기 정상전류의 흐름을 제거하기 위해 이온소스 게이트 전극에 전압을 인가하여 상기 이온 채널층의 중앙에 형성되어 있는 상기 이온을 제1 확산방지층 상으로 이동시켜 도전성 브릿지를 제거하는 단계 이후에, 전력이 차단되어 공급되지 않는 상태에서 상기 제1 확산방지층 상에 형성된 이온층의 상태가 유지되는 단계 및 전력이 공급되었을 때 상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 차단된 상태가 유지되는 단계를 더 포함하는 수직 원자 트랜지스터의 동작 방법인 것을 특징으로 한다.
상기 이온 소스 게이트 전극의 전압을 역으로 인가하여 상기 제1 확산방지층 상에 있는 상기 이온을 상기 이온채널 중앙부로 이동시켜 상기 도전성 브릿지를 형성하고, 상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 있는 단계이후에, 전력이 차단되어 공급되지 않는 상태에서 상기 도전성 브릿지를 형성하는 이온층의 상태가 유지되는 단계 및 전력이 공급되었을 때 상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 발생하는 단계를 더 포함하는 수직 원자 트랜지스터의 동작 방법인 것을 특징으로 한다.
상기 이온소스 게이트 전극에 전압을 인가하는 단계는 상기 전압을 단계별로 인가하여 상기 이온 채널층 내에서 상기 이온의 이동량을 조정하는 수직 원자 트랜지스터의 동작 방법인 것을 특징으로 한다.
본 발명에서는 이온소스 게이트 전극과 이온 채널층 사이에 확산장벽층을 도입함으로써 게이트 전극의 전압에 따라 이온 채널층 내에서 도전성 브릿지를 형성하는 이온 농도를 안정적으로 유지하여 트랜지스터의 안정적인 동작을 지속하도록 하는 효과가 있다.
또한, 전기장을 이용하여 채널 영역에서의 이온 농도를 조절하고, 전력 공급이 차단된 상태에서 이온의 이동이 발생하지 않기 때문에 트랜지스터의 비휘발성 메모리 특성을 구현할 수 있다.
또한, 전력 공급이 차단되어도 트랜지스터의 기억 기능으로 인해 연산과 기억을 한 번에 처리할 수 있는 설계가 가능해지고, 뉴로모픽 컴퓨터, 차세대컴퓨팅에 응용이 가능해진다.
또한, 기존의 메모리의 경우 소자크기를 줄임에 따라 채널(channel)의 길이도 단축됨으로 인해 메모리의 동작이 불가능 하게 되지만, 본 발명의 트랜지스터는 이온으로 형성된 도전성 브릿지로 인한 동작특성을 갖기 때문에 수 개의 원자 단위까지 트랜지스터의 스케일링 다운(scaling down)이 가능해지는 효과가 있다.
또한, 수직 구조로 트랜지스터를 형성하기 때문에 이온 채널층의 폭을 단축할 수 있으므로 소자의 집적도를 획기적으로 높일 수 있는 효과가 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 제1 확산장벽층, 제2 확산장벽층 및 수직 구조의 이온 채널층이 있는 수직 원자 트랜지스터의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 제작 순서에 대한 공정도이다.
도 3은 본 발명의 일 실시예에 따른 표면 산화물층을 사용하여 기판 상의 드레인 전극과 이온 소스 게이트 전극을 격리하는 구조를 제작하는 경우의 공정도이다.
도 4는 본 발명의 일 실시예에 따른 이온소스 게이트 전극의 전압에 따른 수직 원자 트랜지스터의 동작 과정에 대한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 이온소스 게이트 전극의 전압에 따른 소스 전극과 드레인 전극 간의 전류값의 변화에 대한 그래프이다.
도 2는 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 제작 순서에 대한 공정도이다.
도 3은 본 발명의 일 실시예에 따른 표면 산화물층을 사용하여 기판 상의 드레인 전극과 이온 소스 게이트 전극을 격리하는 구조를 제작하는 경우의 공정도이다.
도 4는 본 발명의 일 실시예에 따른 이온소스 게이트 전극의 전압에 따른 수직 원자 트랜지스터의 동작 과정에 대한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 이온소스 게이트 전극의 전압에 따른 소스 전극과 드레인 전극 간의 전류값의 변화에 대한 그래프이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
본 발명의 일 실시예에 따른 수직원자 트랜지스터를 설명한다.
본 발명의 일 실시예에 따른 수직원자 트랜지스터는 이온 채널층(160)과 이온 소스 게이트 전극(140) 사이에 제1 확산장벽층(130)이 있는 구조로, 제1 확산장벽층(130)은 이온 이동을 한정할 수 있다. 이 때의 제1 확산장벽층(130)은 금속질화물계 또는 금속 산화질화물계일 수 있다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 제1 확산장벽층(150), 제2 확산장벽층 및 수직 구조의 이온 채널층(160)이 있는 수직 원자 트랜지스터의 단면도이다.
도 1을 참조하면, 기판(110) 상에 표면 산화물층(120)이 배치되고, 표면 산화물층(120) 상에 제1 산화물층(130)과 드레인 전극(165)이 배치된다. 또한, 드레인 전극 상에는 이온 채널층(160)이 형성된다. 이온 채널층은 기판(110)의 평면 상에 수직으로 배치된다. 또한, 이온 채널층(160) 측면으로 제1 확산장벽층(150)이 배치되고, 제1 확산장벽층(150)의 외곽면에 접하여 이온소스 게이트 전극(140)이 형성되고, 이온 채널층(160) 상에 제2 확산장벽층(175) 및 소스 전극(170)이 형성된다.
기판(110)은 Si, Al2O3, SiC, Si3N4, GaAs 및 GaN로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다. 또한, 기판(110) 상에는 표면 산화물층(120)이 형성될 수 있고, 표면 산화물층으로는 SiO2, Al2O3, 결정성SiO2 및 결정성Al2O3로 이루어진 군에서 선택된 어느 하나일 수 있고, 일반 금속 재료를 기판(110)으로 사용할 수 있다.
또한, 기판(110) 상에 형성된 제1 산화물층(130) 대신, 이온 채널층(160)을 형성과 함께 하기 도 2에 개시되는 이온 채널층 형성막(220)으로 대체할 수 있다.
소스 전극(170)은 Cu2S, CuTeS, Ag, CuTeGe, AgSe, CuTeSi 및 Ag2S를 사용할 수 있고, Cu2S, CuTeS, Ag2S와 같은 재료는 CVD(chemical vapour deposition)방법 등을 이용하여 Cu, CuTe 및 Ag 소재를 설피데이션(Sulphidation)하여 사용할 수 있다.
드레인 전극(165)은 p도핑된 Si, n도핑된 Si, WN, AlN, TaN, HfN, TiN, TiON(titanium oxynitride) 및 WON(tungsten oxynitride)로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
또한, 소스 전극(130)과 드레인 전극(120) 간의 이격 거리는 이온 채널층의 높이에 의해 결정되고, 이온 채널층(160)의 높이는 2 내지 30 nm 의 범위에 있는 것이 적정하나, 이에 한정하지는 않는다.
특히, 이온 채널층(160)의 폭(width)은 1 nm 이상이면 트랜지스터의 정상 동작이 가능하나, 바람직하게 5 내지 100nm의 범위에서 제작되나, 이에 한정하지는 않는다.
이온 채널층(160)의 재료는 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
이온소스 게이트 전극(160)은 Cu2S, CuTeS 및 Ag2S를 사용할 수 있고, CVD(chemical vapour deposition)방법 등을 이용하여 Cu, CuTe 및 Ag 소재를 설피데이션(Sulphidation)하여 사용할 수 있다.
또한 이온소스 게이트 전극(140)은 Cu, Ag, Cu alloy 및 Ag alloy로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다. 이온소스 게이트 전극(140)의 소재는 고체 내에서 확산계수가 높아 전기장의 의한 금속이온의 이동이 가능한 금속을 선정한 것이다.
특히, 이온소스 게이트 전극(140)의 소재로 AgNi 또는 CuAg 등의 합금을 사용하는 경우엔 트랜지스터의 반복적인 구동에서 이온소스 게이트 전극(140)으로부터 이온의 과대 주입이 방지하게 되므로 트랜지스터의 안정성을 더욱 높이게 된다.
이온소스 게이트 전극(140)의 두께는 1 nm 이상이면 되나, 바람직하게 5 nm 내지 100 nm 범위에서 제작을 한다. 그러나 이에 한정하는 것은 아니다.
제1 확산장벽층(150)은 WN, AlN, TaN, HfN, GaN, SiNx 및 Si3N4로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
또한, 제1 확산장벽층(150)의 두께는 0.4 내지 5 nm 의 범위에서 선택될 수있으나, 이에 한정하는 것은 아니다.
제1 확산장벽층(150)은 질화물 계열의 전도성 특성이 있는 재료이고, 수직 원자 트랜지스터의 반복 동작에 의해 이온채널층(160)에 피로가 발생하는 것을 억제하도록 하여 수직원자 트랜지스터의 안정성을 향상시킬 수 있다. 그러나, 제1 확산장벽층(150)의 두께가 너무 얇아지게 될 경우에는 제1 확산장벽층(150)의 기능을 상실할 수 있다.
도 2는 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 제작 순서에 대한 상세 공정도이다.
도 2를 참조하면, S1 단계에서 기판(110) 상에 금속물의 증착 및 패터닝 공정을 통해 드레인 전극(165)이 형성된다. 드레인 전극의 재질은 도 1에서 설명된 바와 동일하다.
S2 단계에서는 드레인 전극(165) 상에 이온 채널층 형성막(220)이 형성된다. 상기 이온 채널층 형성막(220)은 이후의 공정에서 이온 채널층(160)으로 형성된다.
이어서, S3 단계에서는 이온 채널층 형성막(220) 상부에 식각 마스크가 형성된다. 식각 마스크는 통상의 포토리소그래피 공정을 통한 포토레지스트가 패턴화된 것이다. 이를 통해 이온 채널층 형성막(220) 상부의 특정 영역에 식각 마스크가 형성된다. 또한 상기 식각 마스크는 하드 마스크일 수 있으며, 상기 하드 마스크로는 SiNx이 사용될 수 있다.
S4 단계에서 식각 마스크(230)가 형성된 구조물에 대한 식각을 통해 이온 채널층(160)이 형성된다. 또한, 식각을 통해 이온 채널층(160) 이외의 잔류하는 이온 채널층 형성막(220)은 제거되되, 제1 산화물층(130)의 역할을 할 부분은 남는다.
또한, S5 단계에서는 S4 단계에서 형성된 구조물의 전면에 제1 확산장벽층(150) 및 이온소스 게이트 전극(140)을 도포한다.
이어서, S6 단계에서 선택적 식각을 통해 제1 확산장벽층(150) 및 이온소스 게이트 전극(140)을 패터닝 완료하는 공정이다.
S7 단계에서 이온소스 게이트 전극(140) 상에 제2 산화물층(260)을 형성한 다.
이어서 S8 단계에서 이온 채널층(160)이 드러나도록 마스크(230)를 제거한 후에 이온 채널층(160) 상에 절연물의 도포 및 패터닝 공정을 통해 제2 확산장벽층(175)을 형성한다.
S9 단계에서는 제 2 확산장벽층(175) 상에 금속물의 도포 및 패터닝 공정을 통해 소스 전극(270)을 형성한다.
도 2의 S1 내지 S9 단계를 통하여 수직 원자 트랜지스터를 제작할 수 있다.
도 3은 본 발명의 일 실시예에 따른 제1 산화물층(130)을 사용하여 드레인 전극과 이온 소스 게이트 전극을 격리하는 구조를 제작하는 경우의 공정도이다.
도 3을 참조하면, S1 단계에서는 기판(110) 상에 표면 산화물층(120)을 형성한다. 이어서 금속물의 도포 및 패터닝 공정을 통해 표면 산화물층(120) 상에 드레인 전극(165)를 배치한다.
S2 단계에서는 드레인 전극(165) 상에 이온 채널층(160)으로 사용하는 소재 및 식각 마스크를 도포 및 패터닝하여 이온 채널층(160) 및 마스크(230)를 형성한다.
S3 단계에서는 산화물을 도포하여 제1 산화물층(130)을 형성한다. 이어서 제1 확산 장벽층(150) 소재 및 이온 소스 게이트 전극(140) 소재를 도포 및 선택적 식각을 통해 제1 확산장벽층(150) 및 이온소스 게이트 전극(140)을 패터닝을 완료하는 공정이다.
S4 단계에서는 산화물을 도포하여 제2 산화물층(260)을 형성하되 이온 소스 게이트 전극(140)은 노출되도록 한다.
S5 단계에서는 마스크(230)를 제거하고, 제2 확산장벽층(175) 소재를 도포 및 패턴닝하여 제2 확산장벽층(175)을 형성한다. 이어서 금속물을 도포 및 패터닝하여 소스 전극(170)을 형성한다.
도3의 S1 내지 S5 단계를 통하여 수직 원자 트랜지스터를 제작할 수 있다.
제조예1
도 2의 구조로 수직 원자 트랜지스터를 제작한다.
도 2을 참조하면, 기판(110) 상에 표면 산화물층(120)이 배치되고, 표면 산화물층(120) 상에 제1 산화물층(130)과 드레인 전극(165)이 배치되고, 드레인 전극(165) 상에 이온 채널층(160)을 형성한다.
또한, 이온 채널층(160) 측면으로 제1 확산장벽층(150)이 배치되고, 제1 확산장벽층(150)의 측면으로 이온소스 게이트 전극(140)을 형성한다. 이온 채널층(160) 상에 제2 확산장벽층(175) 및 소스 전극(170)이 형성된다. 그리고 이온소스 게이트 전극(140)과 소스 전극(170)을 절연하는 제2 산화물층(260)이 있다.
기판(110)으로는 실리콘 웨이퍼를 사용하고, 기판(110) 상에 표면 산화물층(120)은 이산화실리콘(SiO2)으로 형성한다.
또한, 드레인 전극(165)의 재료는 TaN을 20 nm 두께로 형성하고, 소스 전극(170)은 AgCu를 20 nm를 형성한다.
또한, CuTeS를 이용하여 이온 채널층(160)를 형성하고, 이온 채널층(160)의 수직 높이는 30 nm로 형성하고, 이온 채널층(160)를 형성시에는 드레인 전극(165) 상에 5 내지 10 nm 두께의 CuTeS 층을 남게 하여 제1 산화물층(130)의 역할을 한다.
또한, 제2 산화물층(260)은 AlN를 20 nm 형성하고, 제1 확산장벽층(150)은 WN을 10 nm로 형성하고, 제2 확산장벽층(175)은 WN을 5 nm 로 형성하고, 이온소스 게이트 전극(140)은 AgCu를 20 nm 두께로 형성한다.
상기와 같은 전극층, 절연물층 및 저항층을 형성시에는 주로 CVD(chemical vapor deposition) 또는 ALE(atomic layer epitaxy)를 이용하여 제작한다.
제조예2
도 3를 참조하면, 드레인 전극(165)과 이온 소스 게이트 전극(140)의 사이에 제1 산화물층(130)이 형성된 수직 원자 트랜지스터를 제작한다.
기판(110)은 실리콘(Si)을 사용하고, 기판(110) 상에 SiO2를 100 nm로 형성하고, 이어서 드레인 전극(165))을 TaN 10 nm로 형성하고, 제1 산화물층(130)을 AlN 20 nm을 형성한다.
또한, 이온 채널층(160)는 CuTeS를 30 nm 높이 및 10 nm 지름으로 형성하고, 제1 확산장벽층(150)은 WN을 이용하여 두께는 10 nm, 폭은 10 nm 형성하고, 제1 확산장벽층(150)은 이온 채널층(160)의 외곽을 접하여 둘러싸도록 형성한다. 이어서 이온소스 게이트 전극(140)은 제1 확산장벽층(150)의 측면을 둘러싸도록 하고 AgCu를 이용하여 형성한다.
또한, 제2 산화물층(130)은 AlN을 20 nm 두께로 형성하고, 제2 확산장벽층(175)은 WN을 10 nm 두께로 하여 형성하고, 이어서 소스 전극(170)은 AgCu를 10 nm 두께로 형성한다.
평가예1
제조예1 및 제조예2에서 제조된 수직 원자 트랜지스터를 이용하여 평가를 하면, 다음과 같은 동작 특성을 보인다.
도 4는 본 발명의 일 실시예에 따른 이온소스 게이트 전극(140)의 전압에 따른 수직 원자 트랜지스터의 동작 과정에 대한 흐름도이다.
도 4를 참조하면, S1 단계에서는 초기 상태에서 과전압을 소스 전극(170)에 인가하여 소스 전극(170)의 이온이 제2 확산장벽층(175)을 통과한다. 이어서, 이온은 이온 채널층(160)의 내부로 이동하여 도전성 브릿지(410)가 형성된다.
이어서, S2 단계에서는 이온의 도전성 브릿지가 형성된 상태이기 때문에 소스 전극(170)으로부터 드레인 전극(165)으로 전류가 흐를 수 있고, 이 상태를 포밍(forming) 상태라고 한다.
또한, S3 단계에서 이온소스 게이트 전극(140)의 전압이 역으로 인가되어 이온 채널층(160) 내부에서 도전성 브릿지(410)를 형성하고 있는 부분 중에서 중앙부에 있는 이온들은 제1 확산장벽층(150) 측으로 이동하게 된다. 소스 전극(170)에서 드레인 전극(165)으로 이동하는 전류의 흐름은 끊기게 된다.
또한, S4 단계에서 이온소스 게이트 전극(140)의 전압이 인가되어 제1 확산장벽층(150) 측에 있는 이온들은 이온 채널층(160)의 중앙부로 이동하여 도전성 브릿지(410)를 형성한다. 소스 전극(170)에서 드레인 전극(165)으로 이동하는 전류의 흐름이 형성된다.
평가예2
제조예1 및 제조예2에서 제조된 수직원자 트랜지스터를 이용하여 평가를 하면, 다음과 같은 동작 특성을 보인다.
도 5는 본 발명의 일 실시예에 따른 이온소스 게이트 전극(140)의 전압에 따른 소스 전극(170)과 드레인 전극(165) 간의 전류값의 변화에 대한 그래프이다.
도 5를 참조하면, 이온소스 게이트 전극(140)의 전압이 증가함에 따라 1번의 방향으로 소스 전극(170)에서 드레인 전극(165)으로 전류가 증가한다. 이어서 이온소스 게이트 전극(140)의 전압이 감소함에 따라 2번 방향으로 소스 전극(170)에서 드레인 전극(165)으로 전류가 유지하는 상태를 보인다.
또한, 이온소스 게이트 전극(140)의 전압을 음의 방향으로 스윕을 하면, 저저항을 유지하는 상태의 히스테리시스를 보여주고, 이온 소스 게이트 전극(140)의 전압을 더 감소하면, 3번 방향으로 진행을 하게 되고, 저항은 급격하게 상승한다.
또한, 이온 소스 게이트 전극(140)의 전압을 4번 방향으로 증가하게 되면 소스 전극(170)와 드레인 전극(165) 간의 전류값은 제로를 유지하는 상태를 보이고, 이온 소스 게이트 전극(140)의 전압이 제로로부터 다시 증가할 때, 소스 전극(170)와 드레인 전극(165) 간의 전류값이 증가한다.
또한, 전압을 1 V까지 스윕을 하고, 5번 방향(초록색 선)을 따라 이온 소스 게이트 전극(140)의 전압을 감소하게 되면, 이온 소스 게이트 전극(140)의 전압의 초기 감소에서는 저저항 상태의 저항값을 유지한다. 이어서 이온 소스 게이트 전극(140)의 전압이 더 감소하여 임의 지점에 이르면 급격하게 소스 전극(170)와 드레인 전극(165) 간의 전류값이 감소하게 되어 고저항 상태가 된다. 이온 소스 게이트 전극(140)의 전압값에 따라 소스 전극(170)와 드레인 전극(165) 간의 전류값을 변동할 수 있다. 이온 소스 게이트 전극(140)의 전압값에 따른 히스테리시스의 형태는 유사하다.
또한, 이온소스 게이트 전극(140)의 전압을 1번의 방향으로 증가시킨 뒤, 전력을 오프하게 되면, 소스 전극(170)에서 드레인 전극(165)으로 전류 이동은 멈추게 되지만, 이온 채널층(160) 내부의 도전성 브릿지(410)는 남게 된다. 이어서 전력을 다시 공급하게 되면, 이온 소스 게이트 전극(140)에 전압을 인가하지 않아도 이미 형성된 도전성 브릿지는 유지하고 있기 때문에 소스 전극(170)에서 드레인 전극(165)으로 전류 이동이 발생한다.
그리고, 수직원자 트랜지스터의 히스테리시스를 1번으로 진행 중에 이온 소스 게이트 전극(140)의 전압을 감소시켜 5번 방향으로 되돌리기 위해, 이온소스 게이트 전극(140)의 전압을 이온이 이동할 수 있는 정도로 인가한다. 계속해서 이온소스 게이트 전극(140)의 전압을 감소시키면, 소스 전극(170)에서 드레인 전극(165)으로 전류 이동이 제로가 되는 것을 확인할 수 있다. 이는 이온소스 게이트 전극(140)의 전압을 조정하여 수직 원자 트랜지스터의 도전성 브릿지를 형성하는 이온량이 변화하므로 소스 전극(170)에서 드레인 전극(165)으로 전류 이동이 감소하게 되고 제로 값이 될 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
110: 기판 120: 표면 산화물층
130: 제1 산화물층 140: 이온 소스 게이트 전극
150: 제1 확산장벽층 160: 이온 채널층
165: 드레인 전극 170: 소스 전극
175: 제2 확산장벽층 220: 이온 채널층 형성막
230: 마스크 260: 제2 산화물층
280: 제1확산장벽층(내부) 290: 이온 소스 게이트 전극 박막
410: 도전성 브릿지
130: 제1 산화물층 140: 이온 소스 게이트 전극
150: 제1 확산장벽층 160: 이온 채널층
165: 드레인 전극 170: 소스 전극
175: 제2 확산장벽층 220: 이온 채널층 형성막
230: 마스크 260: 제2 산화물층
280: 제1확산장벽층(내부) 290: 이온 소스 게이트 전극 박막
410: 도전성 브릿지
Claims (19)
- 기판;
상기 기판 상에 형성된 드레인 전극;
상기 드레인 전극 상에 형성되고, 상기 기판의 평면에 수직으로 배치된 이온 채널층;
상기 이온 채널층의 측면에 형성된 제1 확산장벽층;
상기 제1 확산장벽층의 외곽면에 접하여 형성된 이온소스 게이트 전극;
상기 이온 채널층 상에 형성된 제2 확산장벽층; 및
상기 제2 확산장벽층 상에 형성된 소스 전극을 포함하는 수직 원자 트랜지스터. - 제1항에 있어서,
상기 드레인 전극과 상기 이온소스 게이트 전극 간의 이격을 위해 상기 이온소스 게이트 전극과 상기 기판 사이에 형성되는 제1 산화물층이 더 포함된 수직 원자 트랜지스터. - 제2항에 있어서,
상기 제1 산화물층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자트랜지스터. - 제2항에 있어서,
상기 제1 산화물층은 상기 제1 확산장벽층 하부에 형성되고, 상기 제1 확산장벽층과 접하는 상기 이온 채널층의 하부 영역과 접하여 형성되는 것을 특징으로 하는 수직 원자 트랜지스터. - 제4항에 있어서,
상기 제1 산화물층은 상기 드레인 전극의 측면을 완전히 차폐하는 것을 특징으로 하는 수직 원자 트랜지스터. - 제4항에 있어서,
상기 제1 산화물층의 상부는 상기 드레인 전극 상부의 상기 이온 채널층의 일부 영역의 측면과 접하는 것을 특징으로 하는 수직 원자 트랜지스터. - 제2항에 있어서,
상기 제1 산화물층 상부의 상기 제2 확산장벽층의 측면에 형성되고, 상기 이온 채널층의 일부를 차폐하는 제2 산화물층이 더 포함된 것을 특징으로 하는 수직 원자 트랜지스터. - 제7항에 있어서,
상기 제2 산화물층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자트랜지스터. - 제1항에 있어서,
상기 기판과 상기 드레인 전극 사이에는 표면 산화물층이 더 형성되어 상기 기판과 상기 드레인 전극 사이의 전기적 절연을 달성하고,
상기 표면 산화물층은 SiO2, Al2O3, ZrO2, TaO2, TiO2, BaTiO2, HfO2 및 Cu2O로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자트랜지스터. - 제1항에 있어서,
상기 드레인 전극은 p도핑된 Si, n도핑된 Si, WN, AlN, TaN, HfN, TiN, TiON(titanium oxynitride) 및 WON(tungsten oxynitride)로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자트랜지스터. - 제1항에 있어서,
상기 이온 채널층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자트랜지스터. - 제1항에 있어서,
상기 제1 확산장벽층 또는 제2 확산장벽층은 WN, AlN, TaN, HfN, GaN, SiNx 및 Si3N4로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자 트랜지스터. - 제1항에 있어서,
상기 이온소스 게이트 전극은 Cu, Ag, Cu alloy 및 Ag alloy로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자 트랜지스터. - 제1항에 있어서,
상기 소스 전극은 Cu, Ag, Cu alloy 및 Ag alloy로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자 트랜지스터. - 기판의 표면에 수직한 방향으로 형성된 이온 채널층, 상기 이온 채널층의 상하부에 형성된 소스 전극 및 드레인 전극, 상기 이온 채널층의 측면에 접하여 형성된 이온소스 게이트 전극을 가지는 수직 원자 트랜지스터의 동작 방법에 있어서,
상기 소스 전극에 과전압을 인가하는 단계;
상기 과전압에 의해 상기 소스 전극으로부터 상기 이온 채널층 내부로 이온이 이동하는 단계;
상기 이온이 소스 전극과 드레인 전극 간에 도전성 브릿지를 형성하는 단계;
상기 소스 전극의 과전압을 정상전압으로 하여 상기 소스 전극과 상기 드레인 전극 간에 정상전류 흐름이 있는 단계;
상기 정상전류의 흐름을 제거하기 위해 상기 이온소스 게이트 전극에 전압을 인가하여 상기 이온 채널층의 상기 도전성브릿지의 중앙에 형성되어 있는 이온층을 제1 확산방지층 상으로 이동시켜 상기 도전성 브릿지를 제거하는 단계; 및
상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 제거된 단계를 포함하는 수직 원자 트랜지스터의 동작 방법. - 제15항에 있어서,
상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 제거된 단계 이후에,
상기 정상전류의 흐름을 형성하기 위해 상기 이온소스 게이트 전극에 전압을 역으로 인가하여 상기 제1 확산방지층 상에 형성되어 있는 상기 이온층을 상기 이온 채널층의 중앙으로 이동시켜 도전성 브릿지를 형성하는 단계; 및
상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 있는 단계를 더 포함하는 수직 원자트랜지스터의 동작 방법. - 제15항에 있어서,
상기 정상전류의 흐름을 제거하기 위해 이온소스 게이트 전극에 전압을 인가하여 상기 이온 채널층의 중앙에 형성되어 있는 상기 이온을 제1 확산방지층 상으로 이동시켜 도전성 브릿지를 제거하는 단계 이후에,
전력이 차단되어 공급되지 않는 상태에서 상기 제1 확산방지층 상에 형성된 이온층의 상태가 유지되는 단계; 및
전력이 공급되었을 때 상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 차단된 상태가 유지되는 단계를 더 포함하는 수직 원자 트랜지스터의 동작 방법. - 제15항에 있어서,
상기 이온 소스 게이트 전극의 전압을 역으로 인가하여 상기 제1 확산방지층 상에 있는 상기 이온을 상기 이온 채널층의 중앙부로 이동시켜 상기 도전성 브릿지를 형성하고, 상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 있는 단계이후에,
전력이 차단되어 공급되지 않는 상태에서 상기 도전성 브릿지를 형성하는 이온층의 상태가 유지되는 단계; 및
전력이 공급되었을 때 상기 소스 전극과 상기 드레인 전극 간에 상기 정상전류 흐름이 발생하는 단계를 더 포함하는 수직 원자 트랜지스터의 동작 방법. - 제15항에 있어서,
상기 이온소스 게이트 전극에 전압을 인가하는 단계는 상기 전압을 단계별로 인가하여 상기 이온 채널층 내에서 상기 이온의 이동량을 조정하는 수직 원자 트랜지스터의 동작 방법.
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| KR1020160094517A KR102527200B1 (ko) | 2016-07-26 | 2016-07-26 | 수직 원자 트랜지스터 및 이의 동작방법 |
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