WO2018012868A1 - 스위칭 원자 트랜지스터 및 이의 동작방법 - Google Patents

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홍진표
백광호
이아람
김태윤
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한양대학교 산학협력단
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Definitions

  • the present invention relates to a switching atomic transistor and a method of operating the same, and more particularly, to a switching atomic transistor having a memory characteristic using a conductive bridge, a vertical atomic transistor using the same and a method of operating the same.
  • next-generation nonvolatile memory devices include phase-change RAM (PRAM), magnetic RAM (MRAM), and resistance change RAM (ReRAM).
  • flash memory which is a representative device of a nonvolatile memory based on charge control
  • a high operating voltage is required for program and erase operations of data. Therefore, when manufactured by scaling down to a line width of 45 nm or less, malfunction may occur due to interference between adjacent cells, and a slow operation speed and excessive power consumption become a problem.
  • magnetic RAM, MRAM Magnetic RAM
  • MRAM Magnetic RAM
  • the conventional transistor is composed of three terminals (terminal) of the source electrode, the drain electrode, and the gate electrode, and operates the device by adjusting the carrier concentration of silicon. That is, the magnitude of the resistance between the source electrode and the drain electrode can be adjusted by adjusting the voltage of the gate electrode.
  • the transistor has the characteristic that the stored logic disappears at the same time as the power is turned off. Therefore, in order to use the transistor as an arithmetic element, a memory for storing memory must be separately arranged. As a result, a bottleneck occurs in the process of storing and retrieving data between the memory and the computing device, which causes a decrease in the speed of the transistor, and there is a limit in the degree of integration due to the use of a horizontal channel.
  • US patent application US13 / 871,040 filed on April 26, 2013, relates to a conductive bridge resistive memory, and discloses a method for manufacturing a programmable metallization cell (PMC) for a resistive S / W in a nonvolatile memory.
  • PMC programmable metallization cell
  • a semiconductor layer can be provided between the memory layer and the ion supply layer to suppress the leakage current to lower the electric field value during cell operation and to reduce the leakage current by suppressing the occurrence of defects in the high electric field, thereby improving the performance of the device. It is a structure.
  • the basic structure is a two-electrode structure, and the leakage current may be reduced due to the semiconductor layer, but the reliability of the nonvolatile memory characteristics may be degraded during repeated operation due to the increased resistance of the resistance change layer including the semiconductor layer. .
  • a first insulating layer and a second insulating layer are formed, and the density of the first insulating layer is lower than that of the second insulating layer, and on the other side of the first insulating layer.
  • a CBRAM conductive bridge random access memory
  • using a second metal provided on the other side of the first metal and the second insulating layer and using a growth rate difference of a filament as a conductive bridge according to the density of the insulating layer material is disclosed. .
  • This device has a problem that it is difficult to keep the difference in the growth rate of the filament constant during repetitive operation, thereby degrading the reliability of the device.
  • US patent application US13 / 347840 discloses a nonvolatile resistive memory cell having an active layer, wherein an active material is between a first electrode and a second electrode of a metal or metal silicide, and a first electrode.
  • a CBRAM having a two-electrode structure made of a structure in which a barrier exists between the active material and the active material.
  • the position of the dielectric layer is not in contact with the ion source layer.
  • Japanese Patent Application No. 2012-42825 (filed Feb. 29, 2012) relates to a storage device capable of advancing miniaturization while maintaining good thermal insulation of the device. It is a device comprised of a 1st electrode, a memory layer, and a 2nd electrode, the storage device in which the heat insulation layer is provided in the side wall of a memory layer, and the transistor (MOSFET) which controls a 1st electrode is provided.
  • the non-volatile memory device having a two-electrode structure is a memory device controlled by a transistor, and thus the manufacturing of the device is complicated.
  • the conductive bridge memory (CBM) device which is being studied in recent years as one of the ReRAM devices, has been oxidized into a metal atom or metal ion penetrated into the resistance change layer from the metal electrode according to the voltage applied to the resistance change layer. As the metal filament is formed and dissipated by the reduction reaction, the resistance state is changed.
  • a solid electrolyte material such as oxide or GeS is mainly used.
  • low resistance state, high resistance state, dispersion characteristics of SET and RESET voltage are very unstable, and device control is difficult. Therefore, there is a need for a new structure that can always be stable in the development of new materials or repeated device control of resistance change layers.
  • the first problem to be solved by the present invention is to introduce a conductive diffusion barrier (selective diffusion barrier) that can selectively block the diffusion of ions according to the magnitude of the voltage of the ion source gate electrode to form a conductive bridge, ions in the conductive bridge
  • the present invention provides a switching atomic transistor capable of stably maintaining the concentration of.
  • a second object of the present invention is to provide a method of operating a switching atomic transistor provided by achieving the first object.
  • the third problem to be solved by the present invention is to provide a vertical atomic transistor that can greatly increase the degree of integration of device fabrication using the principle of the switching atomic transistor described above.
  • a fourth object of the present invention is to provide a method of operating a vertical atomic transistor provided through the achievement of the third object.
  • the present invention provides a substrate, a source electrode formed on the substrate, a drain electrode spaced apart from the source electrode, and a spaced space between the source electrode and the drain electrode. And an intermediate layer formed on the source electrode or the drain electrode, an intermediate layer formed on the intermediate layer, and formed on the diffusion barrier layer and the diffusion barrier layer to prevent diffusion of ions of the intermediate layer.
  • a switching atomic transistor comprising an ion source gate electrode for supplying ions to the same.
  • the source electrode or the drain electrode may be at least one selected from the group consisting of p-doped Si, n-doped Si, WN, AlN, TaN, HfN, TiN, Titanium oxynitride (TiON) and Tungsten Oxynitride (WON).
  • the intermediate layer is CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO 2, Al 2 O 3, Ta 2 O 5, metal oxide, crystalline SiO 2 , crystalline Al At least one selected from the group consisting of 2 O 3 and CuS.
  • the ion source gate electrode may be at least one selected from the group consisting of Cu, Ag, and alloys thereof.
  • the diffusion barrier layer may be at least one selected from the group consisting of WN, AlN, TaN, HfN, GaN, SiNx, and Si3N4.
  • a capping layer may be further formed on the ion source gate electrode to protect the ion source gate electrode.
  • the capping layer may be at least one selected from the group consisting of WN, AlN, TaN, HfN, TiN, titanium oxynitride (TiON), and tungsten oxynitride (WON).
  • the present invention includes a source electrode formed on a substrate, spaced apart from the source electrode, and filling a drain electrode formed on the substrate, between the source electrode and the drain electrode, and filling the source.
  • the ion source moves toward the gate, and provides a method of operation of the switching transistor atoms comprising the step of ion sheath is destroyed.
  • the extinction may include adjusting the amount of source-drain current by controlling the amount of ions moving by dividing the magnitude of the voltage applied to the ion source gate electrode in stages.
  • the present invention provides a substrate, a drain electrode formed on the substrate, an ion channel layer formed on the drain electrode, and disposed perpendicularly to a plane of the substrate, and side surfaces of the ion channel layer.
  • a first diffusion barrier layer formed on the first diffusion barrier layer, an ion source gate electrode formed in contact with an outer surface of the first diffusion barrier layer, a second diffusion barrier layer formed on the ion channel layer, and a source electrode formed on the second diffusion barrier layer It provides a vertical atomic transistor comprising.
  • the method may further include a first oxide layer formed between the ion source gate electrode and the substrate to be spaced apart from the drain electrode and the ion source gate electrode.
  • the first oxide layer is CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO 2 , Al 2 O 3 , crystalline SiO 2 , crystals It may be at least one selected from the group consisting of sex Al 2 O 3 , CuS and metal oxides.
  • the first oxide layer may be formed under the first diffusion barrier layer and in contact with a lower region of the ion channel layer in contact with the first diffusion barrier layer.
  • the first oxide layer may completely shield side surfaces of the drain electrode.
  • the second oxide layer may further include a second oxide layer formed on a side surface of the second diffusion barrier layer and shielding a part of the exposed side surface of the ion channel layer.
  • the second oxide layer is CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO 2 , Al 2 O 3 , crystalline SiO 2 , crystals It may be at least one selected from the group consisting of sex Al 2 O 3 , CuS and metal oxides.
  • a surface oxide layer is further formed between the substrate and the drain electrode to achieve electrical insulation between the substrate and the drain electrode, and the surface oxide layer includes SiO 2 , Al. At least one selected from the group consisting of 2 O 3 , ZrO 2 , TaO 2 , TiO 2 , BaTiO 2 , HfO 2, and Cu 2 O.
  • the drain electrode may be at least one selected from the group consisting of p-doped Si, n-doped Si, WN, AlN, TaN, HfN, TiN, TiON and WON.
  • the ion channel layer is CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO 2 , Al 2 O 3 , crystalline SiO 2 , crystalline At least one selected from the group consisting of Al 2 O 3 , CuS and metal oxides.
  • the first diffusion barrier layer or the second diffusion barrier layer may be at least one selected from the group consisting of WN, AlN, TaN, HfN, GaN, SiN ⁇ and Si 3 N 4 .
  • the ion source gate electrode may be at least one selected from the group consisting of Cu, Ag, and alloys thereof.
  • the source electrode may be at least one selected from the group consisting of Cu, Ag, and alloys thereof.
  • the present invention provides an ion channel layer formed in a direction perpendicular to the surface of a substrate, source and drain electrodes formed on upper and lower portions of the ion channel layer, and ions formed in contact with side surfaces of the ion channel layer.
  • a method of operating a vertical atomic transistor having a source gate electrode comprising: applying an overvoltage to the source electrode to move metal ions from the source electrode into the ion channel layer to form a conductive bridge, wherein the ion source gate electrode Removing a portion of the conductive bridge by applying a negative voltage to move the ions forming the conductive bridge in the ion channel layer toward the first diffusion barrier layer, and applying a positive voltage to the ion source gate electrode Ion forming the conductive bridge in the ion channel layer Moving them to the center of the ion channel layer to form the conductive bridge.
  • the formation or removal of the conductive bridge in the ion channel layer may be maintained.
  • the ion concentration forming the conductive bridge in the intermediate layer can be stably maintained according to the voltage of the gate electrode to maintain stable operation of the transistor.
  • the ion field in the channel region is controlled by using an electric field, and since the movement of ions does not occur while the power supply is cut off, the nonvolatile memory characteristics of the transistor can be realized.
  • the memory function of the transistor enables the design to process and store the memory at once, and it can be applied to neuromorphic computers and next-generation computing.
  • the transistor of the present invention has an operating characteristic due to the conductive bridge formed of ions, transistors up to several atomic units are provided. There is an effect that the scaling down of is enabled.
  • the width of the ion channel layer can be shortened, thereby significantly increasing the degree of integration of the device.
  • FIG. 1 is a cross-sectional view of a switching atomic transistor according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a switching atomic transistor further including a capping layer on an ion source gate electrode in accordance with an embodiment of the present invention.
  • FIG. 3 is a schematic diagram illustrating movement of ions in an intermediate layer according to a gate voltage in a switching atomic transistor according to an exemplary embodiment of the present invention.
  • FIG. 4 is a characteristic graph of a two-electrode structured switching atomic element fabricated for evaluating device operation with or without a diffusion barrier layer.
  • FIG. 5 is a graph illustrating the operation of the switching atomic transistor of the present invention according to an embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a vertical atomic transistor according to an embodiment of the present invention.
  • FIG. 7 is a plan view illustrating a manufacturing process of a vertical atomic transistor according to an embodiment of the present invention.
  • FIG. 8 is a cross-sectional view illustrating a manufacturing process of a vertical atomic transistor according to an embodiment of the present invention.
  • FIG. 9 is an explanatory diagram illustrating an operation of a vertical atomic transistor according to an embodiment of the present invention.
  • FIG. 10 is a graph illustrating a change in source-drain current according to a gate voltage of a vertical atomic transistor manufactured according to an embodiment of the present invention.
  • first, second, etc. may be used to describe various elements, components, regions, layers, and / or regions, such elements, components, regions, layers, and / or regions It will be understood that it should not be limited by these terms.
  • FIG. 1 is a cross-sectional view of a switching atomic transistor 100 according to an embodiment of the present invention.
  • the switching atom transistor 100 is spaced apart from the source electrode 130 and the source electrode 130 formed on the substrate 110, and the drain electrode 120 formed on the substrate 110.
  • a gap between the source electrode 130 and the drain electrode 120 is buried, and the intermediate barrier layer 140 formed on the source electrode 130 and the drain electrode 120 and the diffusion barrier layer formed on the intermediate layer 140 ( 150 and an ion source gate electrode 160 formed on the diffusion barrier layer 150.
  • the substrate 110 may be at least one selected from the group consisting of Si, Al 2 O 3 , SiC, Si 3 N 4 , GaAs, and GaN.
  • a surface oxide layer (not shown) may be formed on the substrate 110, and the surface oxide layer may include any one selected from the group consisting of SiO 2 , Al 2 O 3 , crystalline SiO 2, and crystalline Al 2 O 3 .
  • One may be used, and a general metal material may be used as the substrate 110.
  • the source electrode 130 and the drain electrode 120 are formed on the substrate 110 at a distance from each other.
  • the separation distance between the source electrode 130 and the drain electrode 120 is appropriate in the range of 2 to 20 nm, but is not limited thereto.
  • the source electrode 130 and the drain electrode 120 are at least any one selected from the group consisting of p-doped Si, n-doped Si, WN, AlN, TaN, HfN, TiN, titanium oxynitride (TiON), and tungsten oxynitride (WON). It can be one.
  • An intermediate layer 140 is formed on a portion of the source electrode 130 and the drain electrode 120 and the substrate 110 exposed between the spaced space between the source electrode 130 and the drain electrode 120. .
  • the material of the intermediate layer 140 may be an amorphous semiconductor, a metal oxide, and a metal sulfide.
  • a metal oxide for example, CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO 2 , Al 2 O 3 , Crystalline SiO 2 , Crystalline Al It may be at least one selected from the group consisting of 2 O 3 , CuS, and metal oxides, but is not limited thereto.
  • the thickness of the intermediate layer 140 may be 1 nm or more, and preferably 1 to 100 nm, for the normal operation of the switching atomic transistor.
  • the diffusion barrier layer 150 is formed on the intermediate layer 140.
  • the diffusion barrier layer 150 may be at least one selected from the group consisting of WN, AlN, TaN, HfN, GaN, SiN x, and Si 3 N 4 .
  • An ion source gate electrode 160 is formed on the diffusion barrier layer 150.
  • the ion source gate electrode 160 can be used as long as the metal has a high diffusion coefficient in the solid and can move metal ions by an electric field.
  • the ion source gate electrode 160 material may be at least one selected from the group consisting of Cu, Ag, and alloys thereof, but is not limited thereto.
  • the thickness of the ion source gate electrode 160 may be 1 nm to 100 nm.
  • FIG. 2 is a cross-sectional view of a switching atomic transistor 200 further including a capping layer 210 on the ion source gate electrode 160 in accordance with one embodiment of the present invention.
  • a capping layer 210 may be formed on the ion source gate electrode 160 to prevent oxidation of the ion source gate electrode 160.
  • the capping layer 210 may be at least one selected from the group consisting of WN, AlN, TaN, HfN, TiN, titanium oxynitride (TiON), and tungsten oxynitride (WON). Since there is a diffusion barrier layer 150 between the ion source gate electrode 160 and the intermediate layer 140, the transistor is not affected by the oxidation of the ion source gate electrode 160, but the ion source gate electrode 160 When the thickness is designed to be 1 nm to 5 nm, oxidation of the ion source gate electrode 160 may adversely affect the diffusion barrier layer 150 and the intermediate layer 140. Therefore, in order to minimize the effect of oxidation of the ion source gate electrode 160, it is necessary to form the capping layer 210 on the ion source gate electrode 160.
  • FIG 3 is a schematic diagram illustrating movement of ions in the intermediate layer 140 according to the voltage of the gate electrode in the switching atomic transistor according to the exemplary embodiment of the present invention.
  • an internal operating state of the switching atomic transistor 100 according to the voltage applied to the ion source gate electrode 160 is modeled and illustrated.
  • the S1 state shows the initial state of the switching atom transistor.
  • a voltage greater than the voltage applied to the ion source gate electrode 160 during the repetitive operation of the switching atomic transistor is applied during the initial operation.
  • the ion is introduced into the intermediate layer 140 from the ion source gate electrode 160 through the diffusion barrier layer 150 by the large voltage applied during the initial operation.
  • the ions introduced into the intermediate layer 140 move to the channel region 170 by the voltage applied to the ion source gate electrode 160 to form an ion layer serving as a conductive bridge.
  • a current flows from the source electrode 130 to the drain electrode 120 by the conductive ion layer. That is, the source electrode 130 and the drain electrode 120 are turned on.
  • a large voltage such as that applied during initial operation, is not applied to the ion source gate electrode 160.
  • the ions are introduced for repetitive operation in which the introduced ions move inside the intermediate layer 140 to form or disappear, rather than a voltage for additional inflow of ions. Voltage.
  • the ion layer of the channel region 170 begins to decrease (S3).
  • the ion layer is removed (S4) in the channel region 170. That is, since the flow of electrons from the source electrode 130 to the drain electrode 120 disappears, the current does not flow and is in an off state.
  • the source electrode 130 and the drain electrode 120 are formed on the substrate 110.
  • the source electrode 130 and the drain electrode 120 used TiN.
  • An intermediate layer 140 is formed on the substrate 110 exposed between a portion of the source electrode 130 and the drain electrode 120 and a space between the source electrode 130 and the drain electrode 120.
  • the intermediate layer 140 was formed using Ag 2 S.
  • a diffusion barrier layer 150 is formed on the intermediate layer 140.
  • the diffusion barrier layer 150 used WN.
  • the switching atomic transistor of Preparation Example 1 was manufactured by forming an ion source gate electrode 160 on the diffusion barrier layer 150 using AgCu.
  • Ag ions of the intermediate layer 140 may move according to the voltage applied to the ion source gate electrode 160. Therefore, when Ag 2 S is used as the intermediate layer 140 as in Preparation Example 1, the step of diffusing Cu ions into the intermediate layer 140 may be omitted by applying an overvoltage to the ion source gate electrode 160 for the initial operation. .
  • Cu ions or Ag ions transferred from the ion source gate electrode 160 may be interlayered.
  • Ag ions present in 140 the amount of ions involved in the operation of the transistor increases in the intermediate layer 140. Therefore, there is an advantage that the operation of the switching atomic transistor at a low voltage is possible.
  • the material of the source electrode 130 and the drain electrode 120 was formed to a thickness of 10 nm using TiN, and the intermediate layer 140 was formed to be 15 nm using Cu 2 S.
  • the ion source gate electrode 160 formed CuAg to a thickness of 10 nm, and the diffusion barrier layer 150 formed HfN to 10 nm.
  • the capping layer 210 was not applied on the ion source gate electrode 160.
  • Example 2 since the thickness of the ion source gate electrode 160 is 5 nm or more, a switching atomic transistor having less influence due to oxidation of the ion source gate electrode 160 without the capping layer 210 is manufactured.
  • the source electrode 130 and the drain electrode 120 were formed to a thickness of 10 nm using TiN, and the intermediate layer 140 was formed to 10 nm using CuTeS.
  • the ion source gate electrode 160 formed CuAg to a thickness of 5 nm, and the diffusion barrier layer 150 formed HfN to 10 nm.
  • a capping layer 210 on the ion source gate electrode 160 forms a WN of 5 nm or more to manufacture a switching atomic transistor.
  • the material of the source electrode 130 and the drain electrode 120 was formed to a thickness of 10 nm using TiN, and the intermediate layer 140 was formed to 10 nm using CuTeS.
  • the ion source gate electrode 160 formed Cu to a thickness of 5 nm, and the diffusion barrier layer 150 formed AlN to 10 nm.
  • the capping layer 210 on the ion source gate electrode 160 manufactured a switching atomic transistor having TaN of 5 nm or more.
  • FIG. 4 is a characteristic graph of a two-electrode structured switching atomic element fabricated for evaluating device operation with or without a diffusion barrier layer.
  • the switching atomic two-electrode element includes an ion source electrode, an inactive electrode, and an ion channel layer interposed between the ion source electrode and the inactive electrode.
  • the ion source electrode is a single element metal electrode.
  • the switching atomic two-electrode element does not include a diffusion barrier layer.
  • the switching atomic two-electrode element includes an ion source electrode, an inactive electrode, and an ion channel layer interposed between the ion source electrode and the inactive electrode.
  • the ion source electrode is a CuTe metal alloy metal electrode.
  • the switching atomic two-electrode element includes an ion source electrode, an inactive electrode, an ion channel layer interposed between the ion source electrode and the inactive electrode, and between the ion channel layer and the ion source electrode. Intervening diffusion barrier layers.
  • an ion source electrode CuTe, an alloy metal electrode, is applied.
  • the dispersion degree (FIG. 4B) of the switching atomic two-electrode element employing an alloy metal electrode as the material of the ion source electrode is a single element as the material of the ion source gate electrode. It can be seen that the dispersion degree (Fig. 4 (a)) of the switching atomic two-electrode element employing the metal electrode is improved.
  • the dispersion degree of the switching atomic two-electrode element employing the alloy metal electrode as the ion source electrode and introducing the diffusion barrier layer is most improved. This is considered to mean that the operation of the switching atomic two-electrode element employing the diffusion barrier layer is the most stable.
  • FIG. 5 is a graph illustrating the operation of the switching atomic transistor of the present invention according to an embodiment of the present invention.
  • the source-drain current increases in one direction as the voltage of the ion source gate electrode 160 increases, and the source in the second direction as the voltage of the ion source gate electrode 160 decreases. You can see the stage where the drain current is maintained or decreased. This is a form of hysteresis different from conventional transistors.
  • Hysteresis in the form of maintaining the low resistance state at the initial reduction of the voltage of the ion source gate electrode, and rapidly decreasing the source-drain current value to zero when the voltage 160 of the ion source gate electrode reaches an arbitrary point. Seems. Therefore, it may be used as a multi-level nonvolatile memory device by adjusting the magnitude of the voltage applied to the ion source gate electrode 160.
  • Example 2 vertical atom transistor
  • a vertical atomic transistor capable of high integration is disclosed based on the same technical idea as that of the switching atomic transistor described in the first embodiment.
  • the same or similar configuration as that of the switching atomic transistor of the first embodiment will be described below with reference to the drawings focusing on the characteristic structure and the operation method of the vertical atomic transistor using the above-described description in the first embodiment.
  • FIG. 6 is a cross-sectional view of a vertical atomic transistor according to an embodiment of the present invention.
  • a surface oxide layer 520 is disposed on a substrate 510, and a drain electrode 565 is formed on the surface oxide layer 520.
  • An ion channel layer 560 having a height perpendicular to the substrate 510 is formed on a portion of the drain electrode 565.
  • a first oxide layer 530 is formed on the drain electrode 565 and the surface oxide layer 520 in the peripheral region where the ion channel layer 560 is formed.
  • the first oxide layer 530 has a thickness lower than that of the ion channel layer 560 so that a portion of the side surface of the ion channel layer 560 is exposed.
  • the first diffusion barrier layer 550 is formed to contact the side surface of the exposed ion channel layer 560.
  • An ion source gate electrode 540 is formed in contact with an outer surface of the first diffusion barrier layer 550.
  • a second diffusion barrier layer 575 and a source electrode 570 are formed on the ion channel layer 560.
  • the substrate 510 may be formed of a material as described in the first embodiment.
  • the surface oxide layer 520 may be formed on the substrate 510.
  • the surface oxide layer may be any one selected from the group consisting of SiO 2 , Al 2 O 3 , crystalline SiO 2, and crystalline Al 2 O 3 .
  • the drain electrode 565 may be at least one selected from the group consisting of p-doped Si, n-doped Si, WN, AlN, TaN, HfN, TiN, titanium oxynitride (TiON), and tungsten oxynitride (WON).
  • the ion channel layer 560 formed on the drain electrode 565 may have a width of 1 nm to 100 nm and a height of 2 nm to 30 nm. The height of the ion channel layer 560 may determine the separation distance between the drain electrode 565 and the source electrode 530.
  • the ion channel layer 560 may include CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO 2 , Al 2 O 3 , crystalline SiO 2 , Crystalline Al 2 O 3 , CuS and may be at least one selected from the group consisting of metal oxides.
  • the first oxide layer 530 may be formed around the ion channel layer 560. According to another embodiment of the present invention, the first oxide layer 530 may be replaced with the ion channel layer forming film 620. The first oxide layer 530 has a thickness smaller than the height of the ion channel layer 560. Thus, some side surfaces of the ion channel layer 560 are exposed.
  • the first oxide layer 530 may include CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO 2 , Al 2 O 3 , crystalline SiO 2 , crystalline Al 2 O 3 , CuS and at least one selected from the group consisting of metal oxides.
  • a first diffusion barrier layer 550 is formed on some side surfaces of the exposed ion channel layer 560.
  • the first diffusion barrier layer 550 may be a nitride having conductivity. For example, it may be at least one selected from the group consisting of WN, AlN, TaN, HfN, GaN, SiN ⁇ , and Si 3 N 4 , but is not limited thereto.
  • the thickness of the first diffusion barrier layer 550 may be 0.4 nm to 5 nm, but is not limited thereto.
  • the first diffusion barrier layer 550 may improve the stability of the vertical atomic transistor by suppressing the fatigue that may occur in the ion channel layer 560 by repeating the vertical atomic transistor.
  • An ion source gate electrode 540 may be formed on an outer surface of the first diffusion barrier layer 550.
  • the ion source gate electrode 540 may be a metal capable of moving metal ions due to an electric field having a high diffusion coefficient in a solid. For example, it may be any one selected from the group consisting of Cu, Ag, and alloys thereof, but is not limited thereto.
  • the ion source gate electrode 540 may be formed by sulfation of at least one of Cu, CuTe, and Ag through chemical vapor deposition (CVD).
  • the ion source gate electrode 540 may have a thickness of 1 nm to 100 nm, but is not limited thereto.
  • a second diffusion barrier layer 575 is formed on the ion channel layer 560.
  • the second diffusion barrier layer 575 may be a nitride having conductivity.
  • the thickness of the second diffusion barrier layer 575 may be 0.4 nm to 5 nm, but is not limited thereto.
  • the second diffusion barrier layer 575 may be at least one selected from the group consisting of WN, AlN, TaN, HfN, GaN, SiN ⁇ and Si 3 N 4 .
  • a second oxide layer may be formed on a side of the second diffusion barrier layer 575 on the first oxide layer 530 and shield a portion of the exposed side surface of the ion channel layer 560. have.
  • the second oxide layer (not shown) may be CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO 2 , Al 2 O 3 , crystalline At least one selected from the group consisting of SiO 2 , crystalline Al 2 O 3 , CuS, and metal oxides.
  • a source electrode 570 is formed on the second diffusion barrier layer 575.
  • the source electrode 570 may be at least one selected from the group consisting of Cu, Ag, and alloys thereof.
  • Cu 2 S, CuTeS may be an Ag, CuTeGe, AgSe, CuTeSi and Ag2 S is not limited thereto.
  • FIG. 7 is a plan view illustrating a manufacturing process of a vertical atomic transistor according to an embodiment of the present invention.
  • FIG. 7 For the purpose of describing FIG. 7, reference numerals of FIG. 6 are used for components not shown in FIG. 7.
  • a drain electrode 565 is formed on a substrate 510 (S1).
  • the drain electrode 565 may be any known patterning process and metal deposition technique used in a semiconductor process without particular limitation. Can be formed.
  • An ion channel layer forming film 620 is formed on the drain electrode 565 and the substrate 510 (S2). As described in the description of FIG. 1, the first oxide layer 530 and the ion channel layer forming film 620 may be selectively formed. When the ion channel layer forming film 620 is formed, the ion channel layer 560 may be formed using the ion channel layer forming film 620 in a later process.
  • the etching mask 630 may be a patterned photoresist through a known photolithography process used in a semiconductor process.
  • the etching mask 630 may be a hard mask, for example, SiN ⁇ , but is not limited thereto.
  • the ion channel layer forming film 620 remaining after the etching is stopped before all of the ion channel layer forming film 620 is etched may serve as the first oxide layer 530.
  • a first diffusion barrier layer 550 and an ion source gate electrode 540 are stacked on the entire surface of the structure including a side surface of the ion channel layer 560 exposed by etching a portion of the ion channel layer forming film 620. And patterning (S4).
  • the second oxide layer 660 is formed on the ion source gate electrode 540, and the mask 630 is removed to expose the ion channel layer 560.
  • the second diffusion barrier layer 575 is formed on the exposed upper surface of the ion channel layer 560 by removing the mask 630 (S5).
  • a vertical atomic transistor is fabricated by forming a source electrode 570 on the second diffusion barrier layer 575 (S6).
  • FIG. 8 is a cross-sectional view illustrating a manufacturing process of a vertical atomic transistor according to an embodiment of the present invention.
  • a surface oxide layer 520 is formed on the substrate 510.
  • a drain electrode 565 is formed on the surface oxide layer 520 (S1).
  • An ion channel layer 560 is formed on the drain electrode 565, and an etch mask 630 is formed on the ion channel layer 560 to etch the ion channel layer 560 (S2). Unlike FIG. 7, since the first oxide layer 530 is used, the ion channel layer 560 is etched without remaining portions except for portions in which etching is prevented by the etching mask 630.
  • the first oxide layer 530 is formed on the drain electrode 565 and the surface oxide layer 520 in the peripheral region of the ion channel layer 560.
  • the first oxide layer 530 has a thickness such that a portion of the side surface of the ion channel layer 560 is exposed.
  • the first diffusion barrier layer 550 and the ion source gate electrode 540 are patterned on the front surface of the structure (S3).
  • a second oxide layer 620 is formed on the structure to expose a portion of the ion source gate electrode 540.
  • the mask 630 is removed to form a second diffusion barrier layer 575 on the top surface of the ion channel layer 560 exposed from the second oxide layer 620.
  • the source electrode 570 is formed on the second diffusion barrier layer 575 and the structure to manufacture a vertical atomic transistor according to an embodiment of the present invention.
  • a silicon dioxide surface oxide layer 520 was formed on the silicon wafer substrate 510, and a drain electrode 565 was formed on the surface oxide layer 520.
  • the drain electrode 565 formed TaN to a thickness of 20 nm.
  • An ion channel forming layer 620 is formed on the drain electrode 565.
  • the ion channel forming layer 620 was formed by stacking CuTeS in a thickness of 30 nm.
  • An etching mask 630 is formed on the ion channel forming layer 620, the vertical height of the ion channel layer 560 becomes 30 nm, and the first oxide is formed by leaving a 5 nm to 10 nm thick CuTeS layer in the peripheral region. Made to play the same role as layer 530.
  • a first diffusion barrier layer 550 is formed on the exposed side of the ion channel layer 560 using 10 nm thick WN, and 20 nm AgCu is formed on the other side of the first diffusion barrier layer 550.
  • An ion source gate electrode 540 was formed. Thereafter, the second oxide layer 620 was formed by stacking 20 nm thick AlN. The etching mask 630 is removed, and a second diffusion barrier layer 575 is formed on the exposed ion channel layer 560 with 5 nm thick WN, and 20 nm is disposed on the second diffusion barrier layer 575.
  • a thick AgCu source electrode 570 was formed.
  • the drain electrode 565 is formed on the silicon wafer substrate, and the aluminum nitride first oxide layer 530 is formed on the drain electrode 565 with a thickness of 20 nm.
  • the first oxide layer 530 is etched to form an ion channel layer 560 having a height of 30 nm and a diameter of 10 nm.
  • the first diffusion barrier layer 550, the ion source gate electrode 540, the second oxide layer 620, the second diffusion barrier layer 575, and the source electrode using the same method as described in Preparation Example 5 below. 570 was formed.
  • FIG. 9 is an explanatory diagram illustrating an operation of a vertical atomic transistor according to an embodiment of the present invention.
  • a positive overvoltage is applied to the source electrode 570 in an initial state so that metal ions of the source electrode 570 pass through the second diffusion barrier layer 575 to move to the ion channel layer 560. (S1).
  • a conductive bridge 710 connecting the source electrode 570 and the drain electrode 565 is formed in the ion channel layer 560 (S2).
  • the source-drain current flows due to the formation of the conductive bridge 710, and this state is called a forming state.
  • the ions forming the conductive bridge 710 in the ion channel layer 560 move toward the first diffusion barrier layer 550 (S3). As the conductive bridge 710 breaks, the ion channel layer 560 becomes high in resistance and the source-drain current no longer flows.
  • ions move to the center portion of the ion channel layer 560 to form a conductive bridge 710 again (S4).
  • the vertical atomic transistor is in a low resistance state in which the source-drain current flows again.
  • steps S3 and S4 may be performed repeatedly to control the operation of the vertical atomic transistor.
  • FIG. 10 is a graph illustrating a change in source-drain current according to a gate voltage of a vertical atomic transistor manufactured according to an embodiment of the present invention.
  • the source-drain current increases in one direction as the voltage of the ion source gate electrode 540 increases, and the source in the second direction as the voltage of the ion source gate electrode 540 decreases. You can see the stage where the drain current is maintained or decreased. This is a form of hysteresis different from conventional transistors.
  • the voltage 540 of the ion source gate electrode is swept again in the negative direction as shown by a dotted line.
  • Hysteresis in the form of maintaining the low resistance state at the initial decrease of the voltage of the ion source gate electrode, and then rapidly decreasing the source-drain current value to zero when the voltage of the ion source gate electrode reaches a certain point. Seems.
  • the current value between the source electrode 570 and the drain electrode 565 may vary according to the voltage value of the ion source gate electrode 540.
  • the form of hysteresis according to the voltage value of the ion source gate electrode 540 is similar.
  • the conductive bridge is formed or removed according to the voltage sweep of the ion source gate electrode 540 and the power applied to the device is turned off, the state of the conductive bridge inside the ion channel layer 560 is maintained. Then, when the power is supplied to the device again, since the state of the conductive bridge is maintained, the current value according to the stored data can be obtained. Therefore, it can be used as a multi-level nonvolatile memory device by controlling the magnitude of the voltage applied to the ion source gate electrode 540 of the vertical atomic transistor of the present invention.

Abstract

확산장벽층을 가지는 스위칭 원자 트랜지스터 및 이의 동작 방법이 개시된다. 저항변화 특성의 중간층에 확산장벽층을 도입함으로 인해, 스위칭 원자 트랜지스터의 동작에 관여하는 중간층 내에 전체 이온량의 변동을 최소화하거나, 변동이 없도록 하여 스위칭 원자 트랜지스터의 안정적인 동작을 지속할 수 있다. 또한, 메모리 셀의 수를 늘이지 않더라도 더 많은 정보를 저장할 수 있는 안정적인 스위칭 원자 트랜지스터의 멀티레벨 셀 구현이 가능해진다. 또한, 확산장벽층을 포함하는 수직 원자트랜지스터 및 이의 동작 방법이 개시된다. 또한, 이온 채널층을 수직 구조로 제작함으로써 트랜지스터의 집적도를 크게 높일 수 있다.

Description

스위칭 원자 트랜지스터 및 이의 동작방법
본 발명은 스위칭 원자 트랜지스터 및 이의 동작방법에 관한 것으로, 더욱 자세하게는 도전성 브릿지를 이용한 메모리 특성의 스위칭 원자 트랜지스터, 이를 이용한 수직 원자 트랜지스터 및 이들을 동작하는 방법에 관한 것이다.
최근의 디지털 정보통신 및 가전산업의 발달로 인해 저전력 및 고집적화 소자에 대한 요구가 증대하고 있는데 반해, 기존의 전하 제어를 기반으로 한 소자의 사용 전력 절감 및 고집적화는 한계점에 이른 것으로 알려지고 있다. 이러한 한계를 극복하기 위해 유기 또는 무기 소재의 상 변화(phase change) 및 자기장의 변화 등을 이용한 새로운 메모리 소자에 관한 연구가 활발하게 진행되고 있다. 특히, 물질의 상태 변화를 유도하여 물질 자체의 저항을 변화시키는 원리를 이용하는 정보 저장방식을 가지는 새로운 메모리 소자들이 주목받고 있다. 예를 들어, 차세대 비휘발성 메모리 소자로는 상변화 메모리 소자(Phase-change RAM; PRAM), 자기 메모리 소자(Magnetic RAM; MRAM) 및 저항 변화 메모리 소자(Resistance change RAM; ReRAM)가 있다.
전하 제어를 기반으로 한 비휘발성 메모리의 대표적인 소자인 플래시 메모리의 경우, 데이터의 프로그램 및 소거 동작을 위해 높은 동작전압이 요구된다. 따라서 45 nm 이하의 선폭으로 스케일 다운(scale down)하여 제작하는 경우에는, 인접하는 셀들 사이의 간섭으로 인해 오동작이 발생할 수 있으며, 느린 동작속도 및 과도한 전력 소비가 문제가 되고 있다.
이를 해결하기 위해 대안으로 제시되고 있는 새로운 메모리 소자 중, 비휘발성 메모리 특성의 자성 소자(Magnetic RAM, MRAM)는 복잡한 제조공정 및 다층 구조, 읽기/쓰기 동작의 작은 마진으로 인해 상용화를 위해서는 좀 더 많은 연구가 필요한 상황이다. 따라서, 이들 소자의 단점을 극복한 저전력, 고집적, 낮은 제조 공정비의 차세대 비휘발성 메모리 소자의 개발이 요구되고 있다.
종래의 트랜지스터는 소스 전극, 드레인 전극, 게이트전극의 3단자(3-terminal)로 구성되어 있으며, 실리콘의 캐리어 농도를 조절하여 소자를 동작한다. 즉, 게이트 전극의 전압을 조절함으로써 소스 전극과 드레인 전극 사이의 저항의 크기를 조절할 수 있다. 트랜지스터는 전원 오프와 동시에 기억된 논리가 사라지는 특징을 가지고 있고, 따라서 트랜지스터를 연산소자로 사용하기 위해서는 기억을 담당하는 메모리를 따로 배치되어야 한다. 이로 인해 메모리와 연산소자 간에 데이터를 저장하고, 불러오는 과정에서 병목현상이 발생하여 트랜지스터의 속도저하가 생기고, 또한 수평방향의 채널을 사용하기 때문에 집적도 향상에 한계가 있다.
또한, 상술한 차세대 비휘발성 메모리 소자들에 대해서도 플래시 메모리 소자와 같이 멀티-레벨 셀을 구현하기 위한 시도가 계속되고 있지만, 현재 상용화가 가능한 정도로 신뢰도 있는 멀티레벨 동작을 구현하고 있는 차세대 비휘발성 메모리 소자는 거의 없다고 할 수 있다.
미국 출원 특허인 출원번호 US14/044696(출원일 : 2013.10.02) 및 US11/209025(출원일 : 2006.03.09)에서 2전극 방식을 이용한 반도체 메모리 제조 단계가 개시된 바, 이온 이동에 의한 저항체 내에 도전성 브릿지 (conductive bridge)를 형성하여 작동하는 소자 기능이 있으나, 저항 변화층에서의 도전성 브릿지 형성에 따른 반복적인 소자 동작의 신뢰성이 부족하다.
미국 출원 특허인 US13/871,040(출원일 2013.04.26.)은 도전성 브릿지(conductive bridge) 저항 메모리에 관한 것으로, 비휘발성 메모리에서 저항 S/W에 대한 프로그래머블 금속화 셀(PMC) 제조 방법에 관하여 개시하고 있다. 셀 동작시에 전기장 값을 낮추고, 높은 전기장에서 디펙트 발생을 억제함으로써 누설 전류를 감소하여 디바이스의 성능을 향상시키기 위해, 메모리층과 이온 공급층 사이에 반도체층을 구비하여 누설 전류를 억제할 수 있는 구조이다. 이는 기본 구조가 2전극 구조이고, 반도체층을 구비함으로 인해서 누설 전류는 저하할 수 있으나, 반도체층이 포함된 저항 변화층의 저항 증가로 반복 동작시 비휘발성 메모리 특성의 신뢰성이 저하되는 단점을 보인다.
한국공개특허 10-2013-0013264(출원일 2013.02.06.)에서는 제1 절연층과 제2 절연층을 구성하고 제1 절연층의 밀도를 제2 절연층보다 낮게 하고, 제1 절연층의 타측에 제1금속, 제2 절연층의 타측에 제2금속을 설치하여, 절연층 소재의 밀도에 따라 도전성 브릿지인 필라멘트(filament)의 성장 속도 차이를 이용한 CBRAM(conductive bridge random access memory)이 개시되고 있다. 이는 RAM의 한계를 극복하여 메모리 기능을 부여하고 있으나, 전기적 증착(electrodeposition)에 의해 형성되는 도전성 브릿지의 형성 및 소멸하는 동작 방법의 2전극 방식이다. 이 소자는 반복적인 동작시에 필라멘트의 성장 속도의 차이를 일정하게 유지하기가 어렵고, 이에 따라 소자의 신뢰성이 저하되는 문제가 있다.
또한, 미국 출원 특허인 US13/347840(출원일 2012.01.12.)은 활성층이 있는 비휘발성 저항 메모리 셀에 관한 것으로, 활물질이 제1전극과 금속 또는 금속실리사이드의 제2전극 사이에 있고, 제1전극과 활물질 사이에는 장벽이 존재하는 구조로 제조된 2전극 구조의 CBRAM에 대하여 개시하고 있다. 활성층 내에 이온의 이동으로 도전성 브릿지가 형성되어 비휘발성 메모리 기능을 수행하는 2전극 구조로, 본 발명과는 달리 유전체층의 위치가 이온 소스층에 접하여 있지 않다.
또한, 일본 출원 특허인 2012-42825(출원일 2012.02.29.)은 소자의 양호한 단열성을 유지하면서 미세화를 진행시키는 것이 가능한 기억소자(storage device) 에 관한 것이다. 제1 전극, 기억층 및 제2 전극으로 구성되고, 기억층의 측벽 중에 단열층이 설치되고 있는 기억소자(storage device)가 있고, 제1 전극을 제어하는 트랜지스터(MOSFET)가 구비되어 있는 소자이다. 즉, 2전극 구조의 비휘발성 메모리 소자가 트랜지스터에 의해 제어되는 기억 장치로 소자 제작이 복잡하여 공정 비용의 절감이 어렵다.
최근에 ReRAM 소자들 중 한 분야로서 많은 연구가 진행되고 있는 전도성 브릿지 메모리(CBM) 소자는 저항 변화층에 인가되는 전압에 따라 금속전극으로부터 저항변화층의 내부로 침투된 금속원자 또는 금속이온의 산화환원 반응에 의해 금속 필라멘트가 형성 및 소멸되면서 저항 상태가 변화된다. 현재까지 사용되고 있는 저항변화층 소재로는 주로 산화물 혹은 GeS와 같은 고체 전해질 물질을 이용하고 있다. 하지만 고체 전해질 물질에서는 저 저항상태, 고 저항상태, SET 및 RESET 전압의 산포 특성이 매우 불안정하며, 소자 제어가 어렵다. 따라서 저항 변화층의 신소재 개발 또는 반복적인 소자 제어시 안정적인 동작이 항상 가능할 수 있는 새로운 구조에 대한 제안이 필요하다.
본 발명이 해결하고자 하는 제1 과제는 이온 소스 게이트 전극의 전압의 크기에 따라 이온의 확산을 선택적으로 차단할 수 있는 확산 장벽층(selective diffusion barrier)을 도입하여 도전성 브릿지를 형성하고, 도전성 브릿지 내의 이온의 농도를 안정적으로 유지할 수 있는 스위칭 원자 트랜지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 제2 과제는 상기 제1 과제의 달성을 통해 제공되는 스위칭 원자 트랜지스터의 동작방법을 제공하는데 있다.
본 발명이 해결하고자 하는 제3 과제는 상술한 스위칭 원자 트랜지스터의 원리를 이용하여 소자 제작의 집적도를 크게 높일 수 있는 수직 원자 트랜지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 제4 과제는 상기 제3 과제의 달성을 통해 제공되는 수직 원자 트랜지스터의 동작 방법을 제공하는데 있다.
상술한 제1 기술적 과제를 해결하기 위하여 본 발명은 기판, 상기 기판 상에 형성된 소스 전극, 상기 소스 전극과 이격되어 상기 기판 상에 형성된 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이의 이격공간을 매립하고, 상기 소스 전극 또는 상기 드레인 전극의 상부에 형성된 중간층, 상기 중간층 상에 형성되고, 상기 중간층의 이온의 확산을 방지하기 위한 확산장벽층 및 상기 확산장벽층 상에 형성되고, 초기 동작시 상기 중간층에 이온을 공급하기 위한 이온소스 게이트 전극을 포함하는 스위칭 원자 트랜지스터를 제공한다.
상기 소스 전극 또는 드레인 전극은 p 도핑된 Si, n 도핑된 Si, WN, AlN, TaN, HfN, TiN, TiON(Titanium oxynitride) 및 WON(Tungsten Oxynitride)로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 중간층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, Ta2O5, 금속 산화물, 결정성SiO2, 결정성Al2O3 및 CuS로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 이온소스 게이트 전극은 Cu, Ag 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 확산장벽층은 WN, AlN, TaN, HfN, GaN, SiNx 및 Si3N4로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 이온소스 게이트 전극 상에 형성되고, 상기 이온소스 게이트 전극을 보호하기 위한 캡핑층(capping layer)이 더 포함될 수 있다.
상기 캡핑층은 WN, AlN, TaN, HfN, TiN, TiON(titanium oxynitride) 및 WON(tungsten oxynitride)로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상술한 제2 기술적 과제를 해결하기 위하여 본 발명은 기판 상에 형성된 소스 전극, 상기 소스 전극과 이격되어 있고 ,상기 기판 상에 형성된 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이를 매립하고, 상기 소스 전극과 상기 드레인 전극 상부에 있는 중간층, 상기 중간층 상에 있는 확산 장벽층, 상기 확산 장벽층 상에 있는 이온 소스 게이트 전극을 가지는 스위칭 원자 트랜지스터의 동작 방법에 있어서, 상기 이온소스 게이트 전극에 과전압을 인가하는 단계, 상기 과전압에 의해 상기 이온소스 게이트 전극으로부터 이온이 상기 중간층 내부로 이동하는 단계, 상기 이온소스 게이트 전극에 양의 전압을 인가하여 이온이 중간층 내부의 채널 영역에 이동하여 이온층을 형성하는 단계 및 상기 이온소스 게이트 전극에 음의 전압을 인가하여 이온이 상기 이온소스 게이트 쪽으로 이동하여 이온층이 소멸하는 단계를 포함하는 스위칭 원자 트랜지스터의 동작방법을 제공한다.
상기 이온소스 게이트 전극에 양의 전압을 인가하여 이온이 중간층 내부의 채널 영역에 이동하여 이온층을 형성하는 단계 및 상기 이온소스 게이트 전극에 음의 전압을 인가하여 이온이 상기 이온소스 게이트 쪽으로 이동하여 이온층이 소멸하는 단계는 상기 이온소스 게이트 전극에 인가되는 전압의 크기를 단계별로 나누어 이동하는 이온의 양을 조절하여 소스-드레인 전류량을 조절하는 단계를 포함할 수 있다.
상술한 제3 기술적 과제를 해결하기 위해 본 발명은 기판, 상기 기판 상에 형성된 드레인 전극, 상기 드레인 전극 상에 형성되고, 상기 기판의 평면에 수직으로 배치된 이온 채널층, 상기 이온 채널층의 측면에 형성된 제1 확산장벽층, 상기 제1 확산장벽층의 외곽면에 접하여 형성된 이온소스 게이트 전극, 상기 이온 채널층 상에 형성된 제2 확산장벽층 및 상기 제2 확산장벽층 상에 형성된 소스 전극을 포함하는 수직 원자 트랜지스터를 제공한다.
상기 드레인 전극과 상기 이온소스 게이트 전극 간의 이격을 위해 상기 이온소스 게이트 전극과 상기 기판 사이에 형성되는 제1 산화물층을 더 포함할 수 있다.
상기 제1 산화물층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성 Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 제1 산화물층은 상기 제1 확산장벽층 하부에 형성되고, 상기 제1 확산장벽층과 접하는 상기 이온 채널층의 하부 영역과 접하여 형성될 수 있다.
상기 제1 산화물층은 상기 드레인 전극의 측면을 완전히 차폐할 수 있다.
상기 제1 산화물층 상부에는 상기 제2 확산장벽층의 측면에 형성되고, 상기 이온 채널층의 노출된 측면 일부를 차폐하는 제2 산화물층이 더 포함될 수 있다.
상기 제2 산화물층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성 Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
또한, 상기 수직 원자 트랜지스터는 일 실시예에 따라 상기 기판과 상기 드레인 전극 사이에는 표면 산화물층이 더 형성되어 상기 기판과 상기 드레인 전극 사이의 전기적 절연을 달성하고, 상기 표면 산화물층은 SiO2, Al2O3, ZrO2, TaO2, TiO2, BaTiO2, HfO2 및 Cu2O로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 드레인 전극은 p 도핑된 Si, n 도핑된 Si, WN, AlN, TaN, HfN, TiN, TiON 및 WON로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 이온 채널층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 제1 확산장벽층 또는 제2 확산장벽층은 WN, AlN, TaN, HfN, GaN, SiNω 및 Si3N4로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 이온소스 게이트 전극은 Cu, Ag, 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 소스 전극은 Cu, Ag, 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상술한 제 4 기술적 과제를 달성하기 위하여 본 발명은 기판의 표면에 수직한 방향으로 형성된 이온 채널층, 상기 이온 채널층의 상하부에 형성된 소스 전극 및 드레인 전극, 상기 이온 채널층의 측면에 접하여 형성된 이온소스 게이트 전극을 가지는 수직 원자 트랜지스터의 동작 방법에 있어서, 상기 소스 전극에 과전압을 인가하여 상기 소스 전극으로부터 상기 이온 채널층 내부로 금속 이온이 이동하여 도전성 브릿지를 형성하는 단계, 상기 이온소스 게이트 전극에 음의 전압을 인가하여 상기 이온 채널층 내의 상기 도전성 브릿지를 형성하는 이온들을 제1 확산방지층 방향으로 이동시켜 상기 도전성 브릿지의 일부를 제거하는 단계 및 상기 이온소스 게이트 전극에 양의 전압을 인가하여 상기 이온 채널층 내의 상기 도전성 브릿지를 형성하는 이온들을 상기 이온 채널층의 중앙으로 이동시켜 상기 도전성 브릿지를 형성하는 단계를 포함하는 수직 원자 트랜지스터의 동작 방법을 제공한다.
상기 수직 원자 트랜지스터의 동작 방법은 상기 소스 전극, 상기 드레인 전극 및 상기 이온소스 게이트 전극에 전압이 인가되지 않아도 상기 이온 채널층 내의 도전성 브릿지의 형성 또는 제거 상태가 유지될 수 있다.
상기 이온소스 게이트 전극에 음의 전압을 인가하여 상기 이온 채널층 내의 상기 도전성 브릿지를 형성하는 이온들을 제1 확산방지층 방향으로 이동시켜 상기 도전성 브릿지의 일부를 제거하는 단계 및 상기 이온소스 게이트 전극에 양의 전압을 인가하여 상기 이온 채널층 내의 상기 도전성 브릿지를 형성하는 이온들을 상기 이온 채널층의 중앙으로 이동시켜 상기 도전성 브릿지를 형성하는 단계는, 전압의 크기를 단계별로 인가하여 상기 이온 채널층 내의 이온의 이동량을 조절하여 멀티 레벨의 저항 값을 가질 수 있다.
본 발명에서는 이온소스 게이트 전극과 중간층 사이에 확산장벽층을 도입함으로써 게이트 전극의 전압에 따라 중간층 내에서 도전성 브릿지를 형성하는 이온 농도를 안정적으로 유지하여 트랜지스터의 안정적인 동작을 지속하도록 하는 효과가 있다.
또한, 전기장을 이용하여 채널 영역에서의 이온 농도를 조절하고, 전력 공급이 차단된 상태에서 이온의 이동이 발생하지 않기 때문에 트랜지스터의 비휘발성 메모리 특성을 구현할 수 있다.
또한, 전력 공급이 차단되어도 트랜지스터의 기억 기능으로 인해 연산과 기억을 한 번에 처리할 수 있는 설계가 가능해지고, 뉴로모픽 컴퓨터, 차세대컴퓨팅에 응용이 가능해진다.
또한, 기존의 메모리의 경우 소자크기를 줄임에 따라 채널의 길이도 단축되어 인해 메모리의 동작이 불가능하지만, 본 발명의 트랜지스터는 이온으로 형성된 도전성 브릿지로 인한 동작특성을 갖기 때문에 수 개의 원자 단위까지 트랜지스터의 스케일링 다운(scaling down)이 가능해지는 효과가 있다.
본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 경우, 수직 구조로 트랜지스터를 형성하기 때문에 이온 채널층의 폭을 단축할 수 있으므로 소자의 집적도를 획기적으로 높일 수 있는 효과가 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 스위칭 원자 트랜지스터의 단면도이다.
도 2는 본 발명의 일 실시예에 따라 이온소스 게이트 전극 상에 캡핑층(capping layer)을 더 포함하는 스위칭 원자 트랜지스터의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 스위칭 원자 트랜지스터에서 게이트 전압에 따라 중간층 내 이온의 이동을 설명하는 모식도이다.
도 4는 확산장벽층의 유무에 따른 소자 동작 평가를 위해 제작된 2전극 구조 스위칭 원자 소자의 특성 그래프이다.
도 5는 본 발명의 일 실시예에 따른 본 발명의 스위칭 원자 트랜지스터의 동작을 설명하는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 제작 공정을 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 제작 공정을 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 동작을 설명하는 설명도이다.
도 10은 본 발명의 일 실시예에 따라 제조된 수직 원자 트랜지스터의 게이트 전압에 따른 소스-드레인 전류의 변화를 도시하는 그래프이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
실시예 1 : 스위칭 원자 트랜지스터
도 1은 본 발명의 일 실시예에 따른 스위칭 원자 트랜지스터(100)의 단면도이다.
도 1을 참조하면, 스위칭 원자 트랜지스터(100)는 기판(110) 상에 형성된 소스 전극(130), 소스 전극(130)과 이격되어 있고, 상기 기판(110) 상에 형성된 드레인 전극(120), 소스 전극(130)과 드레인 전극(120) 사이의 이격 공간을 매립하고, 소스 전극(130)과 드레인 전극(120)의 상부에 형성된 중간층(140), 중간층(140) 상에 형성된 확산장벽층(150) 및 상기 확산장벽층(150) 상에 형성된 이온소스 게이트 전극(160)을 포함한다.
기판(110)은 Si, Al2O3, SiC, Si3N4, GaAs 및 GaN로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다. 또한, 기판(110) 상에는 표면 산화물층(미도시)이 형성될 수 있고, 표면 산화물층으로는 SiO2, Al2O3, 결정성SiO2 및 결정성Al2O3로 이루어진 군에서 선택된 어느 하나일 수 있고, 일반 금속 재료를 기판(110)으로 사용할 수 있다.
상기 기판(110) 상에 이격 거리를 두고 소스 전극(130) 및 드레인 전극(120)이 형성된다. 소스 전극(130)과 드레인 전극(120) 간의 이격 거리는 2 내지 20 nm 의 범위에 있는 것이 적정하나, 이에 한정하지 않는다.
소스 전극(130) 및 드레인 전극(120)은 p도핑된 Si, n도핑된 Si, WN, AlN, TaN, HfN, TiN, TiON(titanium oxynitride) 및 WON(tungsten oxynitride)로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 소스 전극(130)과 드레인 전극(120)의 일부 영역 및 상기 소스 전극(130)과 상기 드레인 전극(120)의 이격 공간 사이에 노출된 상기 기판(110) 상에 중간층(140)이 형성된다.
중간층(140)의 재료는 비정질 반도체, 금속산화물 및 금속황화물을 사용할 수 있다. 예를 들어, CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
중간층(140)의 두께(thickness)는 스위칭 원자 트랜지스터의 정상 동작을 위하여 1 nm 이상일 수 있으며, 바람직하게는 1 내지 100 nm 일 수 있다.
상기 중간층(140) 상에 확산장벽층(150)이 형성된다. 확산장벽층(150)은 WN, AlN, TaN, HfN, GaN, SiNx 및 Si3N4로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 확산장벽층(150) 상에 이온소스 게이트 전극(160)이 형성된다.
이온소스 게이트 전극(160)은 고체 내에서 확산계수가 높아 전기장에 의한 금속 이온의 이동이 가능한 금속이면 사용 가능하다. 예를 들어, 이온소스 게이트 전극(160)물질은 Cu, Ag 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
특히, 이온소스 게이트 전극(160)의 소재로 AgNi 또는 CuTe와 같은 합금을 사용하는 경우, 스위칭 원자 트랜지스터를 반복적으로 구동할 때 이온소스 게이트 전극(160)으로부터 이온의 과대 주입이 방지되어 스위칭 원자 트랜지스터의 안정성을 더욱 높이게 된다.
이온소스 게이트 전극(160)의 두께는 1 nm 내지 100 nm 일 수 있다.
도 2는 본 발명의 일 실시예에 따라 이온소스 게이트 전극(160) 상에 캡핑층(capping layer)(210)을 더 포함하는 스위칭 원자 트랜지스터(200)의 단면도이다.
도 2를 참조하면, 이온소스 게이트 전극(160) 상에 캡핑층(210)을 형성하여 이온소스 게이트 전극(160)의 산화를 방지할 수 있다.
캡핑층(210)는 WN, AlN, TaN, HfN, TiN, TiON(titanium oxynitride) 및 WON(tungsten oxynitride)로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다. 이온소스 게이트 전극(160)과 중간층(140) 사이의 확산장벽층(150)이 있기 때문에 이온소스 게이트 전극(160)의 산화에 의해 트랜지스터가 받는 영향은 거의 없지만, 이온소스 게이트 전극(160)의 두께가 1 nm 내지 5nm 로 설계가 되는 경우엔 이온소스 게이트 전극(160)의 산화가 확산장벽층(150) 및 중간층(140)에 악영향을 줄 수 있다. 따라서, 이온소스 게이트 전극(160)의 산화에 의한 영향을 최소화하기 위하여 이온소스 게이트 전극(160) 상에 캡핑층(210) 형성이 필요하게 된다.
도 3은 본 발명의 일 실시예에 따른 스위칭 원자 트랜지스터에서 게이트 전극의 전압에 따라 중간층(140) 내 이온의 이동을 설명하는 모식도이다.
도 3을 참조하면, 이온소스 게이트 전극(160)에 인가되는 전압에 따른 스위칭 원자 트랜지스터(100)의 내부 동작 상태를 모델링하여 도식화 한 것으로, 각 단계로 나누어 설명한다.
S1 상태는 스위칭 원자 트랜지스터의 초기 상태를 보여준다.
S2 상태로 변환하기 위해, 스위칭 원자 트랜지스터의 반복 동작시 이온소스 게이트 전극(160)에 인가하는 전압보다 큰 전압을 초기 동작시에 인가한다. 초기 동작시 인가된 큰 전압에 의하여 이온소스 게이트 전극(160)으로부터 이온이 확산장벽층(150)을 통과하여 중간층(140)으로 유입된다. 중간층(140) 내부로 유입된 이온은 이온소스 게이트 전극(160)에 가해진 전압에 의해 채널영역(170)으로 이동을 하여 도전성 브릿지 역할을 하는 이온층이 형성된다. 상기 도전성을 갖는 이온층에 의하여 소스 전극(130)으로부터 드레인 전극(120)으로 전류가 흐를 수 있게 된다. 즉, 소스 전극(130)과 드레인 전극(120)이 온(on)된 상태가 된다. 이온이 중간층(140) 내부로 적정량이 유입된 이후에는 초기 동작시에 인가된 것과 같은 큰 전압은 이온소스 게이트 전극(160)에 인가되지 않는다. 다시 말해, 이온이 중간층(140) 내부로 적정량이 유입된 이후에는 이온의 추가 유입을 위한 전압이 아닌, 유입된 이온이 중간층(140) 내부에서 이동하여 이온층을 형성하거나 소멸하는 반복 동작을 위하여 인가되는 전압이다.
이온소스 게이트 전극(160)에 S2 상태에서 이온층 형성을 위하여 이온소스 게이트 전극(160)에 인가한 전압과 반대 극성을 갖는 전압을 인가하면, 채널영역(170)의 이온층은 감소하기 시작하여(S3), 최종적으로 채널영역(170)에서 이온층이 제거(S4)된다. 즉, 소스 전극(130)으로부터 드레인 전극(120)으로 전자의 흐름이 사라지므로, 전류가 흐르지 않게 되어 오프(off) 상태가 된다.
이하, 본 실시예를 따른 각 제조예를 설명하기 위하여 도 1의 도면 부호를 참조한다.
제조예 1
기판(110) 상에 소스 전극(130)과 드레인 전극(120)을 형성하였다. 소스 전극(130)과 드레인 전극(120)은 TiN를 이용하였다. 상기 소스 전극(130)과 드레인 전극(120)의 일부 영역 및 상기 소스 전극(130)과 드레인 전극(120)의 이격 공간 사이에 노출된 기판(110) 상에 중간층(140)을 형성하였다. 중간층(140)은 Ag2S를 사용하여 형성하였다. 상기 중간층(140) 상에 확산장벽층(150)을 형성하였다. 확산장벽층(150)은 WN을 사용하였다. 상기 확산장벽층(150) 상에 이온소스 게이트 전극(160)을 AgCu을 사용하여 형성함으로써 제조예 1의 스위칭 원자 트랜지스터를 제조하였다.
이온소스 게이트 전극(160)에 인가되는 전압에 따라 중간층(140)의 Ag 이온이 이동을 할 수 있다. 따라서, 제조예 1과 같이 Ag2S를 중간층(140)으로 사용한 경우 초기 동작을 위하여 이온소스 게이트 전극(160)에 과전압을 인가하여 Cu이온을 중간층(140) 내로 확산시키는 단계를 생략할 수 있다.
또한, 이온소스 게이트 전극(160)에 과전압을 인가하여 Cu이온 또는 Ag이온을 이온 채널층으로 확산시키는 단계를 생략하지 않은 경우, 이온 소스 게이트 전극(160)으로부터 이동한 Cu 이온 또는 Ag 이온이 중간층(140)에 존재하는 Ag 이온에 추가되어, 중간층(140) 내부에 트랜지스터의 동작에 관여하는 이온량이 증가하게 된다. 따라서 낮은 전압에서 스위칭 원자 트랜지스터의 동작이 가능하게 되는 이점이 있다.
이하, 본 실시예를 따른 각 제조예를 설명하기 위하여 도 2의 도면 부호를 참조한다.
제조예 2
소스 전극(130)과 드레인 전극(120)의 소재는 TiN를 이용하여 10 nm 두께로 형성하고, 중간층(140)은 Cu2S를 이용하여 15 nm 로 형성하였다. 또한, 이온소스 게이트 전극(160)은 CuAg를 10 nm 두께로 형성하고, 확산장벽층(150)으로는 HfN을 10 nm로 형성하였다. 본 제조예 2에서는 이온소스 게이트 전극(160) 상에 캡핑층(210)을 적용하지 않았다.
본 제조예 2에서는 이온소스 게이트 전극(160)의 두께가 5 nm 이상이므로 캡핑층(210)의 형성 없이도 이온소스 게이트 전극(160)의 산화로 인한 영향이 적은 스위칭 원자 트랜지스터를 제조하였다.
제조예 3
소스 전극(130)과 드레인 전극(120)을 TiN를 이용하여 10 nm 두께로 형성하고, 중간층(140)은 CuTeS를 이용하여 10 nm 로 형성하였다. 또한, 이온소스 게이트 전극(160)은 CuAg를 5 nm 두께로 형성하고, 확산장벽층(150)으로는 HfN을 10 nm로 형성하였다.
또한, 이온 소스 게이트 전극(160) 상의 캡핑층(capping layer)(210)은 WN을 5 nm 이상으로 형성하여 스위칭 원자 트랜지스터를 제조하였다.
제조예 4
소스 전극(130)과 드레인 전극(120)의 소재는 TiN를 이용하여 10 nm 두께로 형성하고, 중간층(140)은 CuTeS를 이용하여 10 nm 로 형성하였다. 또한, 이온소스 게이트 전극(160)은 Cu를 5 nm 두께로 형성하고, 확산장벽층(150)으로는 AlN을 10 nm로 형성하였다.
또한, 이온소스 게이트 전극(160) 상의 캡핑층(210)는 TaN을 5 nm 이상으로 형성한 스위칭 원자 트랜지스터를 제조하였다.
평가예 1
도 4는 확산장벽층의 유무에 따른 소자 동작 평가를 위해 제작된 2전극 구조 스위칭 원자 소자의 특성 그래프이다.
도 4의 (a)를 참조하면, 스위칭 원자 2전극 소자는 이온소스 전극, 비활성전극 및 상기 이온소스 전극과 상기 비활성전극 사이에 개재된 이온채널층을 포함한다. 이온소스 전극은 홑원소 금속전극이다. 상기 스위칭 원자 2전극 소자는 확산장벽층을 포함하지 않는다.
도 4의 (b)를 참조하면, 스위칭 원자 2전극 소자는 이온소스 전극, 비활성전극 및 상기 이온소스 전극과 상기 비활성전극 사이에 개재된 이온채널층을 포함한다. 이온소스 전극은 CuTe 합금(metal alloy) 금속전극이다.
도 4의 (c)를 참조하면, 스위칭 원자 2전극 소자는 이온소스 전극, 비활성전극, 상기 이온소스 전극과 상기 비활성전극 사이에 개재된 이온채널층 및 상기 이온채널층과 상기 이온소스 전극 사이에 개재된 확산장벽층을 포함한다. 이온소스 전극으로 합금 금속전극인 CuTe가 적용된다.
도 4 (a) 및 (b)를 참조하면, 이온소스 전극의 소재로 합금 금속 전극을 채용한 스위칭 원자 2전극 소자의 분산도(도 4의 (b))가 이온소스 게이트 전극의 소재로 홑원소의 금속전극을 채용한 스위칭 원자 2전극 소자의 분산도(도4의 (a))보다 향상 되는 것을 확인할 수 있다.
도 4 (c)를 참조하면, 이온소스 전극으로 합금 금속 전극을 채용하고, 확산장벽층을 도입한 스위칭 원자 2전극 소자의 분산도가 가장 크게 향상된 것을 확인할 수 있다. 이는 확산장벽층이 채용된 스위칭 원자 2전극 소자의 동작이 가장 안정적임을 의미하는 것으로 생각된다.
평가예 2
도 5는 본 발명의 일 실시예에 따른 본 발명의 스위칭 원자 트랜지스터의 동작을 설명하는 그래프이다.
도 5를 참조하면, 이온소스 게이트 전극(160)의 전압이 증가함에 따라 1번의 방향으로 소스-드레인 전류가 증가하는 단계, 이온소스 게이트 전극(160)의 전압이 감소함에 따라 2번 방향으로 소스-드레인 전류가 유지되거나 감소하는 단계를 볼 수 있다. 이는 기존의 트랜지스터와는 다른 히스테리시스 형태이다.
이후, 이온소스 게이트 전극(160)의 전압을 음의 방향으로 스윕을 하면, 저저항을 유지하다가 -10V에 이르는 큰 음의 값을 갖는 이온 소스 게이트 전극의 전압이 인가되면, 고저항 상태로 변환되는 것을 확인할 수 있다.
고저항 상태에서 이온소스 게이트 전극(160)에 인가되는 전압을 양의 방향으로 스윕하면(4번 방향) 이온 소스 게이트 전극의 전압(160)이 제로일 때 소스 전극(130)와 드레인 전극(120) 간의 전류값도 제로인 처음의 위치로 돌아오게 된다.
또한, 초기 상태에서 이온소스 게이트 전극(160)에 인가되는 전압을 0 V부터 +1 V까지 스윕을 한 후, 점선과 같이 이온 소스 게이트 전극의 전압(160)을 음의 방향으로 다시 스윕하면, 이온 소스 게이트 전극의 전압(160)의 초기 감소에서는 저 저항 상태를 유지하다가, 이온 소스 게이트 전극의 전압(160)이 임의 지점에 이르면 급격하게 소스-드레인 전류값이 감소하여 제로가 되는 형태의 히스테리시스를 보인다. 따라서, 이온 소스 게이트 전극(160)에 인가되는 전압의 크기를 조절함으로써 멀티-레벨의 비휘발성 메모리 소자로 사용 가능할 것이다.
실시예 2 : 수직 원자 트랜지스터
이하 실시예 1에서 설명한 스위칭 원자 트랜지스터와 동일한 기술적 사상에 기초하여 고집적화가 가능한 수직형 원자 트랜지스터에 대하여 개시한다. 이하, 실시예 1의 스위칭 원자 트랜지스터와 동일, 유사한 구성에 대하여는 실시예 1에 상술한 내용을 차용하여 반복 기재를 피하고, 수직 원자 트랜지스터의 특징적 구조 및 동작방법을 중심으로 도면을 참조하여 설명한다.
도 6은 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 단면도이다.
도 6을 참조하면, 기판(510) 상에 표면 산화물층(520)이 배치되고, 상기 표면 산화물층(520) 상에 드레인 전극(565)이 형성된다. 상기 드레인 전극(565)의 일부 영역 상에 기판(510)에 수직으로 높이를 가지는 이온 채널층(560)이 형성된다. 상기 이온 채널층(560)이 형성된 주변 영역의 상기 드레인 전극(565) 및 상기 표면 산화물층(520) 상에 제1 산화물층(530)이 형성된다. 상기 제1 산화물층(530)은 상기 이온 채널층(560)의 높이보다 낮은 두께를 가져 상기 이온 채널층(560)의 측면의 일부가 노출된다. 상기 노출된 이온 채널층(560)의 측면에 접하도록 제1 확산장벽층(550)이 형성된다. 상기 제1 확산장벽층(550)의 외곽면에 접하여 이온소스 게이트 전극(540)이 형성된다. 상기 이온 채널층(560) 상에 제2 확산장벽층(575) 및 소스 전극(570)이 형성된다.
상기 기판(510)은 실시예 1에서 설명한 바와 같은 물질로 형성될 수 있다. 상기 기판(510) 상에는 표면 산화물층(520)이 형성될 수 있다. 상기 표면 산화물층은 SiO2, Al2O3, 결정성SiO2 및 결정성Al2O3로 이루어진 군에서 선택된 어느 하나일 수 있다.
상기 드레인 전극(565)은 p도핑된 Si, n도핑된 Si, WN, AlN, TaN, HfN, TiN, TiON(titanium oxynitride) 및 WON(tungsten oxynitride)로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 드레인 전극(565) 상에 형성되는 이온 채널층(560)은 1 nm 내지 100 nm의 폭(width)을 가지며, 2 nm 내지 30 nm의 높이를 가질 수 있다. 상기 이온 채널층(560)의 높이는 상기 드레인 전극(565) 및 소스 전극(530)의 이격 거리를 결정할 수 있다.
상기 이온 채널층(560)은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 이온 채널층(560)의 주변으로 제1 산화물층(530)이 형성될 수 있다. 본 발명의 또 다른 실시예에 따라 제1 산화물층(530)은 이온 채널층 형성막(620)으로 대체될 수 있다. 상기 제1 산화물층(530)은 상기 이온 채널층(560)의 높이보다 작은 두께를 가진다. 따라서, 이온 채널층(560)의 일부 측면이 노출되게 된다.
상기 제1 산화물층(530)은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 노출된 이온 채널층(560)의 일부 측면에 제1 확산장벽층(550)이 형성된다. 상기 제1 확산장벽층(550)은 전도성이 있는 질화물일 수 있다. 예를 들어, WN, AlN, TaN, HfN, GaN, SiNω 및 Si3N4로 이루어진 군에서 선택된 적어도 어느 하나일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 확산장벽층(550)의 두께는 0.4 nm 내지 5 nm 일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 확산장벽층(550)은 수직 원자 트랜지스터가 반복 동작을 함으로써 이온채널층(560)에 발생할 수 있는 피로를 억제하여 수직 원자 트랜지스터의 안정성을 향상시킬 수 있다.
상기 제1 확산장벽층(550)의 외곽면에 이온소스 게이트 전극(540)이 형성될 수 있다. 상기 이온소스 게이트 전극(540)은 고체 내에서 확산계수가 높아 전기장에 의한 금속 이온의 이동이 가능한 금속일 수 있다. 예를 들어 Cu, Ag 및 이들의 합금으로 이루어진 군에서 선택된 어느 하나일 수 있으나 이에 한정되는 것은 아니다. 이온소스 게이트 전극(540)은 Cu, CuTe 및 Ag 중 적어도 어느 하나를 화학적 기상 증착(Chemical vapour deposition, CVD)을 통하여 설피데이션(Sulphidation)함으로써 형성할 수 있다. 상기 이온소스 게이트 전극(540)은 1 nm 내지 100 nm의 두께를 가질 수 있으나 이에 한정되는 것은 아니다.
상기 이온 채널층(560) 상에 제2 확산장벽층(575)가 형성된다. 상기 제2 확산장벽층(575)은 전도성이 있는 질화물일 수 있다. 상기 제2 확산장벽층(575)의 두께는 0.4 nm 내지 5 nm일 수 있으나 이에 한정되는 것은 아니다.
상기 제2 확산장벽층(575)은 WN, AlN, TaN, HfN, GaN, SiNω 및 Si3N4로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
선택적으로 상기 제1 산화물층(530) 상부에는 상기 제2 확산장벽층(575)의 측면에 형성되고, 상기 이온 채널층(560)의 노출된 측면 일부를 차폐하는 제2 산화물층을 형성할 수 있다.
상기 제2 산화물층(미도시)은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성 Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
상기 제2 확산장벽층(575) 상에 소스 전극(570)을 형성한다. 상기 소스 전극(570)은 Cu, Ag, 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다. 예를 들어 Cu2S, CuTeS, Ag, CuTeGe, AgSe, CuTeSi 및 Ag2S일 수 있으나 이에 한정되는 것은 아니다.
도 7은 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 제작 공정을 도시한 평면도이다.
도 7을 설명하기 위하여 도 7에 도시되지 않은 구성에 대하여는 도 6의 도면 부호를 차용하였다.
도 7을 참조하면, 먼저 기판(510) 상에 드레인 전극(565)을 형성한다(S1).상기 드레인 전극(565)는 반도체 공정에 사용되는 공지된 패터닝 공정 및 금속 증착 기술을 특별한 제한 없이 사용하여 형성할 수 있다.
상기 드레인 전극(565) 및 상기 기판(510) 상에 이온 채널층 형성막(620)이 형성된다(S2). 도 1의 설명에서 기재한 바와 같이, 제1 산화물층(530) 및 이온 채널층 형성막(620)은 선택적으로 형성될 수 있다. 이온 채널층 형성막(620)을 형성하는 경우, 이후 공정에서 이온 채널층 형성막(620)을 이용하여 이온 채널층(560)을 형성할 수 있다.
상기 이온 채널층 형성막(620) 상부에 식각 마스크(630)가 형성된 후 식각 마스크(630)를 사용하여 이온 채널층 형성막(620)의 일부가 식가된다(S3). 상기 식각 마스크(630)는 반도체 공정에서 사용되는 공지된 포토리소그래피 공정을 통하여 포토 레지스트를 패터닝한 것일 수 있다. 또는 상기 식각 마스크(630)는 하드 마스크일 수 있으며, 예를 들어 SiNω일 수 있으나 이에 한정되는 것은 아니다.
상기 이온 채널층 형성막(620)이 식각 마스크(630)로 인하여 식각되지 않은 영역은 이온 채널층(560)을 형성한다. 이온 채널층 형성막(620)이 전부 식각되기 전에 식각을 중지하여 잔류하는 이온 채널층 형성막(620)이 제1 산화물층(530)의 역할을 할 수 있다.
상기 이온 채널층 형성막(620)의 일부가 식각되어 노출된 상기 이온 채널층(560)의 측면을 포함하는 구조물의 전면에 제1 확산장벽층(550) 및 이온소스 게이트 전극(540)을 적층하고 패터닝 한다(S4).
상기 이온소스 게이트 전극(540) 상에 제2 산화물층(660)을 형성하고, 이온 채널층(560)이 드러나도록 마스크(630)을 제거한다. 상기 마스크(630)를 제거함으로써 노출된 상기 이온 채널층(560)의 상면에 제2 확산장벽층(575)를 형성한다(S5).
상기 제2 확산장벽층(575) 상에 소스 전극(570)을 형성하여 수직 원자 트랜지스터를 제작한다(S6).
도 8은 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 제작 공정을 도시한 단면도이다.
도 8을 참조하면, 기판(510) 상에 표면 산화물층(520)을 형성한다. 상기 표면 산화물층(520) 상에 드레인 전극(565)을 형성한다(S1).
상기 드레인 전극(565) 상에 이온 채널층(560)을 형성하고, 상기 이온 채널층(560) 상에 식각 마스크(630)를 형성하여 상기 이온 채널층(560)을 식각한다(S2). 도 7과는 달리, 제1 산화물층(530)을 사용하므로, 상기 이온 채널층(560)을 식각 마스크(630)에 의하여 식각이 방지되는 부분을 제외하고 잔류하는 부분이 없이 식각한다.
상기 이온 채널층(560)의 주변 영역의 드레인 전극(565) 및 표면 산화물층(520) 상에 제1 산화물층(530)을 형성한다. 상기 제1 산화물층(530)은 상기 이온 채널층(560)의 일부 측면이 노출될 정도의 두께를 가진다. 상기 구조물의 전면에 제1 확산장벽층(550) 및 이온소스 게이트 전극(540)을 패터닝한다(S3).
상기 이온소스 게이트 전극(540)의 일부 영역이 노출되도록 상기 구조물 상에 제2 산화물층(620)을 형성한다. 상기 마스크(630)를 제거하여 상기 제2 산화물층(620)로부터 노출된 상기 이온 채널층(560)의 상면에 제2 확산장벽층(575)를 형성한다. 상기 제2 확산장벽층(575) 및 구조물 상에 소스 전극(570)을 형성하여 본 발명의 일 실시예에 따른 수직 원자 트랜지스터를 제작한다.
제조예 5
실리콘 웨이퍼 기판(510) 상에 이산화 실리콘 표면 산화물층(520)을 형성하고, 상기 표면 산화물층(520) 상에 드레인 전극(565)를 형성하였다. 상기 드레인 전극(565)은 TaN을 20 nm 두께로 형성하였다. 상기 드레인 전극(565) 상에 이온 채널 형성층(620)을 형성하였다. 상기 이온 채널 형성층(620)은 CuTeS를 30 nm 두께로 적층하여 형성하였다. 상기 이온 채널 형성층(620) 상에 식각 마스크(630)를 형성하고, 이온 채널층(560)의 수직 높이가 30 nm가 되고, 주변 영역에 5 nm 내지 10 nm 두께의 CuTeS 층을 남겨 제1 산화물층(530)과 동일한 역할을 하도록 제작하였다. 상기 노출된 이온 채널층(560)의 측면에 10 nm 두께의 WN을 이용하여 제1 확산장벽층(550)을 형성하고, 상기 제1 확산장벽층(550)의 다른 측면으로 20 nm 두께의 AgCu 이온소스 게이트 전극(540)을 형성하였다. 그 후 제2 산화물층(620)을 20nm 두께의 AlN를 적층하여 형성하였다. 식각 마스크(630)를 제거하고 노출된 이온 채널층(560)의 상면에 5 nm 두께의 WN으로 제2 확산장벽층(575)를 형성하고, 상기 제2 확산장벽층(575) 상에 20 nm 두깨의 AgCu 소스 전극(570)을 형성하였다.
상기 전극층, 절연물층 및 저항층을 형성하기 위하여 화학기상증착법 및 원자층 증착법(Atomic Layer Epitaxy)을 이용하였다.
제조예 6
실리콘 웨이퍼 기판 상에 상기 드레인 전극(565)을 형성하고, 상기 드레인 전극(565) 상에 20 nm 두께로 알루미늄 나이트라이드 제1 산화물층(530)을 형성한다. 제1 산화물층(530)을 식각하여 30 nm 높이 및 지름 10 nm인 이온 채널층(560)을 형성한다. 이하 제조예 5에 상술한 방법과 동일한 방법을 사용하여 제1 확산장벽층(550), 이온소스 게이트 전극(540), 제2 산화물층(620), 제2 확산장벽층(575) 및 소스 전극(570)을 형성하였다.
도 9는 본 발명의 일 실시예에 따른 수직 원자 트랜지스터의 동작을 설명하는 설명도이다.
도 9를 참조하면, 초기 상태에서 소스 전극(570)에 양의 과전압을 인가하여 소스 전극(570)의 금속 이온이 제2 확산장벽층(575)를 투과하여 이온 채널층(560)으로 이동한다(S1).
상기 이온 채널층(560) 내부에는 소스 전극(570)과 드레인 전극(565)을 잇는 도전성 브릿지(710)가 형성된다(S2). 도전성 브릿지(710)의 형성으로 인하여 소스-드레인 전류가 흐르고, 이 상태를 포밍(forming) 상태라고 부른다.
이온소스 게이트 전극(540)에 음의 전압이 인가되면 상기 이온 채널층(560) 내부에서 도전성 브릿지(710)를 이루던 이온들이 제1 확산장벽층(550) 방향으로 이동하게 된다(S3). 도전성 브릿지(710)가 끊어짐에 따라 이온 채널층(560)은 고저항 상태가 되고 소스-드레인 전류는 더 이상 흐르지 않는다.
이온소스 게이트 전극(540)에 양의 전압이 인가되면 상기 이온 채널층(560)의 중앙부로 이온들이 이동하여 다시 도전성 브릿지(710)를 형성하게 된다(S4). 따라서 수직 원자 트랜지스터는 소스-드레인 전류가 다시 흐르는 저저항 상태가 되게 된다.
상기 포밍(forming)은 1회성이나, S3 단계 및 S4 단계는 반복적으로 수행될 수 있어 수직 원자 트랜지스터의 동작을 제어한다.
도 10은 본 발명의 일 실시예에 따라 제조된 수직 원자 트랜지스터의 게이트 전압에 따른 소스-드레인 전류의 변화를 도시하는 그래프이다.
도 10을 참조하면, 이온소스 게이트 전극(540)의 전압이 증가함에 따라 1번의 방향으로 소스-드레인 전류가 증가하는 단계, 이온소스 게이트 전극(540)의 전압이 감소함에 따라 2번 방향으로 소스-드레인 전류가 유지되거나 감소하는 단계를 볼 수 있다. 이는 기존의 트랜지스터와는 다른 히스테리시스 형태이다.
이후, 이온소스 게이트 전극(540)의 전압을 음의 방향으로 스윕을 하면, 저저항을 유지하다가 -10V에 이르는 큰 음의 값을 갖는 이온 소스 게이트 전극의 전압이 인가되면, 고저항 상태로 변환되는 것을 확인할 수 있다.
고저항 상태에서 이온소스 게이트 전극(540)에 인가되는 전압을 양의 방향으로 스윕하면(4번 방향) 이온 소스 게이트 전극의 전압(540)이 제로일 때 소스 전극(570)와 드레인 전극(565) 간의 전류값도 제로인 처음의 위치로 돌아오게 된다.
또한, 초기 상태에서 이온소스 게이트 전극(540)에 인가되는 전압을 0 V부터 +1 V까지 스윕을 한 후, 점선과 같이 이온 소스 게이트 전극의 전압(540)을 음의 방향으로 다시 스윕하면, 이온 소스 게이트 전극의 전압(540)의 초기 감소에서는 저 저항 상태를 유지하다가, 이온 소스 게이트 전극의 전압(540)이 임의 지점에 이르면 급격하게 소스-드레인 전류값이 감소하여 제로가 되는 형태의 히스테리시스를 보인다. 이온 소스 게이트 전극(540)의 전압 값에 따라 소스 전극(570)과 드레인 전극(565) 간의 전류 값을 변동할 수 있다. 이온 소스 게이트 전극(540)의 전압값에 따른 히스테리시스의 형태는 유사하다.
또한, 이온소스 게이트 전극(540)의 전압 스윕에 따라 도전성 브릿지를 형성하거나 제거한 뒤 소자에 인가되는 전력을 오프하여도 이온 채널층(560) 내부의 도전성 브릿지의 상태가 유지되게 된다. 이어 소자에 전력을 다시 공급하게 되면, 도전성 브릿지의 상태가 유지되고 있기 때문에 저장된 데이터에 따른 전류 값을 얻을 수 있다. 따라서, 본 발명의 수직 원자 트랜지스터의 이온 소스 게이트 전극(540)에 인가되는 전압의 크기를 조절함으로써 멀티-레벨의 비휘발성 메모리 소자로 사용 가능할 것이다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (25)

  1. 기판;
    상기 기판 상에 형성된 소스 전극;
    상기 소스 전극과 이격되어 상기 기판 상에 형성된 드레인 전극;
    상기 소스 전극과 상기 드레인 전극 사이의 이격공간을 매립하고, 상기 소스 전극 또는 상기 드레인 전극의 상부에 형성된 중간층;
    상기 중간층 상에 형성되고, 상기 중간층의 이온의 확산을 방지하기 위한 확산장벽층; 및
    상기 확산장벽층 상에 형성되고, 초기 동작시 상기 중간층에 이온을 공급하기 위한 이온소스 게이트 전극을 포함하는 스위칭 원자 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 전극 또는 드레인 전극은 p 도핑된 Si, n 도핑된 Si, WN, AlN, TaN, HfN, TiN, TiON(Titanium oxynitride) 및 WON(Tungsten Oxynitride)로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 스위칭 원자 트랜지스터.
  3. 제1항에 있어서,
    상기 중간층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, Ta2O5, 금속 산화물, 결정성SiO2, 결정성Al2O3 및 CuS로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 스위칭 원자 트랜지스터.
  4. 제1항에 있어서,
    상기 이온소스 게이트 전극은 Cu, Ag 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 스위칭 원자 트랜지스터.
  5. 제1항에 있어서,
    상기 확산장벽층은 WN, AlN, TaN, HfN, GaN, SiNx 및 Si3N4로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 스위칭 원자 트랜지스터.
  6. 제1항에 있어서,
    상기 이온소스 게이트 전극 상에 형성되고, 상기 이온소스 게이트 전극을 보호하기 위한 캡핑층(capping layer)가 더 포함되는 것을 특징으로 하는 스위칭 원자 트랜지스터.
  7. 제6항에 있어서,
    상기 캡핑층은 WN, AlN, TaN, HfN, TiN, TiON(titanium oxynitride) 및 WON(tungsten oxynitride)로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 스위칭 원자 트랜지스터.
  8. 기판 상에 형성된 소스 전극, 상기 소스 전극과 이격되어 있고 ,상기 기판 상에 형성된 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이를 매립하고, 상기 소스 전극과 상기 드레인 전극 상부에 있는 중간층, 상기 중간층 상에 있는 확산 장벽층, 상기 확산 장벽층 상에 있는 이온 소스 게이트 전극을 가지는 스위칭 원자 트랜지스터의 동작 방법에 있어서,
    상기 이온소스 게이트 전극에 과전압을 인가하는 단계;
    상기 과전압에 의해 상기 이온소스 게이트 전극으로부터 이온이 상기 중간층 내부로 이동하는 단계;
    상기 이온소스 게이트 전극에 양의 전압을 인가하여 이온이 중간층 내부의 채널 영역에 이동하여 이온층을 형성하는 단계; 및
    상기 이온소스 게이트 전극에 음의 전압을 인가하여 이온이 상기 이온소스 게이트 쪽으로 이동하여 이온층이 소멸하는 단계를 포함하는 스위칭 원자 트랜지스터의 동작방법.
  9. 제8항에 있어서,
    상기 이온소스 게이트 전극에 양의 전압을 인가하여 이온이 중간층 내부의 채널 영역에 이동하여 이온층을 형성하는 단계; 및
    상기 이온소스 게이트 전극에 음의 전압을 인가하여 이온이 상기 이온소스 게이트 쪽으로 이동하여 이온층이 소멸하는 단계는,
    상기 이온소스 게이트 전극에 인가되는 전압의 크기를 단계별로 나누어 이동하는 이온의 양을 조절하여 소스-드레인 전류량을 조절하는 단계를 포함하는 스위칭 원자 트랜지스터의 동작방법.
  10. 기판;
    상기 기판 상에 형성된 드레인 전극;
    상기 드레인 전극 상에 형성되고, 상기 기판의 평면에 수직으로 배치된 이온 채널층;
    상기 이온 채널층의 측면에 형성된 제1 확산장벽층;
    상기 제1 확산장벽층의 외곽면에 접하여 형성된 이온소스 게이트 전극;
    상기 이온 채널층 상에 형성된 제2 확산장벽층; 및
    상기 제2 확산장벽층 상에 형성된 소스 전극을 포함하는 수직 원자 트랜지스터.
  11. 제10항에 있어서,
    상기 드레인 전극과 상기 이온소스 게이트 전극 간의 이격을 위해 상기 이온소스 게이트 전극과 상기 기판 사이에 형성되는 제1 산화물층을 더 포함하는 수직 원자 트랜지스터.
  12. 제11항에 있어서,
    상기 제1 산화물층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성 Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자 트랜지스터.
  13. 제11항에 있어서,
    상기 제1 산화물층은 상기 제1 확산장벽층 하부에 형성되고, 상기 제1 확산장벽층과 접하는 상기 이온 채널층의 하부 영역과 접하여 형성되는 것을 특징으로 하는 수직 원자 트랜지스터.
  14. 제13항에 있어서,
    상기 제1 산화물층은 상기 드레인 전극의 측면을 완전히 차폐하는 것을 특징으로 하는 수직 원자 트랜지스터.
  15. 제11항에 있어서,
    상기 제1 산화물층 상부에는 상기 제2 확산장벽층의 측면에 형성되고, 상기 이온 채널층의 노출된 측면 일부를 차폐하는 제2 산화물층이 더 포함된 것을 특징으로 하는 수직 원자 트랜지스터.
  16. 제15항에 있어서,
    상기 제2 산화물층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성 Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자 트랜지스터.
  17. 제10항에 있어서,
    상기 기판과 상기 드레인 전극 사이에는 표면 산화물층이 더 형성되어 상기 기판과 상기 드레인 전극 사이의 전기적 절연을 달성하고,
    상기 표면 산화물층은 SiO2, Al2O3, ZrO2, TaO2, TiO2, BaTiO2, HfO2 및 Cu2O로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자트랜지스터.
  18. 제10항에 있어서,
    상기 드레인 전극은 p 도핑된 Si, n 도핑된 Si, WN, AlN, TaN, HfN, TiN, TiON 및 WON로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자 트랜지스터.
  19. 제10항에 있어서,
    상기 이온 채널층은 CuInS, CuInSe, CuInS, CdInSe, MnInS, MnZnInS, ZnInSe, InS, InSSe, InSe, CdS, ZnCdS, ZnInS, a-Si, SiO2, Al2O3, 결정성 SiO2, 결정성Al2O3, CuS 및 산화금속으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자트랜지스터.
  20. 제10항에 있어서,
    상기 제1 확산장벽층 또는 제2 확산장벽층은 WN, AlN, TaN, HfN, GaN, SiNω 및 Si3N4로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자 트랜지스터.
  21. 제10항에 있어서,
    상기 이온소스 게이트 전극은 Cu, Ag, 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자 트랜지스터.
  22. 제10항에 있어서,
    상기 소스 전극은 Cu, Ag, 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 원자 트랜지스터.
  23. 기판의 표면에 수직한 방향으로 형성된 이온 채널층, 상기 이온 채널층의 상하부에 형성된 소스 전극 및 드레인 전극, 상기 이온 채널층의 측면에 접하여 형성된 이온소스 게이트 전극을 가지는 수직 원자 트랜지스터의 동작 방법에 있어서,
    상기 소스 전극에 과전압을 인가하여 상기 소스 전극으로부터 상기 이온 채널층 내부로 금속 이온이 이동하여 도전성 브릿지를 형성하는 단계;
    상기 이온소스 게이트 전극에 음의 전압을 인가하여 상기 이온 채널층 내의 상기 도전성 브릿지를 형성하는 이온들을 제1 확산방지층 방향으로 이동시켜 상기 도전성 브릿지의 일부를 제거하는 단계; 및
    상기 이온소스 게이트 전극에 양의 전압을 인가하여 상기 이온 채널층 내의 상기 도전성 브릿지를 형성하는 이온들을 상기 이온 채널층의 중앙으로 이동시켜 상기 도전성 브릿지를 형성하는 단계를 포함하는 수직 원자 트랜지스터의 동작 방법.
  24. 제23항에 있어서,
    상기 소스 전극, 상기 드레인 전극 및 상기 이온소스 게이트 전극에 전압이 인가되지 않아도 상기 이온 채널층 내의 도전성 브릿지의 형성 또는 제거 상태가 유지되는 것을 특징으로 하는 수직 원자 트랜지스터의 동작 방법.
  25. 제23항에 있어서,
    상기 이온소스 게이트 전극에 음의 전압을 인가하여 상기 이온 채널층 내의 상기 도전성 브릿지를 형성하는 이온들을 제1 확산방지층 방향으로 이동시켜 상기 도전성 브릿지의 일부를 제거하는 단계; 및
    상기 이온소스 게이트 전극에 양의 전압을 인가하여 상기 이온 채널층 내의 상기 도전성 브릿지를 형성하는 이온들을 상기 이온 채널층의 중앙으로 이동시켜 상기 도전성 브릿지를 형성하는 단계는,
    전압의 크기를 단계별로 인가하여 상기 이온 채널층 내의 이온의 이동량을 조절하여 멀티 레벨의 저항 값을 가지도록 하는 수직 원자 트랜지스터의 동작 방법.
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