KR20080035919A - 플래시 메모리 소자 및 그 형성방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자 및 그 형성방법에 관한 것으로, 본 발명의 플래시 메모리 소자는, 반도체 기판과, 상기 반도체 기판 상에 형성되고 상기 반도체 기판으로부터 터널링되는 캐리어를 트랩핑하는 제1 폭을 갖는 게이트 절연막과, 상기 게이트 절연막 상에 형성되고 상기 터널링에 필요한 전압이 인가되며 상기 제1 폭에 비해 작은 크기의 제2 폭을 갖는 금속 전극과, 상기 금속 전극의 측면을 둘러싸며 상기 금속 전극의 산화를 방지하는 측벽 스페이서를 포함하는 것을 특징으로 한다.
반도체, 플래시 메모리 소자, 측벽 스페이서, 금속 게이트
Description
도 1a는 본 발명의 실시예에 따른 플래시 메모리 소자를 도시한 단면도.
도 1b는 본 발명의 변형 실시예에 따른 플래시 메모리 소자를 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래시 메모리 소자의 형성방법을 나타내는 공정별 단면도.
도 3a 및 도 3b는 본 발명의 변형 실시예에 따른 플래시 메모리 소자의 형성방법을 나타내는 공정별 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100; 금속 게이트 110; 반도체 기판
120a; 게이트 절연막 122a; 터널 산화막
124a; 질화막 126a; 블록킹 산화막
130a; 제1 전극 140a; 배리어
150a; 제2 전극 160a; 하드 마스크
180a; 저온 산화막 190a; 질화막
200a; 금속 전극 210a; 측벽 스페이서
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 보다 구체적으로는 금속 게이트의 산화가 방지되는 플래시 메모리 소자 및 그 형성방법에 관한 것이다.
마이크로프로세서 동작에 활용되는 전형적인 반도체 메모리 소자는 휘발성 특성을 지니고 있는 것이 일반적이다. 이러한 휘발성 메모리 소자는 전원 공급이 중단되면 저장된 데이터는 사라져 버리게 된다. 이러한 점을 해결하기 위하여 반도체 메모리 소자를 불휘발성으로 만드는 것이다. 불휘발성 메모리 소자의 일종으로서 캐리어를 터널링시켜 전도체에 저장하거나 부도체에 트랩시켜 정보를 저장하는 플래시 메모리 소자가 제안되었다.
후자의 부도체에 캐리어를 트랩시키는 플래시 메모리 소자는 반도체 기판 상에 캐리어를 트랩시키는 산화막-질화막-산화막이 적층된 오엔오(ONO)을 형성하고, 폴리실리콘으로 게이트 전극을 형성한다. 최근 소자의 빠른 동작 속도를 구현하기 위해 게이트를 종래 폴리실리콘에서 금속으로 대체하고 있다. 그런데, 금속으로 게이트를 형성함에 있어서 금속 게이트의 산화가 문제시되고 있다. 금속 게이트가 산화되면 임계치수가 설계된 바에서 벗어나게 되어 안정적인 전기적 특성을 예측할 수 없고 또한 누설전류의 소스로 작용하게 된다. 이에 종래에는 금속 게이트의 산화를 방지하고자 금속 게이트 측벽에 산화막을 형성하는 방법이 제안된 바 있었다. 그렇지만, 게이트 측벽에 산화막을 형성한다 할지라도 산화막 형성시 금속 게이트의 산화를 유발할 수 있다는 문제점이 내포되어 있다.
본 발명은 종래 기술에서의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 금속 게이트의 산화를 방지할 수 있는 플래시 메모리 소자 및 그 형성방법을 제공함에 있다.
본 발명에 따른 플래시 메모리 소자 및 그 형성방법은 저온 산화막을 측벽 스페이서로 채택하여 게이트 패터닝시 금속 게이트의 산화를 방지한 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 플래시 메모리 소자는, 반도체 기판과; 상기 반도체 기판 상에 형성되고, 상기 반도체 기판으로부터 터널링되는 캐리어를 트랩핑하는, 제1 폭을 갖는 게이트 절연막과; 상기 게이트 절연막 상에 형성되고, 상기 터널링에 필요한 전압이 인가되며 상기 제1 폭에 비해 작은 크기의 제2 폭을 갖는 금속 전극과; 상기 금속 전극의 측면을 둘러싸며, 상기 금속 전극의 산화를 방지하는 측벽 스페이서를 포함하는 것을 특징으로 한다.
본 실시예의 플래시 메모리 소자에 있어서, 상기 게이트 절연막은 상기 반도체 기판 상에 형성된 실리콘옥사이드(SiOx)와, 상기 실리콘옥사이드(SiOx) 상에 형성된 실리콘나이트라이드(SiN)와, 상기 실리콘나이트라이드(SiN) 상에 형성된 알루미늄옥사이드(AlOx)를 포함한다.
본 실시예의 플래시 메모리 소자에 있어서, 상기 금속 전극은 상기 게이트 절연막 상에 형성된 탄탈륨나이트라이드(TaN)와, 상기 탄탈륨나이트라이드 상에 형성된 텅스텐(W)을 포함한다.
본 실시예의 플래시 메모리 소자에 있어서, 상기 측벽 스페이서는 상기 금속 전극이 산화되는 온도 이하에서 형성되는 저온 산화막이다. 상기 측벽 스페이서는 질화막을 더 포함한다. 상기 저온 산화막은 화학기상증착(CVD) 또는 원자층증착법(ALD)으로 형성된다. 상기 저온 산화막은 상기 금속 전극의 측면에 형성된 수직분과, 상기 수직분으로부터 연장되고 상기 게이트 절연막의 상면에 형성된 수평분을 포함하는 "L"자 형상이다. 상기 저온 산화막은 콘포말하게 형성된 것을 특징으로 한다.
본 실시예의 플래시 메모리 소자에 있어서, 상기 저온 산화막은 실리콘옥사이드(SiOx), 알루미늄옥사이드(AlOx), 하프늄옥사이드(HfOx), 지르코늄옥사이드(ZrOx), 루테늄옥사이드(RuOx), 플래티늄옥사이드(PtOx), 탄탈륨옥사이드(TaOx) 중에서 선택된 어느 하나를 포함한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 플래시 메모리 소자의 형성방법은, 반도체 기판을 제공하는 단계와; 상기 반도체 기판 상에 제1 절연막을 형성하는 단계와; 상기 제1 절연막 상에 금속 전극막을 형성하는 단계와; 상기 금속 전극막을 패터닝하여 제1 폭을 갖는 금속 전극을 형성하는 단계와; 상기 금속 전극의 측벽 및 상면이 포함되도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단게와; 상기 제2 절연막을 패터닝하여 상기 금속 전극의 측벽을 둘러싸는 측벽 스 페이서를 형성하는 단계와; 상기 제1 절연막을 패터닝하여 상기 제1 폭에 비해 큰 크기의 제2 폭을 갖는 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 실시예의 플래시 메모리 소자의 형성방법에 있어서, 상기 반도체 기판 상에 제1 절연막을 형성하는 단계는, 상기 반도체 기판 상에 실리콘옥사이드를 형성하는 단계와; 상기 실리콘옥사이드 상에 실리콘나이트라이드를 형성하는 단계와; 상기 실리콘나이트라이드 상에 알루미늄옥사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 실시예의 플래시 메모리 소자의 형성방법에 있어서, 상기 제1 절연막 상에 금속 전극막을 형성하는 단계는, 상기 제1 절연막 상에 탄탈륨나이트라이드를 포함하는 제1 전극을 형성하는 단계와; 상기 제1 전극 상에 텅스텐을 포함하는 제2 전극을 형성하는 단계를 포함한다.
본 실시예의 플래시 메모리 소자의 형성방법에 있어서, 상기 금속 전극의 측벽 및 상면이 포함되도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계는, 상기 제1 절연막 상에 산화막을 형성하는 단계와; 상기 산화막 상에 질화막을 형성하는 단계를 포함한다.
본 실시예의 플래시 메모리 소자의 형성방법에 있어서, 상기 산화막은 상기 금속 전극의 산화를 일으키지 않는 저온 산화막을 포함한다. 상기 저온 산화막은 화학기상증착법 또는 원자층증착법으로 형성한다. 상기 저온 산화막은 콘포말하게 형성하는 것을 특징으로 한다.
본 실시예의 플래시 메모리 소자의 형성방법에 있어서, 상기 저온 산화막은 실리콘옥사이드(SiOx), 알루미늄옥사이드(AlOx), 하프늄옥사이드(HfOx), 지르코늄옥사이드(ZrOx), 루테늄옥사이드(RuOx), 플래티늄옥사이드(PtOx), 탄탈륨옥사이드(TaOx) 중에서 선택된 어느 하나를 포함한다.
본 실시예의 플래시 메모리 소자의 형성방법에 있어서, 상기 제2 절연막을 패터닝하여 상기 금속 전극의 측벽을 둘러싸는 측벽 스페이서를 형성하는 단계는, 상기 산화막을 패터닝하여 상기 금속 전극의 측벽에 형성된 수직분과, 상기 수직분으로부터 연장되고 상기 제1 절연막 상에 형성된 수평분을 포함하는 "L"자형의 측벽 산화막을 형성하는 단계를 포함한다.
이하, 본 발명에 따른 플래시 메모리 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(플래시 메모리 소자의 실시예)
도 1a는 본 발명의 실시예에 따른 플래시 메모리 소자를 도시한 단면도이다.
도 1a를 참조하면, 본 실시예의 플래시 메모리 소자는 캐리어를 트랩시키는 방법으로 정보를 저장하는 불휘발성 메모리 소자의 일종으로서, 캐리어의 터널링을 이용하여 정보를 저장하는 게이트 절연막(120a)과 워드라인 역할을 하는 금속 전극(200a)이 적층된 금속 게이트(100)가 실리콘 웨이퍼와 같은 반도체 기판(110) 상에 배치되어 있다. 금속 전극(200a)에 전압이 인가되면 반도체 기판(110)으로부터 게이트 절연막(120a)으로 캐리어가 터널링되어 트랩됨으로써 정보가 저장되고 게이트 절연막(120a)에 트랩된 캐리어가 반도체 기판(110)으로 터널링됨으로써 정보가 소거된다.
게이트 절연막(120a)은 캐리어가 터널링되는 경로를 제공하는 터널 산화막(122a)과, 캐리어가 실제로 트랩되는 장소를 제공하는 질화막(124a)과, 질화막(124a)에 트랩된 캐리어가 금속 전극(200a)으로 이동되는 것을 막는 블록킹 산화막(126a)을 포함하여 구성된다. 일례로서, 터널 산화막(122a)은 실리콘옥사이드(SiOx)로 구성되고, 질화막(124a)은 실리콘나이트라이드(SiN)로 구성되고, 블록킹 산화막은 알루미늄옥사이드(AlOx)로 구성될 수 있다.
금속 전극(200a)은 블록킹 산화막(126a) 상에 형성된 제1 전극(130a)과, 제1 전극(130a) 상에 형성된 제2 전극(150a)을 포함하여 구성된다. 금속 전극(200a)에는 하드 마스크(160a)가 더 포함될 수 있다. 하드 마스크(160a)는 게이트 패터닝을 위한 게이트 에치(gate etch)시 마스크 역할을 하는 것으로 나이트라이드 또는 옥사이드로 구성할 수 있다. 제1 전극(130a)은 질화막(124a)에 트랩된 캐리어가 금속 전극(200a)쪽으로 이동되지 못하도록 일함수(workfunction)가 비교적 높은 물질, 예를 들어, 탄탈륨나이트라이드(TaN)로 구성될 수 있다. 상술한 바와 같이, 제1 전 극(130a)으로서 일함수가 높은 물질을 선택하게 되면 비저항이 높아 플래시 메모리 소자의 동작 속도 향상에 악영향을 미치게 된다. 따라서, 제2 전극(150a)은 실제적으로 전극 역할을 하는 것으로, 플래시 메모리 소자의 동작 속도 향상을 위해 비저항이 비교적 낮은 금속, 일례로 텅스텐(W)으로 구성하는 것이 바람직하다.
도 1a는 플래시 메모리 소자의 셀 영역만을 도시한 것으로서 미도시된 주변(peripheral) 영역에 형성되는 게이트는 폴리실리콘과 금속(예: 텅스텐)으로 구성된다. 그런데, 폴리실리콘과 금속이 직접적으로 접촉하게 되면 원하지 않는 전기적 특성의 하락을 불러오므로 폴리실리콘과 금속 사이에는 이들의 반응을 억제하는 배리어를 형성하는 것이 바람직하다. 이러한 배리어를 형성할 때 셀 영역에 형성되는 게이트에도 배리어가 형성되어 질 수 있다. 따라서, 제1 전극(130a)과 제2 전극(150a) 사이에 배리어(140a)가 더 형성될 수 있다.
게이트 절연막(120a)의 폭(w1)은 금속 전극(200a)의 폭(w2)에 더 크게 형성할 수 있다. 게이트 절연막(120a)의 폭(w1)을 금속 전극(200a)의 폭(w2)에 비해 상대적으로 더 크게 형성하면 게이트 절연막(120a)을 통한 누설전류가 적어져 전기적 특성이 더 향상된다.
금속 전극(200a)이 공정 진행 중 산화되면 누설전류 소스로 작용하게 되어 전기적 특성이 악화된다. 게다가, 금속 전극(200a)의 산화는 주변영역에서 금속 전극간의 브릿지(bridge)를 유발한다. 또한, 금속 전극(200a)의 산화는 금속 게이트(100)의 임계치수(CD)를 변화시켜 전기적 특성을 악화시킨다. 따라서, 금속 전 극(200a)의 산화를 방지하는 측벽 스페이서(210a)가 금속 전극(200a)의 측벽(210b)에 배치될 수 있다. 이러한 측벽 스페이서(210a)는 금속 전극(200a)의 산화를 방지하여 누설전류의 소스를 제공하지 못하게 하고 금속 게이트(100)의 임계치수(CD)를 설계된 대로 일정하게 유지시킨다.
측벽 스페이서(210a)는 일례로 측벽 산화막(180a)과 측벽 질화막(190a)을 포함한 이중막으로 구성될 수 있다. 측벽 산화막(180a)은 금속 전극(200a)의 측벽(200b)에 형성된 수직분(182)과, 수직분(182)으로부터 연장되고 게이트 절연막(120a) 구체적으로는 블록킹 산화막(126a)의 상면(126b)에 형성된 수평분(184)을 포함하여 구성될 수 있다. 즉, 측벽 산화막(180a)은 "L"자형 형태를 지닐 수 있다.
측벽 산화막(180a)은 금속 전극(200a)의 산화를 방지하기 위해 형성하는 것이므로 금속 전극(200a), 특히 텅스텐으로 구성되는 제2 전극(150a)의 산화를 방지할 수 있는 비교적 낮은 온도에서 형성시키는 것이 바람직하다. 예를 들어, 측벽 산화막(180a)으로는 바람직하게는 450℃ 이하 가령 400 내지 450℃, 또는 200℃ 이하의 저온 산화막을 채택한다. 측벽 산화막(180a)은 일례로서 실리콘옥사이드(SiOx), 알루미늄옥사이드(AlOx), 하프늄옥사이드(HfOx), 지르코늄옥사이드(ZrOx), 루테늄옥사이드(RuOx), 플래티늄옥사이드(PtOx), 또는 탄탈륨옥사이드(TaOx)로 구성될 수 있다. 측벽 산화막(180a) 형성시 금속 전극(200a)의 측벽(200b) 및 블록킹 산화막(126a)의 상면(126b) 모두에 고른 두께로 즉 콘포말(conformal)하게 증착시키도록 가령 바람직하게는 화학기상증착(CVD) 기법, 더 바람직하게는 원자층증착(ALD) 기법을 사용할 수 있다.
측벽 질화막(190a)은 후술한 스페이서 에치(spacer etch)시 블록킹 산화막(126a)과 측벽 스페이서(210a)와의 식각 선택비를 크게 하기 위해 측벽 스페이서(210a)에 포함된다. 측벽 질화막(190a)은 일례로 실리콘나이트라이드(SiN)로 구성한다. 형성 과정 측면에 있어서 측벽 질화막(190a)은 고온, 가령 텅스텐이 산화될 수 있는 온도 조건에서 형성되더라도 측벽 산화막(190a)이 금속 전극(200a)의 산화를 방지하고 있으므로 측벽 질화막(190a)은 저온에서 형성될 필요는 없다.
상기와 같이 탄탈륨나이트라이드(130a;TaN)/옥사이드(126a;Oxide)/나이트라이드(124a; Nitride)/옥사이드(122a; Oxide)/실리콘(110; Silicon)이 적층된 플래시 메모리 소자, 이른바 타노스(TANOS) 소자의 금속 게이트(100)는 금속 전극(200a)의 측벽(200b)이 측벽 산화막(180a)에 의해 보호되고 있다. 따라서, 게이트 패터닝을 위한 에칭 공정시 금속 전극(200a)의 산화, 특히 텅스텐으로 구성된 제2 전극(150a)의 산화가 방지된다. 또한, 측벽 스페이서(200a)가 형성되어 있으므로 해서 금속 전극(200a)의 폭(w2)에 비해 절연막(120a)의 폭(w1)이 더 커서 게이트 절연막(120a)을 통한 누설전류가 적어진다.
(플래시 메모리 소자의 변형 실시예)
도 1b는 본 발명의 변형 실시예에 따른 플래시 메모리 소자를 도시한 단면도이다.
도 1b를 참조하면, 본 변형 실시예의 금속 게이트(100)는 측벽 스페이 서(210a)가 단일의 비교적 두꺼운 측벽 산화막(210a)으로 구성될 수 있다. 측벽 산화막(210a)은 금속 전극(200a), 특히 텅스텐으로 구성된 제2 전극(150a)의 산화를 방지할 수 있도록 바람직하게는 450℃ 이하 가령 400 내지 450℃, 또는 200℃ 이하에서 형성되는 저온 산화막일 수 있다. 예를 들어, 측벽 산화막(210a)은 화학기상증착(CVD) 또는 원자층증착(ALD) 기법을 이용하여 실리콘옥사이드(SiOx), 알루미늄옥사이드(AlOx), 하프늄옥사이드(HfOx), 지르코늄옥사이드(ZrOx), 루테늄옥사이드(RuOx), 플래티늄옥사이드(PtOx), 또는 탄탈륨옥사이드(TaOx)를 증착하여 형성할 수 있다. 그 외는 도 1a의 설명과 동일하므로 상세한 설명은 생략한다.
(플래시 메모리 소자의 형성방법의 실시예)
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래시 메모리 소자의 형성방법을 나타내는 공정별 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상에 절연막(120)을 형성한다. 절연막(120)은 반도체 기판(110) 상에 터널 산화막으로서 제1 산화막(122)과 캐리어 트랩막으로서 제1 질화막(124)과 블록킹 산화막으로서 제2 산화막(126)을 순차로 증착하여 형성한다. 절연막(120)은 반도체 기판(110)으로부터 터널링된 캐리어를 트랩시키는 부도체로서 제1 산화막(122)은 일례로 실리콘옥사이드로 구성하고, 제1 질화막(124)은 터널링된 캐리어가 실제로 트랩되는 곳으로서 일례로 실리콘나이트라드로 구성하고, 제2 산화막(126)은 제1 질화막(124)에 트랩된 캐리어의 이동을 막는 것으로 일례로 알루미늄옥사이드로 구성될 수 있다.
절연막(120) 상에 금속 전극막(200)을 형성한다. 금속 전극막(200)은 제2 산화막(126) 상에 제1 전극막(130)을 증착하고, 제1 전극막(130) 상에 제2 전극막(150)을 증착시켜 형성한다. 예를 들어, 제1 전극막(130)으로는 대체로 높은 일함수를 갖는 탄탈륨나이트라이드(TaN)로 구성하고, 실제적으로 전극 역할을 하는 제2 전극막(150)은 대체로 낮은 비저항을 갖는 텅스텐(W)으로 구성할 수 있다. 제1 전극막(130)을 높은 일함수를 갖는 탄탈륨나이트라이드(TaN)로 구성하는 것은 제1 질화막(124)에 트랩된 캐리어가 금속 전극(200)쪽으로 이동되는 것을 방지하기 위함이다. 탄탈륨나이트라이드(TaN)는 비저항이 대체로 높으므로 제2 전극막(150)을 낮은 비저항을 갖는 텅스텐으로 구성하는 것이 플래시 메모리 소자의 동작 속도를 향상시키기에 바람직하다.
제1 전극막(130)과 제2 전극막(150) 사이에 배리어막(140)이 더 형성될 수 있다. 배리어막(140)은 도 2a에 도시된 반도체 기판(110)의 셀 영역이 아닌 주변 영역에 형성되는 게이트를 구성하는 폴리실리콘과 금속 사이에 개재되어 폴리실리콘과 금속 간의 반응을 억제하는 것이다. 이러한 배리어막(140)이 주변 영역에 형성될 때 동시에 셀 영역에도 형성될 수 있다.
도 2b를 참조하면, 게이트 패터닝을 위한 게이트 에치(gate etch) 공정을 진행하기 위해 제2 전극막(150) 상에 포토레지스트 패턴(170)을 형성한다. 제2 전극막(150)을 상술한 바와 같이 텅스텐으로 형성하는 경우 게이트 에치 공정이 진행하는 동안 포토레지스트 패턴(170)이 온전히 그 기능을 다하지 못하는 경우가 일어날 수 있다. 따라서, 포토레지스트 패턴(170) 이외에 게이트 에치 공정시 마스크 역할 을 할 수 있는 하드 마스크막(160)를 제2 전극막(150) 상에 더 형성할 수 있다. 즉, 금속 전극막(200)은 하드 마스크막(160)을 더 포함할 수 있다. 하드 마스크막(160)은 나이트라이드 또는 옥사이드를 증착하여 형성할 수 있다. 포토레지스트 패턴(170)을 마스크로 하고 제1 전극막(130)과 제2 산화막(126)과의 선택비를 이용한 에칭 공정, 즉 게이트 에치 공정으로써 하드 마스크막(160)에서부터 제1 전극막(130)까지 선택적으로 제거한다. 이후, 포토레지스트 패턴(170)을 제거한 게이트 에치 공정의 결과가 하기 도 2c에 도시되어 있다.
도 2c를 참조하면, 게이트 에치 공정에 의해 절연막(120) 상에는 게이트 패턴(175)이 형성된다. 게이트 패턴(175)은 제1 전극(130a)과 배리어(140a)와 제2 전극(150a)과 하드 마스크(160a)가 순차로 적층된 형태이다. 하드 마스크(160a)는 필요에 따라 제거하거나 또는 그대로 잔류시킬 수 있다. 이들 제1 전극(130a)과 배리어(140a)와 제2 전극(150a)과 하드 마스크(160a)가 금속 전극(200a)을 구성한다. 게이트 에치 이후 게이트 패턴(170)에 생긴 식각 손상을 치유하기 위해 열처리를 진행한다. 열처리는 일례로 800 내지 900℃, 가령 850℃에서 약 30분 정도 진행한다. 게이트 에치에 따른 손상을 열처리로써 치유함으로써 누설전류를 줄일 수 있다.
도 2d를 참조하면, 반도체 기판(110) 상에 제3 산화막(180)을 형성한다. 이에 따라, 금속 전극(200a)의 측벽(200b)과 상면(200c) 그리고 제2 산화막(126)의 상면(126b)에는 제3 산화막(180)이 형성된다. 제3 산화막(180)은 금속 전극(200a), 특히 텅스텐으로 구성된 제2 전극(150a)의 산화를 방지하기 위해 형성하는 것이다. 따라서, 제3 산화막(180)은 텅스텐의 산화의 우려가 없는 비교적 낮은 온도에서 형성되는 저온 산화막으로 구성하는 것이 바람직하다. 일례로, 제3 산화막(180)은 바람직하게는 450℃ 이하 가령 400 내지 450℃, 또는 200℃ 이하에서 화학기상증착(CVD) 또는 원자층증착(ALD) 기법을 이용하여 동일한 두께로 즉 콘포말(conformal)하게 형성한다. 제3 산화막(180)은 실리콘옥사이드(SiOx), 알루미늄옥사이드(AlOx), 하프늄옥사이드(HfOx), 지르코늄옥사이드(ZrOx), 루테늄옥사이드(RuOx), 플래티늄옥사이드(PtOx), 또는 탄탈륨옥사이드(TaOx)를 증착하여 형성할 수 있다.
가령, 하기와 같이 105℃ 조건에서 화학식 1에 의해 제3 산화막(180)으로서 실리콘옥사이드(SiO2)를 형성할 수 있다.
이후에, 제3 산화막(180) 상에 제2 질화막(190)을 형성할 수 있다. 제2 질화막(190)은 후속하는 스페이서 에치 공정시 제2 산화막(126)과의 식각 선택비를 확보하기 위해 형성한다. 제2 질화막(190) 형성시에는 이미 제3 산화막(180)이 형성되어 있으므로 상술한 제3 산화막(180) 형성시의 제한이 없다. 즉, 금속 전극(200a) 특히 텅스텐으로 구성된 제2 전극(150a)의 산화의 우려가 있는 온도 이상의 조건에서 제2 질화막(190)을 형성할 수 있다. 제2 질화막(190)으로는 실리콘나이트라이드(SiN)를 채택할 수 있다. 제2 질화막(190) 형성 이후에 스페이서 에치 공정으로서 제3 산화막(180)과 제2 질화막(190)을 선택적으로 제거하여 도 2e에서와 같은 측벽 스페이서(210a)를 형성한다.
도 2e를 참조하면, 측벽 스페이서(210a)는 각각 패터닝된 제3 산화막(180a)과 제2 질화막(190a)으로 구성되어 특히 제2 전극(150a)의 산화를 방지한다. 패터닝된 제3 산화막(180a)은 금속 전극(200a)의 측벽(200b)에 형성된 수직분(182)과, 제2 산화막(126)의 상면(126b)에 형성된 수평분(184)으로 구성된 "L"자형 형태일 수 있다. 스페이서 에치 공정이 계속적으로 진행되면 제2 산화막(126)과 제1 질화막(124)과 제1 산화막(122)이 선택적으로 제거된다.
도 2f를 참조하면, 계속적인 스페이서 에치 공정에 의하면 반도체 기판(110) 상에는 각각 패터닝된 제2 산화막(126)과 제1 질화막(124)과 제1 산화막(122)으로 구성된 게이트 절연막(120a)이 형성된다. 이에 따라, 금속 게이트(100)가 형성된다. 측벽 스페이서(210a)에는 제2 질화막(190a)이 형성되어 있어서 스페이서 에치 공정시 측벽 스페이서(210a)와 제2 산화막(126a)은 식각 선택비를 충분히 확보할 수 있게 된다. 금속 전극(200a) 측벽에 형성된 측벽 스페이서(210a)는 금속 전극(200a)의 산화를 방지하는 역할 이외에 스페이서 에치 공정시 마스크 역할을 하게 된다. 이에 따라, 게이트 절연막(120a)은 금속 전극(200a)의 폭(w2)에 비해 더 넓은 폭(w1)을 가지도록 형성된다.
(플래시 메모리 소자의 형성방법의 변형 실시예)
도 3a 및 도 3b는 본 발명의 변형 실시예에 따른 플래시 메모리 소자의 형성방법을 도시한 공정별 단면도이다.
도 3a를 참조하면, 먼저 상술한 도 2a 내지 도 2c에서와 같이 반도체 기판(110) 상에 제1 산화막(122)과 제1 질화막(124)과 제2 산화막(126)이 적층된 절연막(120)과, 제1 전극(130a)과 배리어(140a)와 제2 전극(150a)과 하드 마스크(160a)가 적층된 금속 전극(200a)을 형성한다. 배리어(140a)는 형성하지 않을 수 있고 하드 마스크(160a)는 제거될 수 있다.
게이트 에치 공정에 의해 금속 전극(200a)이 형성되면 반도체 기판(110) 상에 제3 산화막(180)을 형성한다. 이에 따라, 금속 전극(200a)의 측벽(200b)과 상면(200b) 및 제2 산화막(126)의 상면(126b)에 제3 산화막(180)이 형성된다. 제3 산화막(180)은 금속 전극(200a), 특히 텅스텐으로 구성된 제2 전극(150a)의 산화의 우려가 없도록 비교적 저온의 실리콘옥사이드(SiOx), 알루미늄옥사이드(AlOx), 하프늄옥사이드(HfOx), 지르코늄옥사이드(ZrOx), 루테늄옥사이드(RuOx), 플래티늄옥사이드(PtOx), 또는 탄탈륨옥사이드(TaOx)를 증착하여 형성할 수 있다. 제3 산화막(180)은 화학기상증착(CVD) 또는 원자층증착(ALD) 기법을 이용하여 콘포말하게 형성할 수 있다. 이후에, 스페이서 에치 공정으로 제3 산화막(180)을 선택적으로 제거한다.
도 3b를 참조하면, 스페이서 에치 공정에 의해 패터닝된 제3 산화막(180a)은 금속 전극(200a)의 측벽(200b)에 배치된 측벽 스페이서(180a)로 구성된다. 그리고, 스페이서 에치 공정에 의해 금속 전극(200a)의 폭(w2)에 비해 큰 폭(w1)을 가지는 게이트 절연막(120a)이 형성된다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 플래시 메모리 소자의 금속 게이트의 측면을 저온 산화막으로 보호함으로써 금속 게이트의 측벽 산화를 막을 수 있게 된다. 이에 따라, 누설전류가 적어져 플래시 메모리 소자의 전기적 특성이 향상되는 효과가 있다.
Claims (18)
- 반도체 기판과;상기 반도체 기판 상에 형성되고, 상기 반도체 기판으로부터 터널링되는 캐리어를 트랩핑하는, 제1 폭을 갖는 게이트 절연막과;상기 게이트 절연막 상에 형성되고, 상기 터널링에 필요한 전압이 인가되며 상기 제1 폭에 비해 작은 크기의 제2 폭을 갖는 금속 전극과;상기 금속 전극의 측면을 둘러싸며, 상기 금속 전극의 산화를 방지하는 측벽 스페이서;를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
- 제1항에 있어서,상기 게이트 절연막은 상기 반도체 기판 상에 형성된 실리콘옥사이드(SiOx)와, 상기 실리콘옥사이드(SiOx) 상에 형성된 실리콘나이트라이드(SiN)와, 상기 실리콘나이트라이드(SiN) 상에 형성된 알루미늄옥사이드(AlOx)를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
- 제1항에 있어서,상기 금속 전극은 상기 게이트 절연막 상에 형성된 탄탈륨나이트라이드(TaN)와, 상기 탄탈륨나이트라이드 상에 형성된 텅스텐(W)을 포함하는 것을 특징으로 하 는 플래시 메모리 소자.
- 제1항에 있어서,상기 측벽 스페이서는 상기 금속 전극이 산화되는 온도 이하에서 형성되는 저온 산화막인 것을 특징으로 하는 플래시 메모리 소자.
- 제4항에 있어서,상기 측벽 스페이서는 상기 저온 산화막 상에 질화막을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
- 제4항에 있어서,상기 저온 산화막은 화학기상증착(CVD) 또는 원자층증착법(ALD)으로 형성된 것을 특징으로 하는 플래시 메모리 소자.
- 제4항에 있어서,상기 저온 산화막은 콘포말하게 형성된 것을 특징으로 하는 플래시 메모리 소자.
- 제4항에 있어서,상기 저온 산화막은 상기 금속 전극의 측면에 형성된 수직분과, 상기 수직분 으로부터 연장되고 상기 게이트 절연막의 상면에 형성된 수평분을 포함하는 "L"자 형상인 것을 특징으로 하는 플래시 메모리 소자.
- 제4항에 있어서,상기 저온 산화막은 실리콘옥사이드(SiOx), 알루미늄옥사이드(AlOx), 하프늄옥사이드(HfOx), 지르코늄옥사이드(ZrOx), 루테늄옥사이드(RuOx), 플래티늄옥사이드(PtOx), 탄탈륨옥사이드(TaOx) 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
- 반도체 기판을 제공하는 단계와;상기 반도체 기판 상에 제1 절연막을 형성하는 단계와;상기 제1 절연막 상에 금속 전극막을 형성하는 단계와;상기 금속 전극막을 패터닝하여 제1 폭을 갖는 금속 전극을 형성하는 단계와;상기 금속 전극의 측벽 및 상면이 포함되도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단게와;상기 제2 절연막을 패터닝하여 상기 금속 전극의 측벽을 둘러싸는 측벽 스페이서를 형성하는 단계와;상기 제1 절연막을 패터닝하여 상기 제1 폭에 비해 큰 크기의 제2 폭을 갖는 게이트 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 형성방법.
- 제10항에 있어서,상기 반도체 기판 상에 제1 절연막을 형성하는 단계는,상기 반도체 기판 상에 실리콘옥사이드를 형성하는 단계와;상기 실리콘옥사이드 상에 실리콘나이트라이드를 형성하는 단계와;상기 실리콘나이트라이드 상에 알루미늄옥사이드를 형성하는 단계;를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 형성방법.
- 제10항에 있어서,상기 제1 절연막 상에 금속 전극막을 형성하는 단계는,상기 제1 절연막 상에 탄탈륨나이트라이드를 포함하는 제1 전극을 형성하는 단계와;상기 제1 전극 상에 텅스텐을 포함하는 제2 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 형성방법.
- 제10항에 있어서,상기 제2 절연막을 형성하는 단계는,상기 제1 절연막 상에 산화막을 형성하는 단계와;상기 산화막 상에 질화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 형성방법.
- 제13항에 있어서,상기 산화막은 상기 금속 전극의 산화를 일으키지 않는 저온 산화막을 포함하는 것을 특징으로 하는 플래시 메모리 소자의 형성방법.
- 제14항에 있어서,상기 저온 산화막은 화학기상증착법 또는 원자층증착법으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 형성방법.
- 제14항에 있어서,상기 저온 산화막은 콘포말하게 형성하는 것을 특징으로 하는 플래시 메모리 소자의 형성방법.
- 제14항에 있어서,상기 저온 산화막은 실리콘옥사이드(SiOx), 알루미늄옥사이드(AlOx), 하프늄옥사이드(HfOx), 지르코늄옥사이드(ZrOx), 루테늄옥사이드(RuOx), 플래티늄옥사이드(PtOx), 탄탈륨옥사이드(TaOx) 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 형성방법.
- 제13항에 있어서,상기 측벽 스페이서를 형성하는 단계는,상기 산화막을 패터닝하여 상기 금속 전극의 측벽에 형성된 수직분과, 상기 수직분으로부터 연장되고 상기 제1 절연막 상에 형성된 수평분을 포함하는 "L"자형의 측벽 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 형성방법.
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