KR20050039339A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 본 발명은 플로팅 게이트 산화막 형성후, NO 가스를 이용한 어닐링과 질소 플라즈마 처리를 실시하여 플로팅 게이트 산화막 상하를 질화막으로 코팅함으로써, 플로팅 게이트의 버즈빅 현상을 방지할 수 있고, 플로팅 게이트 산화막의 버즈믹을 줄여 리프레쉬 특성을 향상시킬 수 있으며, 컨트롤 게이트 산화막을 열 산화막으로 형성하여도 버즈빅 현상이 발생하지 않게 되어 소자의 전기적 특성을 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 비휘발성 소자의 게이트 산화막 형성 방법에 관한 것이다.
EEPROM 소자는 플로팅 게이트 전극과 컨트롤 게이트 전극이 적층된 스텍 게이트 형태로 구현된다. 컨트롤 게이트는 고 전압을 요구하는 소자이기 때문에 컨트롤 게이트 산화막의 두께는 두껍게 형성하게 된다.
도 1은 종래의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 종래이 비 휘발성 메모리 소자의 제조는 반도체 기판(10)상에 소자 분리막(12)을 형성한다. 플로팅 게이트 산화막(14)과 전기적으로 기억 정보를 저장할 수 있는 플로팅 게이트 전극(16)을 형성한다. 전체 구조상에 컨트롤 게이트 산화막(18)을 형성한 다음, 플로팅 게이트 전극(16)에 저장된 정보를 전기적으로 기억시키거나 소실시키는 컨트롤 게이트 전극(20)을 형성한다.
일반적으로 컨트롤 게이트 산화막(18)은 열 산화 공정을 통하여 250 내지 350Å 두께로 두꺼운 산화막을 이용하여 형성한다. 이러한 열산화 공정시 하부에 컨트롤 게이트 산화막(18)에 비해 상대적으로 얇은 플로팅 게이트 산화막(14) 중 플로팅 게이트 전극(16) 양쪽으로 게이트 버즈빅이 발생하게 된다. 즉, 열산화 공정에 의해 플로팅 게이트 전극(16) 양측 하부의 플로팅 게이트 산화막(14)으로 산소가 침투하여 실리콘 기판이나 폴리 실리콘과 결합하여 원치 않는 산화막이 형성되게 된다.(도 1의 A 영역)
플로팅 게이트 산화막의 버즈빅에 의해 EEPROM의 리프레시 특성이 악화되어 소자의 신뢰성을 떨어뜨리는 문제가 발생하게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 플로팅 게이트 산화막 형성시 NO 어닐과 플라즈마 질화를 실시하여 게이트 산화막 상하에 질화막 코팅을 하여 산소의 침투를 방지함으로써, 버즈빅 현상을 방지할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.
본 발명에 따른 소자 분리막이 형성된 반도체 기판 상에 플로팅 게이트 산화막을 형성하는 단계와, NO 가스를 이용한 열처리 공정을 통해 상기 플로팅 게이트 산화막 하부에 산화 질화막을 형성하는 단계와, 질소 플라즈마 처리를 통해 상기 플로팅 게이트 산화막 상부에 질화막을 형성하는 단계와, 전체 구조상에 플로팅 게이트 전극을 형성하는 단계와, 상기 플로팅 게이트 전극 양측면에 축전지를 형성하는 단계와, 상기 플로팅 게이트 전극 양측의 반도체 기판상에 컨트롤 게이트 산화막을 형성하는 단계 및 상기 플로팅 게이트 전극을 감싸는 컨트롤 게이트 전극을 형성하는 비휘발성 메모리 소자의 제조 방법을 제공한다.
바람직하게 NO 가스를 이용한 열처리 공정은 800 내지 950℃의 온도하에서 순수 NO 가스 또는 N2가스가 희석된 NO 가스를약 10 내지 60분간 흘려주어 실시한다.
또한, 상기 질소 플라즈마 처리는 300 내지 500W의 플라즈마 파워와 200 내지 400mTorr의 압력과 180 내지 500℃의 온도하에서 0.5 내지 2slm의 N2 가스를 유입하여 약 1 내지 10분간 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2d는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110)상에 셀로우 트렌치 아이솔레이션 공정을 통해 소자 분리막(112)을 형성하여 반도체 기판(110)을 활성영역과 필드 영역으로 정의한다. 활성 영역의 반도체 기판(110)상에 플로팅 게이트 산화막(114)을 형성한다.
반도체 기판(110) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(112)을 형성한다. 반도체 기판(110)은 소자 분리막(112)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이로써 새부리 현상(Bird's Beak)이 발생하지 않게 되어 소자의 고집적화에 따라 소자간을 전기적으로 분리시키는 영역을 축소할 수 있다.
반도체 소자가 형성될 영역을 개방시키는 이온 주입 마스크를 형성한 후 이온 주입 공정을 통해 반도체 기판(110)의 노출된 영역에 웰(미도시)을 형성하는 것이 바람직하다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(112)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고 또한, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.
플로팅 게이트 산화막(114)은 열 산화 공정을 통해 반도체 기판(110) 상에 균일하게 형성한다. 열 산화 공정은 750 내지 850℃의 온도하에서 습식 산화를 실시하는 것이 바람직하다.
도 2b를 참조하면, NO 가스를 이용한 어닐링을 실시하여 플로팅 게이트 산화막(114) 하부에 산화 질화막(116)을 형성한다. 질소 플라즈마 처리를 실시하여 플로팅 게이트 산화막(114) 상부에 제 1 질화막(118)을 형성한다.
NO 가스를 이용한 어닐링은 800 내지 950℃의 온도하에서 순수 NO 가스 또는 N2가스가 희석된 NO 가스를 약 10 내지 60분간 흘려주어 실시하는 것이 바람직하다. 어닐링에 의해 프로팅 게이트 산화막(114) 하부 즉, 반도체 기판(110)에 형성된 산화 질화막(116)은 약 1 내지 10Å 두께가 되도록 하는 것이 바람직하다. 이는 플로팅 게이트 산화막(114)은 F-N 터널링에 의해 전하가 게이트 전극에 유입되기 때문에 얇게 형성하는 것이 효과적이다. 열 산화 공정과 NO 가스를 이용한 어닐링 공정은 동일 챔버내에서 인시츄로 실시할 수도 있다.
질소 플라즈마 처리는 300 내지 500W의 플라즈마 파워와 200 내지 400mTorr의 압력과 180 내지 500℃의 온도하에서 0.5 내지 2slm의 N2 가스를 유입하여 약 1 내지 10분간 실시하는 것이 바람직하다. 질소 플라즈마 처리에 의해 플로팅 게이트 산화막(114) 상부에 형성된 제 1 질화막(118)은 약 1 내지 10Å 두께로 형성하는 것이 바람직하다. 이와 같이 플로팅 게이트 산화막(114) 상하에 질화막 코팅을 함으로써, 후속 산화 공정시 산소가 플로팅 게이트 산화막(114) 끝부분에 침투하는 형상을 방지할 수 있고, 게이트 버즈빅 현상을 방지할 수 있다.
도 2c를 참조하면, 전체 구조상에 제 1 폴리 실리콘막(120)과 제 2 질화막(122)을 형성한 다음 제 2 질화막(122)과 제 1 폴리 실리콘막(120)을 패터닝 하여 플로팅 게이트 전극(124)을 형성한다. 전체 구조상에 산화막(126) 및 제 3 질화막(128)을 형성한 다음, 전면식각을 실시하여 플로팅 게이트 전극(124) 양측면에 축전지(130)를 형성한다.
상기에서 제 1 질화막(118) 상에 제 1 폴리 실리콘막(120) 및 제 2 질화막(122)을 순차적으로 형성한다. 감광막 마스크를 이용한 사진 식각공정을 통해 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 통해 제 2 질화막(122) 및 제 1 폴리 실리콘막(120)을 식각하여 플로팅 게이트 전극(124)을 형성하는 것이 바람직하다. 플로팅 게이트 전극(124)은 소스(Source)에서 주입된 전자들이 채널(Channel)을 따라 이동할 때 드레인 부근의 고전압이 걸려지는 부근을 통과하면서 에너지(Energy)를 얻게 된 일부 전자가 플로팅 게이트 전극(124)에 저장되는 현상이 나타나는 곳이다. 상기의 현상을 활성화하기 위해 플로팅 게이트 전극(124)에 불순물 주입을 위한 소정의 이온주입과 열처리공정을 실시할 수 있다. 플로팅 게이트 전극(124)은 약 2500 내지 4500Å 두께로 형성하는 것이 바람직하다.
감광막 스트립 공정을 통해 상기의 감광막 패턴을 제거한 다음, 전체 구조 상에 그 단차를 따라 산화막(126)과 제 3 질화막(128)을 순차적으로 형성하는 것이 바람직하다. 물론 소정의 세정 공정을 실시하여 불순물을 제거할 수도 있다. 산화막(126)과 제 3 질화막(128) 형성후, 마스크 없이 건식각을 실시하여 플로팅 게이트 전극(124) 양쪽 면에만 선택적으로 축전지를 형성하는 것이 바람직하다.
도 2d를 참조하면, 열산화 공정을 실시하여 플로팅 게이트 전극(124) 양측의 기판상에 컨트롤 게이트 산화막(132)을 형성한다. 전체 구조상에 제 2 폴리 실리콘막(134)을 형성한 다음, 제 2 폴리 실리콘막(134)을 패터닝 하여 컨트롤 게이트 전극(134)을 형성한다.
상기에서, 열산화공정은 약 800 내지 900℃의 온도하에서 습식 열 산화막을 형성하는 것이 바람직하다. 본 발명에서는 하부의 플로팅 게이트 산화막(114) 상하에 질화막이 코팅되어 있어서 버즈빅이 형성되지 않는다. 또한, 플로팅 게이트 전극(124) 상부와 양측면의 제 2 및 제 3 질화막(118 및 122)으로 인하여 산화가 되지 않는다. 플로팅 게이트 전극(124) 양측면의 플로팅 게이트 산화막(114) 상부에만 두꺼운 컨트롤 게이트 산화막(132)이 형성된다. 컨트롤 게이트 산화막(132)으로 화학 기상증착 산화막과 열산화막을 혼합하여 형성할 수도 있다.
제 2 폴리 실리콘막(134)을 다결정 실리콘막을 사용하는 것이 바람직하다. 컨트롤 게이트 전극(134)은 제 2 폴리 실리콘막 상부에 감광막을 도포한 다음 사진 식각공정을 실시하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 형성하는 것이 바람직하다. 컨트롤 게이트 전극(134)은 플로팅 게이트 전극(124)을 3차원적으로 감싸는 형상으로 형성하여 외부 전압의 전달에 따라 플로팅 게이트 전극(124)의 전자들의 저장을 제어하는 것이 바람직하다.
컨트롤 게이트 전극(134)을 통해 플로팅 게이트 전극에 균일하게 외부에서 들어오는 고전압을 균일하게 전달할 수 있게 된다. 플로팅 게이트 전극을 감싸고 있는 컨트롤 게이트 전극 전체적으로 균일하게 저항을 낮게 형성하고, 이로써 금속과 같은 역할을 하게 되어 외부에서 들어오는 고전압이 플로팅 게이트 전극에 균일하게 바로 전달할 수 있게 하는 것이 효과적이다.
이후, 소스/드레인 이온주입 공정을 실시하여 소스와 드레인(미도시)을 형성한다.
상술한 바와 같이, 본 발명은 플로팅 게이트 산화막 형성후, NO 가스를 이용한 어닐링과 질소 플라즈마 처리를 실시하여 플로팅 게이트 산화막 상하를 질화막으로 코팅함으로써, 플로팅 게이트의 버즈빅 현상을 방지할 수 있다.
또한, 플로팅 게이트 산화막의 버즈믹을 줄여 리프레쉬 특성을 향상시킬 수 있다.
또한, 컨트롤 게이트 산화막을 열 산화막으로 형성하여도 버즈빅 현상이 발생하지 않게 되어 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 종래의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 112 : 소자 분리막
14, 114 : 플로팅 게이트 산화막 16, 124 : 플로팅 게이트 전극
18, 132 : 컨트롤 게이트 산화막 20, 134 : 컨트롤 게이트 전극
116 : 산화 질화막 118, 122, 128 : 질화막
120 : 폴리 실리콘막 126 : 산화막
130 : 축전지
Claims (3)
- 소자 분리막이 형성된 반도체 기판 상에 플로팅 게이트 산화막을 형성하는 단계;NO 가스를 이용한 열처리 공정을 통해 상기 플로팅 게이트 산화막 하부에 산화 질화막을 형성하는 단계;질소 플라즈마 처리를 통해 상기 플로팅 게이트 산화막 상부에 질화막을 형성하는 단계;전체 구조상에 플로팅 게이트 전극을 형성하는 단계;상기 플로팅 게이트 전극 양측면에 축전지를 형성하는 단계;상기 플로팅 게이트 전극 양측의 반도체 기판상에 컨트롤 게이트 산화막을 형성하는 단계; 및상기 플로팅 게이트 전극을 감싸는 컨트롤 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 NO 가스를 이용한 열처리 공정은 800 내지 950℃의 온도하에서 순수 NO 가스 또는 N2가스가 희석된 NO 가스를 약 10 내지 60분간 흘려주어 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 질소 플라즈마 처리는 300 내지 500W의 플라즈마 파워와 200 내지 400mTorr의 압력과 180 내지 500℃의 온도하에서 0.5 내지 2slm의 N2 가스를 유입하여 약 1 내지 10분간 실시하는 비휘발성 메모리 소자의 제조 방법.
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