JP2004356203A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2004356203A
JP2004356203A JP2003149335A JP2003149335A JP2004356203A JP 2004356203 A JP2004356203 A JP 2004356203A JP 2003149335 A JP2003149335 A JP 2003149335A JP 2003149335 A JP2003149335 A JP 2003149335A JP 2004356203 A JP2004356203 A JP 2004356203A
Authority
JP
Japan
Prior art keywords
insulating film
gate electrode
tunnel insulating
floating gate
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003149335A
Other languages
English (en)
Other versions
JP3845073B2 (ja
Inventor
Yoshio Ozawa
良夫 小澤
Shigehiko Saida
繁彦 齋田
Yuji Takeuchi
祐司 竹内
Masanobu Saito
雅伸 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2003149335A priority Critical patent/JP3845073B2/ja
Priority to US10/812,987 priority patent/US7081386B2/en
Priority to TW093114278A priority patent/TWI249185B/zh
Priority to CNB2004100424414A priority patent/CN1277315C/zh
Priority to CNB2006100674512A priority patent/CN100470738C/zh
Priority to KR1020040037766A priority patent/KR100614163B1/ko
Publication of JP2004356203A publication Critical patent/JP2004356203A/ja
Priority to US11/338,654 priority patent/US7612401B2/en
Application granted granted Critical
Publication of JP3845073B2 publication Critical patent/JP3845073B2/ja
Priority to US12/007,751 priority patent/US7541233B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

【課題】トンネル絶縁膜中の電荷トラップ発生量またはリーク電流発生量を低減できる不揮発性メモリセルを実現すること。
【解決手段】不揮発性メモリセルは、素子分離絶縁膜３に近いほど膜厚が厚くなる部分を含むトンネル絶縁膜４と、トンネル絶縁膜４上に設けられた浮遊ゲート電極５，６と、浮遊ゲート電極５，６の上方に設けられた制御ゲート電極７と、制御ゲート電極７と浮遊ゲート電極５，６との間に設けられた電極間絶縁膜８とを備えている。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリセルを備えた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図１５に、従来の不揮発性メモリセルのチャネル幅方向（チャネル電流が流れる方向と直交する方向）の断面構造を模式的に示す（例えば、特許文献１参照。）。図１５において、８１はシリコン基板、８２は素子分離絶縁膜、８３はトンネル絶縁膜、８４は浮遊ゲート電極、８５は電極間絶縁膜、８６は制御ゲート電極を示している。
【０００３】
素子分離絶縁膜８２との境界近傍を除いて、トンネル絶縁膜８３は、ほぼ平坦な表面を有し、かつ、ほぼ均一な膜厚を有する。すなわち、トンネル絶縁膜８３は、素子分離絶縁膜８２との境界近傍を除いて、ほぼ同じ形状を有する。
【０００４】
トンネル絶縁膜８３の素子分離絶縁膜８２との境界近傍の膜厚は、トンネル絶縁膜８３の他の部分の膜厚よりも厚い。その理由は、素子分離溝内を素子分離絶縁膜８２で埋め込む前に行われる熱酸化プロセスによって、素子分離溝の側壁に露出しているシリコン基板８１および浮遊ゲート電極８４の表面が酸化されるからである。
【０００５】
上記熱酸化プロセスによって、素子分離絶縁膜８２との境界から内側に５ｎｍ程度以内の領域にあるトンネル絶縁膜８３は、５ｎｍ程度厚くなる。この程度の膜厚増加であれば、書込み／消去動作時にトンネル電流が流れる領域は、トンネル絶縁膜８３内の素子分離絶縁膜８２との境界近傍を除くほぼ全域となる。
【０００６】
トンネル絶縁膜８３は、素子分離絶縁膜８２との境界に近いほど、製造工程中の金属汚染、ハロゲン汚染、イオン衝撃またはチャージングダメージ等のいわゆるプロセスダメージを多く受けている。上記プロセスダメージにより、トンネル絶縁膜８３は、素子分離絶縁膜８２との境界に近いほど、膜質が低下している。
【０００７】
トンネル絶縁膜８３内にトンネル電流が流れると、上記膜質の低下により、素子分離絶縁膜８２との境界近傍のトンネル絶縁膜８３中の、電荷トラップ発生量またはリーク電流発生量は、著しく増加する。上記電荷トラップ発生量またはリーク電流発生量の増加は、メモリセルのしきい値変動による、誤動作または電荷保持能力の低下を招く。
【０００８】
また、書込み／消去動作時に、トンネル電流が流れるシリコン基板８１の領域と、セルトランジスタ動作時に、チャネル電流が流れるシリコン基板８１の領域は、ほぼ同一である（素子分離絶縁膜８２との境界近傍を除くトンネル絶縁膜８３のほぼ全域）。
【０００９】
トンネル電流がトンネル絶縁膜８３を通過すると、トンネル絶縁膜８３中に電荷トラップまたは界面準位が発生する。電荷トラップまたは界面準位が発生すると、トンネル絶縁膜８３の膜質が劣化する。このようなトンネル絶縁膜８３の膜質の劣化は、チャネル電流量の低下を招く。
【００１０】
【特許文献１】
特開２００２−１３４６３４号公報（段落０００２−０００６、図１４）
【００１１】
【発明が解決しようとする課題】
上述の如く、従来の不揮発性メモリセルのトンネル絶縁膜は、素子分離絶縁膜との境界近傍において膜質が低下している。そのため、トンネル絶縁膜中にトンネル電流が流れると、素子分離絶縁膜との境界近傍のトンネル絶縁膜中の、電荷トラップ発生量またはリーク電流発生量は、著しく増加する。
【００１２】
また、トンネル電流が流れる領域とチャネル電流が流れる領域がほぼ同一である。そのため、トンネル電流がトンネル絶縁膜を通過し、トンネル絶縁膜中の電荷トラップまたは界面準位が発生すると、チャネル電流量が低下する。
【００１３】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、トンネル絶縁膜中の電荷トラップの影響を低減できる不揮発性メモリセルを備えた半導体装置およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板の表面に設けられた素子分離領域と、前記半導体基板上に設けられた不揮発性メモリセルであって、前記素子分離領域に近いほど膜厚が厚くなる部分を含むトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含む不揮発性メモリセルとを具備してなることを特徴とする。
【００１６】
また、本発明に係る他の半導体装置は、半導体基板と、前記半導体基板上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、前記不揮発性メモリセルは、前記不揮発性メモリセルのチャネル幅方向において、膜厚が周期的かつ連続的に変化しているトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含むことを特徴とする。
【００１７】
また、本発明に係る他の半導体装置は、半導体基板と、前記半導体基板上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、前記不揮発性メモリセルは、膜厚がほぼ一定のトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含み、前記トンネル絶縁膜と前記浮遊ゲート電極との界面の高さ、および、前記トンネル絶縁膜と前記半導体基板との界面の高さは、前記不揮発性メモリセルのチャネル幅方向において、周期的かつ連続的に変化していることを特徴とする。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板の表面に設けられ、素子分離溝を含む素子分離領域と、前記半導体基板上に設けられた不揮発性メモリセルであって、トンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含む不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、前記半導体基板上に前記トンネル絶縁膜となる絶縁膜、前記浮遊ゲート電極となる半導体膜を順次形成する工程と、前記半導体膜、前記絶縁膜および前記半導体基板をエッチングして、前記素子分離溝を形成する工程と、水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程とを有することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性メモリセル（以下、単にメモリセルという。）を示す平面図、図２（ａ）および（ｂ）は、それぞれ、図１の線分Ａ−Ａ’に沿った断面を示す断面図（チャネル長方向の断面図）および線分Ｂ−Ｂ’に沿った断面を示す断面図（チャネル幅方向の断面図）である。
【００２１】
本実施形態のシリコン基板１の表面には素子分離溝２が設けられ、素子分離溝２は素子分離絶縁膜３により埋め込まれている。素子分離絶縁膜３の上面は、シリコン基板１の表面よりも高く、かつ、浮遊ゲート電極６の上面よりも低い。
【００２２】
素子分離溝２および素子分離絶縁膜３は、素子分離領域を構成する。該素子分離領域によって、メモリセルのチャネル領域を含む、シリコン基板１の半導体領域（素子形成領域）が規定される。
【００２３】
上記半導体領域の表面上には、トンネル絶縁膜４が設けられている。トンネル絶縁膜４は、素子分離絶縁膜３に近いほど膜厚が厚くなる部分を含む。具体的には、トンネル絶縁膜４は、上記チャネル領域の中央付近で最も薄く、素子分離絶縁膜３との境界に近いほど厚くなる膜厚分布を有している。すなわち、素子分離絶縁膜３との境界近傍のトンネル絶縁膜４の形状は、バーズビーク形状となっている。
【００２４】
本実施形態の場合、図２（ｂ）に示すように、トンネル絶縁膜４の素子分離絶縁膜３に近いほど膜厚が厚くなる部分は、メモリセルのチャネル幅方向の断面において存在する。さらに、チャネル幅方向の断面において、トンネル絶縁膜４は、チャネル幅方向に平行な中心線Ｌに関して、上下ほぼ対称な形状を有する。
【００２５】
このように、本実施形態のトンネル絶縁膜４は、素子分離絶縁膜３との境界に近いほど膜厚が厚くなっているので、トンネル電流はトンネル絶縁膜４の中央付近を集中的に流れる。すなわち、トンネル絶縁膜４の膜質が低下している部分には、トンネル電流は流れない。
【００２６】
トンネル絶縁膜４上には、浮遊ゲート電極５，６が設けられている。浮遊ゲート電極５，６の上方には、制御ゲート電極７が設けられている。浮遊ゲート電極５，６と制御ゲート電極７との間には、電極間絶縁膜８が設けられている。
【００２７】
制御ゲート電極７上にはシリコン窒化膜９が設けられている。シリコン窒化膜９は、メモリセルの製造途中において、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）マスクとして使用されたものである。
【００２８】
トンネル絶縁膜４、浮遊ゲート電極５，６、制御ゲート電極７、電極間絶縁膜８およびシリコン窒化膜９からなるゲート構造部の側面および上面は、シリコン酸化膜１０で覆われている。このようなシリコン酸化膜１０は、電極側壁酸化膜と呼ばれている。
【００２９】
シリコン酸化膜１０上には、層間絶縁膜としてのＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１１が設けられている。そして、シリコン基板１の表面には、ゲート構造部４〜９を挟むように、一対のソース／ドレイン領域１２が設けられている。
【００３０】
本実施形態のメモリセル構造では、書込み／消去動作時に、膜質が比較的良好なトンネル絶縁膜４のチャネル中央付近を集中的にトンネル電流は流れるが、膜質が著しく低下している素子分離領域との境界に近い部分ではトンネル電流は流れない。
【００３１】
したがって、トンネル絶縁膜４中の電荷トラップ発生量またはリーク電流発生４が大幅に低減されて、メモリセルのしきい値変動による、誤動作または電荷保持能力の低下は効果的に抑制される。
【００３２】
さらに、本実施形態によれば、以下のような効果も得られる。
【００３３】
書込み／消去動作時に、制御ゲート電極に印加される電圧（動作電圧）Ｖｃｇとトンネル絶縁膜に印加される電圧Ｖｔｄとの関係は、メモリセルのトンネル絶縁膜容量Ｃｔｄと電極間絶縁膜容量Ｃｉｅを用いて、以下のように表される。
【００３４】
Ｖｔｄ＝（Ｃｉｄ／（Ｃｔｄ＋Ｃｉｄ））×Ｖｃｇ
上式から、動作電圧Ｖｃｇを下げる方法として、３次元的に電極間絶縁膜８の表面積を増やして、電極間絶縁膜容量Ｃｉｄを大きくすることが考えられる。しかし、この方法で、動作電圧Ｖｃｇの低電圧化を進めることは困難である。これは、メモリセルの微細化を妨げる。上記方法で、動作電圧Ｖｃｇの低電圧化が困難である理由は、以下の通りである。
【００３５】
電極間絶縁膜８の表面積を大きくするために、電極間絶縁膜８の表面形状を複雑にする必要がある。そのためには、電極間絶縁膜８下の浮遊ゲート電極５，６の表面形状を複雑にする必要がある。
【００３６】
しかし、浮遊ゲート電極５，６である多結晶シリコン膜の微細加工技術には限界があるので、浮遊ゲート電極５，６の表面形状の複雑化には限界がある。したがって、電極間絶縁膜８の表面積の増大によって、動作電圧Ｖｃｇの低電圧化を進めることは困難である。
【００３７】
さらに、電極間絶縁膜容量Ｃｉｄが増大すると、浮遊ゲート電極間の浮遊容量も増大する。浮遊ゲート電極間の浮遊容量が増大すると、誤動作が発生しやすくなる。これも、動作電圧Ｖｃｇの低減化を困難にさせる原因の一つである。
【００３８】
これに対して、本実施形態のメモリセル構造は、トンネル絶縁膜４の膜厚が素子分離絶縁膜３との境界に近いほど厚くなる構造を有しているので、トンネル絶縁膜容量Ｃｔｄが下がる。これにより、動作電圧Ｖｃｇを容易に下げることができて、メモリセルの微細化が実現可能となる。
【００３９】
図３（ａ）および（ｂ）、図４（ｃ）および（ｄ）は、本実施形態のメモリセルの製造工程を示す断面図である。
【００４０】
まず、図３（ａ）に示すように、所望の不純物がドーピングされたシリコン基板１の表面に、厚さ１０ｎｍのトンネル絶縁膜４が熱酸化法により形成され、その後、下層の浮遊ゲート電極となる厚さ３０ｎｍの多結晶シリコン膜５、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）のストッパとなる厚さ５０ｎｍのシリコン窒化膜１３、ＲＩＥのマスクとなる厚さ２００ｎｍのシリコン酸化膜１４が減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により順次堆積される。
【００４１】
なお、本実施形態では、シリコン熱酸化膜をトンネル絶縁膜として用いているが、これに限るものではなく、例えば、シリコン熱酸窒化膜等でも良い。
【００４２】
次に、図３（ａ）に示すように、素子形成領域を覆うレジスト（図示せず）をマスクに用いて、ＲＩＥプロセスによりシリコン酸化膜１４がエッチングされ、上記レジストのパターンがシリコン酸化膜１４に転写される。
【００４３】
続いて、図３（ａ）に示すように、上記レジストマスクおよびシリコン酸化膜１４をマスクに用いて、ＲＩＥプロセスによりシリコン窒化膜１３、多結晶シリコン膜５、トンネル絶縁膜４が順次エッチングされ、さらに、シリコン基板１の露出領域もエッチングされ、深さ２００ｎｍの素子分離溝２が形成される。
【００４４】
上記ＲＩＥプロセスの途中で上記レジストは消滅し、その後は、シリコン酸化膜１４がＲＩＥのマスクとして用いられる。
【００４５】
次に、図３（ｂ）に示すように、露出したシリコン表面に厚さ５ｎｍのシリコン酸化膜（図示せず）が熱酸化法により形成され、その後、素子分離溝２が完全に埋め込まれるように、素子分離絶縁膜３となる厚さ４００ｎｍのシリコン酸化膜（ＣＶＤ酸化膜）がプラズマＣＶＤ法により全面に堆積される。
【００４６】
次に、図３（ｂ）に示すように、シリコン窒化膜１３をストッパに用いて、ＣＭＰプロセスにより、上記ＣＶＤ酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜３が得られ、かつ、シリコン酸化膜（ＲＩＥマスク）１４が除去される。上記ＣＭＰプロセスは、シリコン窒化膜１３が露出するまで行われ、かつ、表面が平坦化されるまで行われる。
【００４７】
次に、図４（ｃ）に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜１３が除去され、その後、上層の浮遊ゲート電極６となる厚さ５０ｎｍの多結晶シリコン膜が減圧ＣＶＤ法により全面に堆積され、続いて、レジストマスク（図示せず）を用いたＲＩＥプロセスにより、上記多結晶シリコン膜がエッチングされ、上記多結晶シリコン膜を分割するビット線方向のスリット部１５が形成され、ビット線方向の形状が確定された浮遊ゲート電極６が得られる。
【００４８】
上記ＲＩＥプロセスにより、実際には、複数の浮遊ゲート電極６が形成されるが、図には一つの浮遊ゲート電極６しか示されていない。
【００４９】
その後、１ｋＰａの減圧アンモニア雰囲気中での９００℃、３０分のアニール（熱窒化）により、浮遊ゲート電極６の表面が窒化される。上記アニールの目的は、次の図４（ｃ）の工程で行われるアニールにより、浮遊ゲート電極（多結晶シリコン膜）６の上面が酸化されることを防止することである。
【００５０】
次に、水蒸気雰囲気中での７５０℃、１０分のアニール（水蒸気アニール）が行われる。
【００５１】
このとき、水蒸気（Ｈ２ Ｏ）は、スリット部１５から素子分離絶縁膜（シリコン酸化膜）３中を拡散して、トンネル絶縁膜４中に到達する。トンネル絶縁膜４中に到達した水蒸気は、シリコン基板１の上面および浮遊ゲート電極（多結晶シリコン膜）５の下面と酸化反応を起こす。
【００５２】
その結果、図４（ｃ）に示すように、チャネル領域の中央付近で最も薄く、素子分離絶縁膜３との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜４が得られる。
【００５３】
また、上記水蒸気アニールにより、素子分離溝形成工程およびゲート電極形成工程中に行われるＲＩＥプロセスによるプロセスダメージが低減される。その理由は、上記水蒸気アニールにより供給される酸素により、上記ＲＩＥプロセスにより切断されたトンネル絶縁膜４中のＳｉ−Ｏ結合が、再結合するからである。
【００５４】
本実施形態では、スリット部１５を形成した後に水蒸気アニールを行っているが、これに限るものではなく、例えば、素子分離溝２の形成後（図３（ａ））または素子分離絶縁膜３の形成後（図３（ｂ））に行っても構わない。
【００５５】
プロセスダメージを受けたデバイスを十分に修復するためには、スリット部１５を形成した後に水蒸気アニールを行うことが望ましい。何故なら、ゲート電極形成工程中のプロセスダメージ（ＲＩＥプロセス起因のプロセスダメージ）も効果的に低減されるからである。
【００５６】
水蒸気の素子分離絶縁膜（シリコン酸化膜）３中への拡散と、水蒸気と浮遊ゲート電極（多結晶シリコン膜）５との酸化反応とを比べると、水蒸気アニール温度が低いほど、上記拡散は上記酸化反応よりも起こり易くなる。
【００５７】
これは、図５に示すように、トンネル絶縁膜のバーズビーク長Ｌ１（上記拡散にかかわる拡散係数Ｄの温度依存性）が、ある温度Ｔｃを境にして、シリコン基板または浮遊ゲート電極の間口部分の後退量Ｌ２（上記酸化反応にかかわる拡散係数ｋの温度依存性）よりも大きくなるからである。
【００５８】
したがって、水蒸気アニール温度が低いほど、トンネル絶縁膜４の素子分離絶縁膜３との境界から、トンネル絶縁膜４の中央部分にまで十分な量の水を容易に供給することができる。すなわち、水蒸気アニール温度が低いほど、本実施形態の膜厚分布を有するトンネル絶縁膜４が得られやすくなる。
【００５９】
本発明者等の研究によれば、本実施形態の効果が十分に得られるトンネル絶縁膜４を形成するためには、チャネル幅が０．２μｍ以下の場合、水蒸気アニール温度は７５０℃以下であることが好ましいことが明らかになった。
【００６０】
図４（ｃ）の工程後には、周知のメモリセルの製造プロセスが続く。
【００６１】
まず、電極間絶縁膜８となる、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる厚さ１５ｎｍの３層構造の絶縁膜が、減圧ＣＶＤ法により全面に形成される。次に、制御ゲート電極７となる、多結晶シリコン膜／タングステンシリサイド膜からなる厚さ１００ｎｍの２層構造の導電膜が、減圧ＣＶＤ法により上記３層構造の絶縁膜上に形成される。次に、ＲＩＥマスクとなる厚さ１００ｎｍのシリコン窒化膜が、減圧ＣＶＤ法により上記２層構造の導電膜上に形成される。
【００６２】
次に、上記シリコン窒化膜上にレジストマスクが形成され、該レジストマスクをマスクに用いて上記シリコン窒化膜がＲＩＥプロセスによりエッチングされ、ゲート構造部に対応したパターンを有するシリコン窒化膜９が得られる。
【００６３】
次に、上記レジストマスクおよびシリコン窒化膜９をマスクに用いて、ＲＩＥプロセスにより、上記３層構造の絶縁膜、２層構造の導電膜、浮遊ゲート電極６，５、トンネル絶縁膜４が順次エッチングされ、図４（ｄ）に示すように、ワード線方向のスリット部１６が形成される。これにより、浮遊ゲート電極５，６および制御ゲート電極７の形状が確定される。
【００６４】
次に、熱酸化法およびＣＶＤ法を用いてシリコン酸化膜（電極側壁酸化膜）１０が形成され、イオン注入およびアニールを用いてソース／ドレイン領域１２が形成され、そして、層間絶縁膜としてのＢＰＳＧ膜１１が減圧ＣＶＤ法により形成され、図２（ａ）および（ｂ）に示したメモリセルが得られる。その後、配線層等の工程が続き、メモリセルが完成する。
【００６５】
図１６に、本実施形態および比較例のメモリセルの断面ＴＥＭ像を示す。図１６（ａ）は比較例の断面ＴＥＭ像、図１６（ｂ）は本実施形態の断面ＴＥＭ像を示している。比較例が本実施形態と異なる点は、本実施形態の水蒸気アニールが行われていないことである。本実施形態のトンネル絶縁膜４の膜厚はチャネル中央部で約８ｎｍで、素子分離絶縁膜３との境界に近いほど厚くなり、素子分離絶縁膜３との境界部で約１５ｎｍである。
【００６６】
本実施形態および比較例のメモリセルに対して、１５０℃、２時間の電荷保持試験を行った。その結果、本実施形態のメモリセルのしきい値変動量は０．１８Ｖ、比較例のメモリセルのしきい値変動量は０．５０Ｖであり、本実施形態の効果が確認された。
【００６７】
また、本実施形態および比較例のメモリセルのトンネル絶縁膜の容量を調べた。その結果、本実施形態のメモリセルのトンネル絶縁膜の容量は、比較例のそれに比べて約２０％低かった。
【００６８】
さらに、本実施形態および比較例のメモリセルのカップリング比を調べた。カップリング比は、Ｃｉｅ／（Ｃｔｄ＋Ｃｉｅ）で定義される。本実施形態のメモリセルのカップリングは、比較例のそれに比べて約５％高かった。
【００６９】
（第２の実施形態）
次に、第１の実施形態の説明で用いた図面を参照しながら、本発明の第２の実施形態を説明する。
【００７０】
まず、図３（ａ）に示すように、所望の不純物がドーピングされたシリコン基板１の表面に、厚さ１０ｎｍのトンネル絶縁膜４が熱酸化法により形成され、その後、下層の浮遊ゲート電極となる厚さ３０ｎｍの多結晶シリコン膜５、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）のストッパとなる厚さ５０ｎｍのシリコン窒化膜１３、ＲＩＥのマスクとなる厚さ２００ｎｍのシリコン酸化膜１４が減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により順次堆積される。
【００７１】
次に、図３（ａ）に示すように、素子形成領域を覆うレジスト（図示せず）をマスクに用いて、ＲＩＥプロセスによりシリコン酸化膜１４がエッチングされ、上記レジストのパターンがシリコン酸化膜１４に転写される。
【００７２】
続いて、図３（ａ）に示すように、上記レジストマスクおよびシリコン酸化膜１４をマスクに用いて、ＲＩＥプロセスによりシリコン窒化膜１３、多結晶シリコン膜５、トンネル絶縁膜４が順次エッチングされ、さらに、シリコン基板１の露出領域もエッチングされ、深さ２００ｎｍの素子分離溝２が形成される。
【００７３】
上記ＲＩＥプロセスの途中で上記レジストは消滅し、その後は、シリコン酸化膜１４がＲＩＥのマスクとして用いられる。
【００７４】
次に、図３（ｂ）に示すように、露出したシリコン表面に厚さ５ｎｍのシリコン酸化膜（図示せず）が熱酸化法により形成され、その後、素子分離溝２が完全に埋め込まれるように、素子分離絶縁膜３となる厚さ４００ｎｍのシリコン酸化膜（ＣＶＤ酸化膜）がプラズマＣＶＤ法により全面に堆積される。
【００７５】
次に、図３（ｂ）に示すように、シリコン窒化膜１３をストッパに用いて、ＣＭＰプロセスにより、上記ＣＶＤ酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜３が得られ、かつ、シリコン酸化膜（ＲＩＥマスク）１４が除去される。上記ＣＭＰプロセスは、シリコン窒化膜が露出するまで行われ、かつ、表面が平坦化されるまで行われる。
【００７６】
次に、２．６ｋＰａの減圧下で、重水（Ｄ２ Ｏ）を含む水蒸気雰囲気で６５０℃、３０分のアニールが行われる。
【００７７】
このとき、重水は、素子分離絶縁膜（シリコン酸化膜）３中を拡散して、トンネル絶縁膜４中に到達し、シリコン基板１の上面および浮遊ゲート電極（多結晶シリコン膜）５の下面と酸化反応を起こす。
【００７８】
その結果、チャネル領域の中央付近で最も薄く、素子分離絶縁膜３との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜４が容易に得られる。
【００７９】
次に、図４（ｃ）に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜１３が除去され、その後、上層の浮遊ゲート電極６となる厚さ５０ｎｍの多結晶シリコン膜が減圧ＣＶＤ法により全面に堆積され、続いて、レジストマスク（図示せず）を用いたＲＩＥプロセスにより、上記多結晶シリコン膜がエッチングされ、上記多結晶シリコン膜を分割するビット線方向のスリット部１５が形成され、ビット線方向の形状が確定された浮遊ゲート電極６が得られる。
【００８０】
上記ＲＩＥプロセスにより、実際には、複数の浮遊ゲート電極６が形成されるが、図には一つの浮遊ゲート電極６しか示されていない。
【００８１】
図４（ｃ）の工程後には、第１の実施形態と同様に、周知のメモリセルの製造プロセスが続く。
【００８２】
実施形態および比較例のメモリセルに対して、１５０℃、２時間の電荷保持試験を行った。比較例が本実施形態と異なる点は、重水（Ｄ２ Ｏ）を含まない水蒸気（Ｈ２ Ｏ）を用いたことである。
【００８３】
電荷保持試験の結果、本実施形態のメモリセルのしきい値変動量は０．１６Ｖであり、比較例のメモリセルのしきい値変動量は０．２７Ｖであった。以上の結果から、本実施形態のメモリセルは、比較例のメモリセルに比べて、しきい値変動量が小さいことが明らかになり、本実施形態の効果が確認された。すなわち、重水アニールの方が水蒸気アニールよりも効果が高いことが、実験により、明らかになった。その他、第１の実施形態と同様の効果が得られる。
【００８４】
本実施形態では、素子分離絶縁膜３の表面の平坦化を行った後に、水蒸気アニールを行っているが、これに限るものではなく、例えば、スリット部１５の形成後または素子分離絶溝２の形成後に行っても構わない。
【００８５】
（第３の実施形態）
図６は、本発明の第３の実施形態に係るメモリセルを示す断面図である。これは、図２（ｂ）に相当するチャネル幅方向の断面図である。図６において、図２（ｂ）と対応する部分には図２（ｂ）と同一符号を付してあり、詳細な説明は省略する。また、以下の図において、前出した図と同一符号は、同一部分または相当部分を示し、詳細な説明は省略する。
【００８６】
本実施形態が第１の実施形態と異なる点は、トンネル絶縁膜４の素子分離絶縁膜３との境界部分４ｐ１，４ｐ２が、浮遊ゲート電極５と素子分離絶縁膜３との間、および、素子分離絶縁膜３とシリコン基板１との間に入り込んで、その結果として、素子分離絶縁膜３との境界近傍におけるトンネル絶縁膜４の膜厚がさらに厚くなっていることにある。
【００８７】
図６に示すように、チャネル幅方向の断面において、トンネル絶縁膜４の第１の境界部分４ｐ１は、浮遊ゲート電極５の下部側面と素子分離絶縁膜３との間にこれらに接して存在している。
【００８８】
トンネル絶縁膜４の第１の境界部分４ｐ１は、下方に向かうほど（シリコン基板１に近い側ほど）、チャネル幅方向の寸法が大きくなり、かつ、トンネル絶縁膜４の第１の境界部分４ｐ１と接している部分の浮遊ゲート電極５は、下方に向かうほど、チャネル幅方向の寸法が小さくなっている。
【００８９】
一方、トンネル絶縁膜４の第２の境界部分４ｐ２は、素子分離領域２，３によって規定されたシリコン基板１の半導体領域（素子形成領域）の上部側面と素子分離絶縁膜３との間にこれらに接して存在している。
【００９０】
トンネル絶縁膜４の第２の境界部分４ｐ２は、上方に向かうほど（浮遊ゲート電極５に近い側ほど）、チャネル幅方向の寸法が大きくなり、かつ、トンネル絶縁膜４の第２の境界部分４ｐ２と接している部分の素子形成領域は、上に向かうほど、チャネル幅方向の寸法が小さくなっている。
【００９１】
本実施形態のメモリセル構造では、素子形成領域の上端部および浮遊ゲート電極５の下端部に、書込み／消去動作時に生じる電界の強度が下がる。すなわち、最もトンネル絶縁膜４の膜質が低下している素子分離絶縁膜３との境界部分の電界（電界集中）を下げることができる。このため、素子分離絶縁膜３との境界部分での電荷トラップ発生が起きないため、メモリセルのしきい値変動による誤動作等は効果的に抑制される。
【００９２】
本実施形態のメモリセル構造を実現するには、第１の実施形態の低温水蒸気アニール工程（第１の加熱処理）の前または後で、例えば、９００℃以上の高温水蒸気アニール（第２の加熱処理）を行えばよい。高温水蒸気アニールとしては、例えば、水素ガスと酸素ガスとの混合雰囲気中でのランプ加熱によるものがあげられる。
【００９３】
高温水蒸気アニールの場合は、水蒸気の素子分離絶縁膜（シリコン酸化膜）３中への拡散と、水蒸気と浮遊ゲート電極（多結晶シリコン膜）５との酸化反応とを比べると、上記酸化反応が上記拡散よりも起こり易い（図５参照）。これにより、素子分離絶縁膜３との境界付近の素子形成領域上端部および浮遊ゲート電極下端部が効果的に酸化され、本実施形態のトンネル絶縁膜４が容易に得られる。
【００９４】
本発明者等の研究によれば、本実施形態のトンネル絶縁膜４を形成するためには、高温水蒸気アニール温度は９００℃以上であることが好ましいことが明らかになった。
【００９５】
（第４の実施形態）
図７（ａ）および（ｂ）は、本発明の第４の実施形態に係るメモリセルを示す断面図である。これらは、図２（ａ）および（ｂ）に相当するチャネル長方向およびチャネル幅方向の断面図である。
【００９６】
本実施形態が、第１〜３の実施形態と異なる点は、浮遊ゲート電極５，６の上面および側面のうち、上面のみが電極間絶縁膜８で覆われていることにある。
【００９７】
このようなメモリセル構造では、浮遊ゲート電極５，６の側面上に電極間絶縁膜８が無いので、図１５の従来のメモリセルに比べて、電極間絶縁膜６の容量のセル間ばらつきは低減される。
【００９８】
また、本実施形態では、浮遊ゲート電極５，６の上面および側面のうち、上面のみが電極間絶縁膜８で覆われる構造を実現するために、素子分離絶縁膜３よりも上層の浮遊ゲート電極が省かれた構造が採用されている。この結果、浮遊ゲート電極５，６の厚みは、図１５の従来のメモリセルに比べて薄くなるので、隣接する浮遊ゲート電極間の浮遊容量は低減される。これにより、メモリセルの誤動作は抑制される。
【００９９】
その他、第１の実施形態と同様の効果が得られる。
【０１００】
図８（ａ）および（ｂ）、図９（ｃ）および（ｄ）は、本実施形態のメモリセルの製造工程を示す断面図である。
【０１０１】
まず、第１の実施形態の図３（ａ）および（ｂ）の工程までが行われる。図８（ａ）は、この段階の断面図を示している。
【０１０２】
次に、図８（ｂ）に示すように、第１の実施形態と同様に、水蒸気雰囲気中での７５０℃、１０分のアニール（水蒸気アニール）が行われ、チャネル領域の中央付近で最も薄く、素子分離絶縁膜３との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜４が得られる。上記アニールの詳細は、第１の実施形態で説明した通りである。
【０１０３】
次に、図９（ｃ）に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜１３が除去され、その後、シリコン窒化膜１３が除去されて生じた溝内に、浮遊ゲート電極６が形成され、表面が平坦化される。
【０１０４】
浮遊ゲート電極６は、多結晶シリコン膜の減圧ＣＶＤプロセスと、多結晶シリコン膜のＣＭＰプロセスとにより形成される。
【０１０５】
浮遊ゲート電極６は、シリコン窒化膜１３が除去されて生じた溝内に埋め込まれているので、浮遊ゲート電極６の側面は露出せず、浮遊ゲート電極６の上面のみが露出する。
【０１０６】
次に、図９（ｃ）に示すように、第１の実施形態と同様のプロセスにより、電極間絶縁膜８、制御ゲート電極７、シリコン窒化膜９が形成される。
【０１０７】
浮遊ゲート電極６の側面は露出していなので、該側面は電極間絶縁膜８で覆われず、浮遊ゲート電極６の上面のみが電極間絶縁膜８で覆われる。
【０１０８】
浮遊ゲート電極６と素子分離絶縁膜３を含む領域の表面は平坦なので、該領域上の電極間絶縁膜８の表面も平坦になる。すなわち、浮遊ゲート電極６上の電極間絶縁膜８の高さと、素子分離絶縁膜３上の電極間絶縁膜の高さとは、ほぼ同一となる
次に、熱酸化法およびＣＶＤ法を用いてシリコン酸化膜（電極側壁酸化膜）１０が形成され、イオン注入およびアニールを用いてソース／ドレイン領域１２が形成され、そして、層間絶縁膜としてのＢＰＳＧ膜１１が減圧ＣＶＤ法により形成され、図７（ａ）および（ｂ）に示したメモリセルが得られる。その後、配線層等の工程が続き、メモリセルが完成する。
【０１０９】
なお、電極間絶縁膜８は厳密に浮遊ゲート電極６の上面のみを覆っていなくても良い。電極間絶縁膜８により覆われる浮遊ゲート電極６の側面の面積Ｓ１が、電極間絶縁膜８により覆われる浮遊ゲート電極６の上面の面積Ｓ２に比べて十分小さければ（例えば１００×（Ｓ１／Ｓ２）≦５％以下ならば）、本実施形態の効果は得られる。
【０１１０】
さらには、浮遊ゲート電極６上の電極間絶縁膜８の高さと、素子分離絶縁膜３上の電極間絶縁膜８の高さとが、ほぼ同一である必要も無い。
【０１１１】
浮遊ゲート電極６の上面よりも素子分離絶縁膜３の上面の方が上にあり、浮遊ゲート電極６上の電極間絶縁膜８の高さよりも、素子分離絶縁膜３上の電極間絶縁膜３の高さの方が高くても、本実施形態の効果は得られる。
【０１１２】
電極間絶縁膜８は、正常な書込み／消去動作を確保するために、シリコン酸化膜よりも誘電率の高い絶縁膜であることが望ましい。製造コストの削減化、およびトンネル絶縁膜特性の劣化回避の点からは、シリコン窒化膜（シリコンと窒素を主な成分とする絶縁膜）が望ましい。
【０１１３】
電極間絶縁膜８としての上記シリコン窒化膜は、ラジカル窒化プロセスで形成された膜であることが望ましい。何故なら、従来の減圧ＣＶＤプロセスで形成されたシリコン窒化膜は電荷トラップ密度が高く、このようなシリコン窒化膜は誤動作の原因となるからである。
【０１１４】
所望の膜厚を有するシリコン窒化膜をラジカル窒化プロセスで成膜することが困難な場合は、ラジカル窒化、シリコン窒化物堆積、ラジカル窒化を順次行うことで、所望の膜厚を有するシリコン窒化膜（第１のシリコン窒化膜／第２のシリコン窒化膜／第３のシリコン窒化膜）を得ることが可能となる。
【０１１５】
ここで、第１および第３のシリコン窒化膜はラジカル窒化により形成されたシリコン窒化膜（ラジカルシリコン窒化膜）、第２のシリコン窒化膜はシリコン窒化物堆積により形成されたシリコン窒化膜（堆積シリコン窒化膜）である。
【０１１６】
ラジカルシリコン窒化膜は、堆積シリコン窒化膜に比べて、電荷トラップ密度が低く、かつ、リーク電流が小さい。すなわち、ラジカルシリコン窒化膜の膜質は、堆積シリコン窒化膜の膜質よりも良い。
【０１１７】
したがって、第２のシリコン窒化膜の上面および下面は、電荷トラップ密度が低い第１および第３のシリコン窒化膜と接する。言い換えれば、第２のシリコン窒化膜の上下の両界面は、膜質が良い第１および第３のシリコン窒化膜によって構成される。
【０１１８】
これにより、電極間絶縁膜８として、上記プロセス（ラジカル窒化、シリコン窒化物堆積、ラジカル窒化）により形成されたシリコン窒化膜を用いても、電荷トラップに起因する誤動作は抑制される。
【０１１９】
（第５の実施形態）
図１０は、本発明の第５の実施形態に係るメモリセルを示す断面図である。これは、図２（ｂ）に相当するチャネル幅方向の断面図である。
【０１２０】
本実施形態が第１〜４の実施形態と異なる点は、トンネル絶縁膜４の膜厚が、チャネル幅方向において、周期的かつ連続的に変化していることにある。図１０では、シリコン基板１とトンネル絶縁膜４との境界面がうねることで、トンネル絶縁膜４の膜厚が、周期的かつ連続的に変化している。
【０１２１】
すなわち、本実施形態のメモリセル構造は、セルトランジスタ動作時にチャネル電流が流れる領域（チャネル電流領域）２０と、書込み／消去動作時にトンネル電流が流れる領域（トンネル電流領域）２１とが異なり、かつ、チャネル電流領域２０がトンネル電流領域２１よりも大きい構造を備えている。
【０１２２】
これにより、トンネル電流通過によって、電荷トラップ発生または界面準位発生等の膜質劣化がトンネル絶縁膜４中に生じても、チャネル電流への影響は軽減されて、メモリセルの特性変動は大幅に抑制される。
【０１２３】
また、本発明者等の研究によれば、上記効果を十分に得るためには、トンネル絶縁膜４の最大膜厚と最小膜厚との差を１０％以上にすることが望ましいことが明らかになった。
【０１２４】
これに対して従来のメモリセル構造は、図１１に示すように、チャネル電流領域２０とトンネル電流領域２１とがほぼ同一である。このため、トンネル電流通過によって、電荷トラップ発生や界面準位発生等の膜質劣化がトンネル絶縁膜４中に生じると、必ずチャネル電流量が低下するという問題が起こる。これは、メモリセルの特性変動を引き起こす原因となる。
【０１２５】
本実施形態のメモリセルは、例えば、高さが周期的かつ連続的に変化している表面を有するシリコン基板１上に、トンネル絶縁膜４を形成することで実現される。
【０１２６】
図１２（ａ）および（ｂ）は、上記の如き表面を有するシリコン基板１の製造工程を示す断面図である。
【０１２７】
まず、図１２（ａ）に示すように、主面が（１１０）面のシリコン基板１を用意する。図１２（ａ）および（ｂ）には、劈開面となり得る面３０が点線で模式的に示されている。
【０１２８】
次に、アルカリ溶液を用いて、シリコン基板１の表面をエッチングする。
【０１２９】
このとき、ある特定の結晶面が選択的にエッチングされ、図１２（ｂ）に示すように、表面形状が鋸状のシリコン基板１が得られる。
【０１３０】
その後、高温酸化により、シリコン基板１の表面を処理することにより、図１０に示したシリコン基板１が得られる。
【０１３１】
図１３に、本実施形態の変形例のメモリセルの断面図を示す。図１３（ａ）のメモリセルは、トンネル絶縁膜４と浮遊ゲート電極５との境界面がうねることで、トンネル絶縁膜４の膜厚が、周期的かつ連続的に変化している。
【０１３２】
また、図１３（ｂ）に示すように、トンネル絶縁膜４と浮遊ゲート電極５との境界面およびシリコン基板１とトンネル絶縁膜４との境界面の両方がうねることで、トンネル絶縁膜４の膜厚が、周期的かつ連続的に変化しても構わない。
【０１３３】
これらの変形例のメモリセルでも、本実施形態のメモリセルと同様の効果が得られる。また、トンネル絶縁膜４の膜厚差に関しても、本実施形態と同様に、１０％以上にすることが望ましい
（第６の実施形態）
図１４は、本発明の第６の実施形態に係るメモリセルを示す断面図である。これは、図２（ｂ）に相当するチャネル幅方向の断面図である。
【０１３４】
本実施形態が第５の実施形態と異なる点は、トンネル絶縁膜４の膜厚がほぼ一定であること、そして、トンネル絶縁膜４と浮遊ゲート電極５との界面の高さおよびトンネル絶縁膜４とシリコン基板１との界面の高さが、チャネル幅方向において、周期的かつ連続的に変化していることである。
【０１３５】
すなわち、本実施形態のメモリセル構造は、チャネル電流領域２０と、書込み動作時にトンネル電流が流れる領域（書込みトンネル電流領域）２１ｗと、消去動作時にトンネル電流が流れる領域（消去トンネル電流領域）２１ｅとが異なっており、かつ、チャネル電流領域２０の方が書込みトンネル電流領域２１ｗよりも大きい構造を備えている。チャネル電流領域２０は、消去トンネル電流領域２１ｅと異なる。
【０１３６】
これにより、トンネル電流通過によって電荷トラップ発生または界面準位発生等の膜質劣化がトンネル絶縁膜４中に生じても、チャネル電流への影響はほとんど無く、メモリセルの特性変動は大幅に抑制される。
【０１３７】
また、本発明者等の研究によれば、上記効果を十分に得るためには、トンネル絶縁膜４の最大膜厚と最小膜厚との差を１０％以上にすることが望ましいことが明らかになった。
【０１３８】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１３９】
【発明の効果】
以上詳説したように本発明によれば、トンネル絶縁膜中の電荷トラップの影響を低減できる不揮発性メモリセルを備えた半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るメモリセルを示す平面図。
【図２】図１の平面図の線分Ａ−Ａ’に沿った断面図および線分Ｂ−Ｂ’に沿った断面図。
【図３】第１の実施形態のメモリセルの製造工程を示す断面図。
【図４】図４に続く同メモリセルの製造工程を示す断面図。
【図５】酸化反応の反応係数の温度依存性および水の拡散係数の温度依存性を示す特性図。
【図６】本発明の第３の実施形態に係るメモリセルを示す断面図。
【図７】本発明の第４の実施形態に係るメモリセルを示す断面図。
【図８】本発明の第４の実施形態に係る第５の実施形態のメモリセルの製造工程を示す断面図。
【図９】図８に続く同メモリセルの製造工程を示す断面図。
【図１０】本発明の第５の実施形態に係るメモリセルを示す断面図。
【図１１】従来のメモリセル構造を示す断面図。
【図１２】第５の実施形態のメモリセルのシリコン基板の製造工程を示す断面図。
【図１３】第５の実施形態の変形例を示す断面図。
【図１４】本発明の第６の実施形態に係るメモリセルを示す断面図。
【図１５】従来のメモリセル構造を模式的に示す図。
【図１６】実施形態および比較例のメモリセルの断面ＴＥＭ像（顕微鏡写真）。
【符号の説明】
１…シリコン基板、２…素子分離溝、３…素子分離絶縁膜、４…トンネル絶縁膜、４ｐ１…トンネル絶縁膜の第１の部分、４ｐ２…トンネル絶縁膜の第２の部分、５，６…浮遊ゲート電極、７…制御ゲート電極、８…電極間絶縁膜、９…シリコン窒化膜（ＲＩＥマスク）、１０…シリコン酸化膜（電極側壁酸化膜）、１１…ＢＰＳＧ膜、１２…ソース／ドレイン領域、１３…シリコン窒化膜（ＣＭＰストッパ）、１４…シリコン窒化膜（ＲＩＥマスク）、１５，１６…スリット部、２０…チャネル電流領域、２１…トンネル電流領域、２１ｗ…書込みトンネル電流領域、２１ｅ…消去トンネル電流領域。

Claims (16)

  1. 半導体基板と、
    前記半導体基板上に設けられた不揮発性メモリセルと
    を具備してなる半導体装置であって、
    前記不揮発性メモリセルは、
    前記不揮発性メモリセルのチャネル幅方向において、膜厚が周期的かつ連続的に変化しているトンネル絶縁膜と、
    前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
    前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、
    前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜と
    を含むことを特徴とする半導体装置。
  2. 前記トンネル絶縁膜と前記半導体基板との界面の高さは、前記チャネル幅方向において、周期的かつ連続的に変化していることを特徴とする請求項１に記載の半導体装置。
  3. 前記トンネル絶縁膜の上面は、ほぼ平坦であることを特徴とする請求項２に記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板上に設けられた不揮発性メモリセルと
    を具備してなる半導体装置であって、
    前記不揮発性メモリセルは、
    膜厚がほぼ一定のトンネル絶縁膜と、
    前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
    前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、
    前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜と
    を含み、
    前記トンネル絶縁膜と前記浮遊ゲート電極との界面の高さ、および、前記トンネル絶縁膜と前記半導体基板との界面の高さは、前記不揮発性メモリセルのチャネル幅方向において、周期的かつ連続的に変化していることを特徴とする半導体装置。
  5. 半導体基板と、
    前記半導体基板の表面に設けられ、素子分離溝を含む素子分離領域と、
    前記半導体基板上に設けられた不揮発性メモリセルであって、トンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含む不揮発性メモリセルと
    を具備してなる半導体装置の製造方法であって、
    前記半導体基板上に前記トンネル絶縁膜となる絶縁膜、前記浮遊ゲート電極となる半導体膜を順次形成する工程と、
    前記半導体膜、前記絶縁膜および前記半導体基板をエッチングして、前記素子分離溝を形成する工程と、
    水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程と
    を有することを特徴とする半導体装置の製造方法。
  6. 前記水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程の後、前記トンネル絶縁膜は、前記素子分離領域に近いほど膜厚が厚くなる部分を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記トンネル絶縁膜の前記素子分離領域に近いほど膜厚が厚くなる部分は、前記不揮発性メモリセルのチャネル幅方向の断面において存在することを特徴とする請求項６に記載の半導体装置。
  8. 前記素子分離領域の上面は、前記半導体基板の前記表面よりも高く、かつ、前記浮遊ゲート電極の上面よりも低く、
    前記水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程の後、前記トンネル絶縁膜は、前記不揮発性メモリセルのチャネル幅方向の断面において、前記浮遊ゲート電極の下部側面と前記素子分離領域との間に入り込んだ第１の部分、および、前記素子分離領域によって規定された前記半導体基板の半導体領域の上部側面と前記素子分離領域との間に入り込んだ第２の部分を含むことを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 前記水蒸気雰囲気は、重水の水蒸気を含むことを特徴とする請求項５ないし８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記トンネル絶縁膜の前記第１の部分は、下方に向かうほど、前記チャネル幅方向の寸法が大きくなり、
    前記トンネル絶縁膜の前記第１の部分と接している部分の前記浮遊ゲート電極は、下方に向かうほど、前記チャネル幅方向の寸法が小さくなり、
    前記トンネル絶縁膜の前記第２の部分は、上方に向かうほど、前記チャネル幅方向の寸法が大きくなり、
    前記トンネル絶縁膜の前記第２の部分と接している部分の前記半導体領域は、前記半導体領域の上方に向かうほど、前記チャネル幅方向の寸法が小さくなることを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程は、前記トンネル絶縁膜中における水の拡散速度が、前記水と前記浮遊ゲート電極との酸化反応速度および前記水と前記半導体基板との酸化反応速度よりも速くなる条件で行われる第１の加熱処理を含むことを特徴とする請求項５ないし１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記トンネル絶縁膜はシリコン酸化物またはシリコン酸窒化物から構成され、前記浮遊ゲート電極は多結晶シリコンから構成され、前記半導体基板はシリコンから構成され、前記第１の加熱処理は、７５０℃以下の温度で行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程は、前記トンネル絶縁膜中における水の拡散速度が、前記水と前記浮遊ゲート電極との酸化反応速度および前記水と前記半導体基板との酸化反応速度よりも遅くなる条件で行われる第２の加熱処理を含むことを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
  14. 前記トンネル絶縁膜はシリコン酸化物またはシリコン酸窒化物から構成され、前記浮遊ゲート電極は多結晶シリコンから構成され、前記半導体基板はシリコンから構成され、前記第２の加熱処理は、９００℃以上の温度で行われることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記電極間絶縁膜は、前記浮遊ゲート電極の上面および側面のうち実質的に前記上面のみを覆い、前記電極間絶縁膜を形成する工程は、第１のラジカル窒化プロセスを含むことを特徴とする請求項５ないし１４のいずれか１項に記載の半導体装置の製造方法。
  16. 前記電極間絶縁膜を形成する工程は、前記第１のラジカル窒化プロセス後に行われるシリコン窒化物堆積プロセスおよび前記シリコン窒化物堆積プロセス後に行われる第２のラジカル窒化プロセスをさらに含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
JP2003149335A 2003-05-27 2003-05-27 半導体装置 Expired - Fee Related JP3845073B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2003149335A JP3845073B2 (ja) 2003-05-27 2003-05-27 半導体装置
US10/812,987 US7081386B2 (en) 2003-05-27 2004-03-31 Semiconductor device and method of manufactuing the same
TW093114278A TWI249185B (en) 2003-05-27 2004-05-20 Semiconductor device and method of manufacturing the same
CNB2006100674512A CN100470738C (zh) 2003-05-27 2004-05-21 一种半导体器件的制造方法
CNB2004100424414A CN1277315C (zh) 2003-05-27 2004-05-21 半导体器件
KR1020040037766A KR100614163B1 (ko) 2003-05-27 2004-05-27 반도체 장치 및 그 제조 방법
US11/338,654 US7612401B2 (en) 2003-05-27 2006-01-25 Non-volatile memory cell
US12/007,751 US7541233B2 (en) 2003-05-27 2008-01-15 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003149335A JP3845073B2 (ja) 2003-05-27 2003-05-27 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2005256546A Division JP4564429B2 (ja) 2005-09-05 2005-09-05 半導体装置の製造方法
JP2006160003A Division JP4435116B2 (ja) 2006-06-08 2006-06-08 半導体装置

Publications (2)

Publication Number Publication Date
JP2004356203A true JP2004356203A (ja) 2004-12-16
JP3845073B2 JP3845073B2 (ja) 2006-11-15

Family

ID=33516085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003149335A Expired - Fee Related JP3845073B2 (ja) 2003-05-27 2003-05-27 半導体装置

Country Status (5)

Country Link
US (3) US7081386B2 (ja)
JP (1) JP3845073B2 (ja)
KR (1) KR100614163B1 (ja)
CN (2) CN100470738C (ja)
TW (1) TWI249185B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194483A (ja) * 2006-01-20 2007-08-02 Toshiba Corp 半導体装置及び半導体装置の製造方法
CN100391001C (zh) * 2005-03-22 2008-05-28 旺宏电子股份有限公司 非易失性存储器及其制造方法
CN101179077B (zh) * 2006-11-06 2011-02-23 三星电子株式会社 非易失性存储器件及其制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7125768B2 (en) * 1999-08-25 2006-10-24 Micron Technology, Inc. Method for reducing single bit data loss in a memory circuit
US7373133B2 (en) * 2002-09-18 2008-05-13 University Of Pittsburgh - Of The Commonwealth System Of Higher Education Recharging method and apparatus
US7440780B2 (en) * 2002-09-18 2008-10-21 University Of Pittsburgh - Of The Commonwealth System Of Higher Education Recharging method and apparatus
US7403803B2 (en) * 2003-05-20 2008-07-22 University Of Pittsburgh - Of The Commonwealth System Of Higher Education Recharging method and associated apparatus
JP2006186073A (ja) * 2004-12-27 2006-07-13 Toshiba Corp 半導体装置およびその製造方法
JP5283833B2 (ja) * 2005-09-29 2013-09-04 株式会社東芝 半導体装置の製造方法
JP4762036B2 (ja) 2006-04-14 2011-08-31 株式会社東芝 半導体装置
KR100723437B1 (ko) * 2006-05-30 2007-05-30 삼성전자주식회사 반도체 플래시 메모리 소자 및 그 제조 방법
KR100757324B1 (ko) * 2006-10-10 2007-09-11 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
CN101399204B (zh) * 2007-09-30 2010-08-11 中芯国际集成电路制造(上海)有限公司 栅极结构、快闪存储器及其制作方法
JP2009267254A (ja) * 2008-04-28 2009-11-12 Toshiba Corp チャージトラップ型不揮発性半導体記憶装置およびその製造方法
CN102234232B (zh) * 2010-04-29 2013-04-24 遵义医学院附属医院 江西烯酮酯及其应用
CN105449003A (zh) * 2014-08-28 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN106601748A (zh) * 2015-10-14 2017-04-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US10269822B2 (en) * 2015-12-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate uniform tunneling dielectric of embedded flash memory cell
DE102019118692A1 (de) * 2019-07-10 2021-01-14 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0575135A (ja) 1991-08-16 1993-03-26 Rohm Co Ltd 半導体記憶装置
JPH06204494A (ja) 1993-01-07 1994-07-22 Fujitsu Ltd 絶縁膜の形成方法および半導体素子の製造方法
JPH0786438A (ja) 1993-09-09 1995-03-31 Mitsubishi Electric Corp 半導体記憶装置
JPH08130258A (ja) 1994-10-31 1996-05-21 Sony Corp 半導体不揮発性メモリ素子
JP3710880B2 (ja) 1996-06-28 2005-10-26 株式会社東芝 不揮発性半導体記憶装置
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US5885871A (en) 1997-07-31 1999-03-23 Stmicrolelectronics, Inc. Method of making EEPROM cell structure
JP3150093B2 (ja) 1997-11-21 2001-03-26 日本電気株式会社 不揮発性メモリ及びその製造方法
JPH11204788A (ja) * 1998-01-19 1999-07-30 Toshiba Corp 半導体装置およびその製造方法
JP3217333B2 (ja) 1998-10-01 2001-10-09 松下電器産業株式会社 Ｍｏｓ型ヘテロ構造、該構造を備えた半導体装置及びその製造方法
JP2000124430A (ja) 1998-10-20 2000-04-28 Toshiba Corp 不揮発性半導体記憶装置
JP4342621B2 (ja) * 1998-12-09 2009-10-14 株式会社東芝 不揮発性半導体記憶装置
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
JP4586219B2 (ja) * 1999-09-17 2010-11-24 ソニー株式会社 不揮発性半導体記憶装置の消去方法
JP2001148430A (ja) 1999-11-19 2001-05-29 Nec Corp 不揮発性半導体記憶装置
US6294430B1 (en) * 2000-01-31 2001-09-25 Advanced Micro Devices, Inc. Nitridization of the pre-ddi screen oxide
JP2002134634A (ja) 2000-10-25 2002-05-10 Nec Corp 半導体装置及びその製造方法
JP2002237575A (ja) * 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
KR100425666B1 (ko) * 2001-07-28 2004-04-03 삼성전자주식회사 반도체 장치에서 게이트 전극 형성방법 및 이를 이용한불휘발성 메모리 장치에서 셀 게이트 전극 형성 방법
US6448126B1 (en) * 2001-08-07 2002-09-10 Macronix International Co. Ltd. Method of forming an embedded memory
US6887758B2 (en) * 2002-10-09 2005-05-03 Freescale Semiconductor, Inc. Non-volatile memory device and method for forming
KR100481871B1 (ko) * 2002-12-20 2005-04-11 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법
US6767791B1 (en) * 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Structure and method for suppressing oxide encroachment in a floating gate memory cell
JP3964828B2 (ja) * 2003-05-26 2007-08-22 株式会社東芝 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100391001C (zh) * 2005-03-22 2008-05-28 旺宏电子股份有限公司 非易失性存储器及其制造方法
JP2007194483A (ja) * 2006-01-20 2007-08-02 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7897455B2 (en) 2006-01-20 2011-03-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN101179077B (zh) * 2006-11-06 2011-02-23 三星电子株式会社 非易失性存储器件及其制造方法

Also Published As

Publication number Publication date
KR100614163B1 (ko) 2006-08-25
US7081386B2 (en) 2006-07-25
US20080119021A1 (en) 2008-05-22
CN100470738C (zh) 2009-03-18
KR20040102343A (ko) 2004-12-04
TWI249185B (en) 2006-02-11
CN1574362A (zh) 2005-02-02
CN1277315C (zh) 2006-09-27
US20040256660A1 (en) 2004-12-23
US7612401B2 (en) 2009-11-03
US7541233B2 (en) 2009-06-02
US20060131641A1 (en) 2006-06-22
JP3845073B2 (ja) 2006-11-15
TW200426904A (en) 2004-12-01
CN1855394A (zh) 2006-11-01

Similar Documents

Publication Publication Date Title
US7541233B2 (en) Semiconductor device and method of manufacturing the same
KR100625142B1 (ko) 반도체 장치의 제조 방법
US7402499B2 (en) Semiconductor device and method of manufacturing the same
KR101076081B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP3699956B2 (ja) 半導体装置の製造方法
JP2005197643A (ja) フラッシュセメモリ素子の製造方法
JP2008192991A (ja) 半導体装置
JP2004281662A (ja) 半導体記憶装置及びその製造方法
JP4855958B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2004158626A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009170781A (ja) 不揮発性半導体記憶装置およびその製造方法
US7800160B2 (en) Semiconductor device with a nitride film between a pair of oxide films
JP2003031705A (ja) 半導体装置、半導体装置の製造方法
KR100670925B1 (ko) 반도체 장치 및 이의 제조 방법
JP2001057394A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009253259A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100829612B1 (ko) 박막 형성 방법 및 전하 트랩형 비휘발성 메모리 장치의제조 방법.
JP4564429B2 (ja) 半導体装置の製造方法
JP2008193107A (ja) 半導体装置の製造方法
JP4435116B2 (ja) 半導体装置
US20110143530A1 (en) Semiconductor memory device and method of manufacturing the same
KR20020095690A (ko) 플래쉬 메모리 소자의 제조방법
KR20090077278A (ko) 플래시 메모리 소자의 제조 방법
JP2006196580A (ja) 半導体装置およびその製造方法
KR20070050512A (ko) 비휘발성 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060407

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060608

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060815

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060817

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090825

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100825

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100825

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110825

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110825

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120825

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees