しかしながら、上記に示す製造方法では以下に示す課題を有している。
ゲート絶縁膜形成時には、半導体基板における素子分離絶縁膜(STI)と接する側壁部も酸化される。側壁部が酸化された場合、体積膨張するため半導体基板には圧縮応力が作用する。
特に高電圧MOSFETの場合、ゲート絶縁膜の膜厚は10nm〜20nmとなり低電圧MOSFETと比べ非常に厚膜となる。このため、半導体基板の側壁部には大きな圧縮応力が作用し、特にゲート長およびゲート幅が短い、すなわち活性領域の面積が小さい低電圧MOSFETの半導体基板内には、図17(b)に示した高電圧MOSFET用のゲート絶縁膜を形成した際に、高電圧MOSFETと比べ非常に大きな圧縮応力が作用し、結晶欠陥が発生する。
結晶欠陥が半導体基板とドレイン、ソース拡散層を横切った場合、結晶欠陥部がリークパスとなる。その結果、ソース・ドレイン間リークや接合リークが発生し、素子の性能劣化、歩留まりが低下するという問題が発生する。
以上に述べた問題は低電圧MOSFETを製造するプロセスに高電圧MOSFETを加えたために生じたものである。
図19には、低電圧MOSFETのみのプロセスと上記低電圧MOSFETと高電圧MOSFETが混載されたプロセスとのシリコン基板中の応力を比較した結果を示す。図19よりわかるように、高電圧MOSFETプロセスが混載されることで応力が増加している。
図20には、リーク歩留りを比較した結果を示す。高電圧MOSFETプロセスが混載されることで歩留りが低下する。
また、応力低減を目的とするのではないが、ゲート絶縁膜として、拡散炉を用いた熱酸化膜と化学気相成長による酸化膜からなる積層構造が提案されている(例えば、特開2000−58669参照)。この構成によって、ゲート絶縁膜を熱酸化のみで形成する場合に比べ熱酸化量を低減することでシリコン基板中の応力を低減することはできる。図21には、この構成による熱酸化量と応力の関係を示す。
しかしながら、上記の従来技術では熱酸化に拡散炉を用いており、拡散炉による熱酸化膜形成は短時間での温度制御が困難なため、薄膜化すると膜厚の制御が難しくなるという問題が発生する。
したがって、この発明の目的は、上記従来の問題を解決するものであって、ゲート絶縁膜の膜厚が互いに異なる高電圧MOSFETと低電圧MOSFETとが共存する半導体製造プロセスにおいて、結晶欠陥起因によるリークを低減することによって、素子の性能および歩留り向上を図ることができる半導体装置およびその製造方法を提供することである。
上記の課題を解決するため、本発明の半導体装置およびその製造方法は、高電圧MOSFETのゲート絶縁膜構造を急速熱酸化による薄膜の熱酸化膜と化学気相成長による酸化膜の積層構造として形成するものである。
具体的に、本発明の請求項1記載の半導体装置は、半導体基板に形成された埋め込み型素子分離絶縁膜に囲まれた複数の活性領域に、動作電圧が互いに異なりかつ互いに膜厚が異なるゲート絶縁膜を有する高電圧および低電圧MOSFETがそれぞれ形成された半導体装置であって、前記高電圧MOSFETのゲート絶縁膜は下層に熱酸化膜を有する積層絶縁膜であり、前記低電圧MOSFETのゲート絶縁膜は前記積層絶縁膜より薄い単層絶縁膜であり、前記積層絶縁膜の熱酸化膜は急速熱酸化法によって形成されている。
請求項2記載の半導体装置は、請求項1記載の半導体装置において、前記埋め込み型素子分離絶縁膜に囲まれた他の活性領域に不揮発性記憶素子が形成されている。
請求項3記載の半導体装置は、請求項2記載の半導体装置において、前記不揮発性記憶素子は、他の活性領域の半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された少なくとも酸化膜および窒化膜を含む積層構造の容量絶縁膜と、前記容量絶縁膜における窒化膜上に酸化膜を介して形成された制御ゲート電極とを備えた浮遊ゲート電極型不揮発性メモリである。
請求項4記載の半導体装置は、請求項2記載の半導体装置において、前記不揮発性記憶素子は、他の活性領域の半導体基板上に形成された酸化膜、窒化膜および酸化膜からなるONO膜と、前記ONO膜の上層となる酸化膜上に形成された制御ゲート電極とを備えたMONOS型不揮発性メモリである。
請求項5記載の半導体装置の製造方法は、半導体基板に埋め込み型素子分離絶縁膜を形成することによって、前記素子分離絶縁膜に囲まれた第1および第2の活性領域を形成する工程と、前記第1および第2の活性領域上に下層となる第1の熱酸化膜および化学的気相成長法による上層となる第1の酸化膜を形成する工程と、前記第2の活性領域上に形成された前記第1の熱酸化膜と第1の酸化膜を除去する工程と、前記第2の活性領域上に第2の熱酸化膜を形成して単層絶縁膜を形成するとともに、前記第1の活性領域上に前記第1の熱酸化膜および第1の酸化膜を含む積層絶縁膜を形成する工程と、前記積層絶縁膜および単層絶縁膜上にゲート電極となる導電膜を形成する工程とを含み、前記積層絶縁膜の膜厚を前記単層絶縁膜の膜厚よりも厚く形成し、前記第1の熱酸化膜は急速熱酸化法によって形成する。
請求項6記載の半導体装置の製造方法は、請求項5記載の半導体装置の製造方法において、前記第1および第2の活性領域上に前記第1の熱酸化膜を形成する前に、前記半導体基板の前記素子分離絶縁膜に囲まれた、浮遊ゲート電極型不揮発性メモリを形成する第3の活性領域を形成する工程と、前記第3の活性領域上にトンネル絶縁膜および浮遊ゲート電極を順次形成する工程と、前記浮遊ゲート電極上に少なくとも第2の酸化膜および窒化膜を含む積層構造の容量絶縁膜を形成する工程とをさらに含み、前記第1の熱酸化膜および第1の酸化膜を形成する工程において、前記第3の活性領域上の前記容量絶縁膜における窒化膜上にも第3の酸化膜を同時に形成し、前記第3の酸化膜上に制御ゲート電極となる導電膜を形成する。
請求項7記載の半導体装置の製造方法は、請求項5記載の半導体装置の製造方法において、前記第1および第2の活性領域上に第1の熱酸化膜を形成する前に、前記半導体基板の前記素子分離絶縁膜に囲まれた、MONOS型不揮発性メモリを形成する第3の活性領域を形成する工程と、前記第3の活性領域上に第2の酸化膜および窒化膜を順次形成する工程を含み、前記第1の熱酸化膜および第1の酸化膜を形成する工程において、前記第3の活性領域上の前記窒化膜上にも第3の酸化膜を同時に形成してONO膜とし、前記第3の酸化膜上に制御ゲート電極となる導電膜を形成する。
請求項8記載の半導体装置の製造方法は、請求項5,6または7記載の半導体装置の製造方法において、前記第1の熱酸化膜および第1の酸化膜を形成する工程では、下層となる前記第1の熱酸化膜を先に形成した後、上層となる前記第1の酸化膜を形成する。
請求項9記載の半導体装置の製造方法は、請求項5,6または7記載の半導体装置の製造方法において、前記第1の熱酸化膜および第1の酸化膜を形成する工程では、上層となる前記第1の酸化膜を先に形成した後、下層となる前記第1の熱酸化膜を形成する。
請求項10記載の半導体装置の製造方法は、請求項5,6,7,8または9記載の半導体装置の製造方法において、前記急速熱酸化は900〜1250℃で行い、前記半導体基板上での第1の熱酸化膜の膜厚が2〜4nmとする。
請求項11記載の半導体装置の製造方法は、請求項5,6,7,8,9または10記載の半導体装置の製造方法において、前記第1の熱酸化膜は水素と酸素をチャンバー内部で燃焼させる方式で形成する。
請求項12記載の半導体装置の製造方法は、請求項5,6,7,8,9,10,11記載の半導体装置の製造方法において、前記化学気相成長による酸化膜は温度700〜900℃でシラン又はジクロロシランを含む雰囲気ガス内で形成する。
本発明の請求項1記載の半導体装置によれば、高電圧MOSFETのゲート絶縁膜は下層に熱酸化膜を有する積層絶縁膜であり、低電圧MOSFETのゲート絶縁膜は積層絶縁膜より薄い単層絶縁膜であり、積層絶縁膜の熱酸化膜は急速熱酸化法によって形成されているため、熱酸化膜単層と比べ半導体基板における素子分離絶縁膜と接する側壁部の酸化は抑制され、体積膨張による半導体基板への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
請求項2では、請求項1記載の半導体装置において、埋め込み型素子分離絶縁膜に囲まれた他の活性領域に不揮発性記憶素子が形成されている構成で上記の効果が得られる。
請求項3では、不揮発性記憶素子は、他の活性領域の半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に形成された少なくとも酸化膜および窒化膜を含む積層構造の容量絶縁膜と、容量絶縁膜における窒化膜上に酸化膜を介して形成された制御ゲート電極とを備えた浮遊ゲート電極型不揮発性メモリであるので、高電圧MOSFETのゲート絶縁膜として積層絶縁膜を形成する工程において、浮遊ゲート電極型不揮発性メモリを形成する活性領域上の容量絶縁膜における窒化膜上にも積層絶縁膜を同時に形成して容量絶縁膜とすることができる。
請求項4では、不揮発性記憶素子は、他の活性領域の半導体基板上に形成された酸化膜、窒化膜および酸化膜からなるONO膜と、ONO膜の上層となる酸化膜上に形成された制御ゲート電極とを備えたMONOS型不揮発性メモリであるので、高電圧MOSFETのゲート絶縁膜として積層絶縁膜を形成する工程において、MONOS型不揮発性メモリを形成する活性領域上の窒化膜上にも積層絶縁膜を同時に形成してONO膜とすることができる。
本発明の請求項5記載の半導体装置の製造方法によれば、第1の活性領域上に下層となる第1の熱酸化膜および化学的気相成長法による上層となる第1の酸化膜を形成する工程と、第2の活性領域上に第2の熱酸化膜を形成して単層絶縁膜を形成するとともに、第1の活性領域上に第1の熱酸化膜および第1の酸化膜を含む積層絶縁膜を形成する工程と、積層絶縁膜および単層絶縁膜上にゲート電極となる導電膜を形成する工程とを含み、積層絶縁膜の膜厚を単層絶縁膜の膜厚よりも厚く形成し、第1の熱酸化膜は急速熱酸化法によって形成するので、高電圧MOSFETが形成される第1活性領域上の積層絶縁膜は、熱酸化膜単層と比べ半導体基板における素子分離絶縁膜と接する側壁部の酸化は抑制され、体積膨張による半導体基板への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
請求項6では、請求項5記載の半導体装置の製造方法の第1の熱酸化膜および第1の酸化膜を形成する工程において、浮遊ゲート電極型不揮発性メモリを形成する第3の活性領域上の容量絶縁膜における窒化膜上にも第3の酸化膜を同時に形成し、第3の酸化膜上に制御ゲート電極となる導電膜を形成することで工程数が少なくなる。
請求項7では、請求項5記載の半導体装置の製造方法の第1の熱酸化膜および第1の酸化膜を形成する工程において、MONOS型不揮発性メモリを形成する第3の活性領域上の窒化膜上にも第3の酸化膜を同時に形成してONO膜とし、第3の酸化膜上に制御ゲート電極となる導電膜を形成することで工程数が少なくなる。
請求項8,9では、請求項5,6または7記載の半導体装置の製造方法において、第1の熱酸化膜および第1の酸化膜を形成する工程では、下層となる第1の熱酸化膜を先に形成した後、上層となる第1の酸化膜を形成しても、上層となる前記第1の酸化膜を先に形成した後、下層となる前記第1の熱酸化膜を形成してもよい。
請求項10では、請求項5,6,7,8または9記載の半導体装置の製造方法において、急速熱酸化は900〜1250℃で行い、半導体基板上での第1の熱酸化膜の膜厚が2〜4nmとすることが好ましい。このようにすれば、より効果的に、熱酸化膜単層と比べ半導体基板における素子分離絶縁膜と接する側壁部の酸化は抑制され、体積膨張による半導体基板への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
請求項11では、請求項5,6,7,8,9または10記載の半導体装置の製造方法において、第1の熱酸化膜は水素と酸素をチャンバー内部で燃焼させる方式で形成することが好ましい。このようにすれば、良質な酸化膜を形成できるのでゲート絶縁膜の信頼性が向上する。
請求項12では、請求項5,6,7,8,9,10,11記載の半導体装置の製造方法において、化学気相成長による酸化膜は温度700〜900℃でシラン又はジクロロシランを含む雰囲気ガス内で形成することが好ましい。このようにすれば、緻密な酸化膜を形成することができ、ステップカバレッジも良好となる。
本発明の第1の実施形態を図1〜図4に基づいて説明する。
図1は本発明の第1の実施形態に係る半導体装置の高電圧MOSFETと低電圧MOSFETの断面構成を示している。なお、図1に示される領域は高電圧MOSFET領域1と低電圧MOSFET領域2とが混在した領域である。
まず、高電圧MOSFETについて説明する。例えば、p型シリコンからなる半導体基板11部に選択的に埋め込み型素子分離絶縁膜12(STI)が形成されている。また、素子分離絶縁膜12の相互間の半導体基板11上には、薄膜の熱酸化膜と化学気相成長による酸化膜からなる積層構造を有するゲート酸化膜13aを介して、n型多結晶シリコン膜からなるゲート電極14aが形成されている。また、半導体基板11の表面領域にはドレイン領域15a、ソース領域16aとなるn型の拡散層領域がそれぞれ形成されている。
次に、低電圧MOSFETについて説明する。p型シリコンからなる半導体基板11部に選択的に埋め込み型素子分離絶縁膜12(STI)が形成されている。また、素子分離絶縁膜12の相互間の半導体基板11上にはゲート酸化膜13bを介して、n型多結晶シリコン膜からなるゲート電極14bが形成されている。また、半導体基板11の表面領域にはドレイン領域15b、ソース領域16bとなるn型の拡散層領域がそれぞれ形成されている。
以下、前記のように構成された高電圧MOSFETと低電圧MOSFETとを含む半導体装置の製造方法について、図2および図3の工程順断面概略図に従って説明する。
ここでは、例えば、p型半導体領域を含む単結晶シリコンからなる半導体基板21を用いる。
まず、図2(a)に示すように、半導体基板21に素子分離絶縁膜22(STI)を形成し、高電圧MOSFET領域(第1の活性領域)1および低電圧MOSFET領域(第2の活性領域)2を形成する。
次に、図2(b)に示すように、公知の急速熱酸化法(RTO:Rapid Thermal Oxidation)により温度が900℃〜1250℃の酸素雰囲気で半導体基板21を熱酸化することにより、半導体基板21の主面上に膜厚が約2〜4nmの第1の酸化膜23を形成する。次いで、公知の減圧CVD法により温度が700℃〜900℃でシラン(SiH4)を含む雰囲気ガス内で、第2の酸化膜24を第1の酸化膜23上に約10nm〜30nm堆積して第1のゲート酸化膜25aを形成する。なお、第2の酸化膜24を形成する際には、ジクロロシラン(SiH2Cl2)を含む雰囲気ガス内で堆積してもよい。
次に、図2(c)に示すように、低電圧MOSFET領域2が開口するマスクパターン26を形成した後、フッ酸によるウェットエッチングにより低電圧MOSFET領域2に形成された第2の酸化膜24、第1の酸化膜23を順次除去する。
次に、図3(a)に示すように、低電圧MOSFET領域2が開口するマスクパターン26を除去し、公知のRTO法により温度が約900℃〜1250℃の酸素雰囲気または酸素と窒素の雰囲気で、低電圧MOSFET領域2で露出した半導体基板21を熱酸化することにより、膜厚が2〜4nmの第2のゲート酸化膜25bを形成する。次いで、公知の減圧CVD法により膜厚が約200nmのリン(P)が添加された第1の多結晶シリコン膜27を堆積後、公知のリソグラフィー技術によりゲート電極形成用マスクパターン28を形成する。
次に、図3(b)に示すように、公知の異方性ドライエッチング技術により、所定の多結晶シリコン膜27を除去し、ゲート電極29a,29bを形成する。次いで、ゲート電極形成用マスクパターン28を除去した後、ゲート電極29a,29bをマスクとして、砒素(As)イオンを注入してドレインおよびソースとなる拡散層領域30a,30bを形成する。
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
以上説明したように、第1の実施形態によると、図2(b)に示すように、高電圧MOSFETのゲート酸化膜25aは急速熱酸化による薄膜の第1の酸化膜23と化学気相成長による第2の酸化膜24からなる積層構造となる。
これより、高温での酸化時間が従来技術である熱酸化膜単層と比べて非常に短くなるため、半導体基板21における素子分離絶縁膜22(STI)と接する側壁部の酸化は抑制され、体積膨張による半導体基板21への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
図4に示すように、本発明の半導体装置の製造方法によれば、低電圧MOSFETプロセスと同レベルまで歩留りを向上させることができる。言い換えれば、低電圧MOSFETプロセスに高電圧MOSFETプロセスを混載させても、歩留りの低下は発生しない。
本発明の第2の実施形態を図5〜図7に基づいて説明する。
図5は本発明の第2の実施形態に係る半導体装置の高電圧MOSFETと低電圧MOSFETの断面構成を示している。図5において図1に示す構成要素と同一の構成要素には同一の符号を付けることにより説明を省略する。
以下、上記のように構成された高電圧MOSFETと低電圧MOSFETとを含む半導体装置の製造方法について、図6および図7の工程順断面概略図に従って説明する。なお、図6および図7において、第1の実施形態と同一の構成要素には同一の符号を付けている。
ここでは、例えば、p型半導体領域を含む単結晶シリコンからなる半導体基板21を用いる。
まず、図6(a)に示すように、半導体基板21に素子分離絶縁膜22(STI)を形成し、高電圧MOSFET領域1および低電圧MOSFET領域2を形成する。
次に、図6(b)に示すように、公知の減圧CVD法により温度が700℃〜900℃でシラン(SiH4)を含む雰囲気ガス内で、第2の酸化膜24を半導体基板21の主面上に約10nm〜30nm堆積する。なお、第2の酸化膜24を形成する際には、ジクロロシラン(SiH2Cl2)を含む雰囲気ガス内で堆積してもよい。
次に、図6(c)に示すように、公知のRTO法により温度が900℃〜1250℃の酸素雰囲気で半導体基板21を熱酸化することにより半導体基板21の主面上に膜厚が約2〜4nmの第1の酸化膜23を形成して第1のゲート酸化膜25aを形成する。
次に、図7(a)に示すように、低電圧MOSFET領域2が開口するマスクパターン26を形成した後、フッ酸によるウェットエッチングにより低電圧MOSFET領域2に形成された第2の酸化膜24、第1の酸化膜23を順次除去する。
次に、図7(b)に示すように、低電圧MOSFET領域2が開口するマスクパターン26を除去し、公知のRTO法により温度が約900℃〜1250℃の酸素雰囲気または酸素と窒素の雰囲気で、低電圧MOSFET領域2で露出した半導体基板21を熱酸化することにより、膜厚が2〜4nmの第2のゲート酸化膜25bを形成する。次いで、公知の減圧CVD法により膜厚が約200nmのリン(P)が添加された第1の多結晶シリコン膜27を堆積後、公知のリソグラフィー技術によりゲート電極形成用マスクパターン28を形成する。
次に、図7(c)に示すように、公知の異方性ドライエッチング技術により、所定の多結晶シリコン膜27を除去し、ゲート電極29a,29bを形成する。次いで、ゲート電極形成用マスクパターン28を除去した後、ゲート電極29a,29bをマスクとして、砒素(As)イオンを注入してドレインおよびソースとなる拡散層領域30a,30bを形成する。
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
以上説明したように、第2の実施形態によると、図6(c)に示すように高電圧MOSFETのゲート酸化膜25aは急速熱酸化による薄膜の第1の酸化膜23と化学気相成長による第2の酸化膜24からなる積層構造となる。
これより、高温での酸化時間が従来技術である熱酸化膜単層と比べて非常に短くなるため、半導体基板21における素子分離絶縁膜22(STI)と接する側壁部の酸化は抑制され、体積膨張による半導体基板21への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
本発明の第3の実施形態を図8〜図11に基づいて説明する。
図8は本発明の第3の実施形態に係る半導体装置の高電圧MOSFETと低電圧MOSFETおよび浮遊ゲート電極型不揮発性半導体記憶装置の一記憶素子の断面構成を示している。なお、図8に示される領域は、高電圧MOSFET領域1、低電圧MOSFET領域2および記憶素子領域3が混在した領域である。図8において図1に示す構成要素と同一の構成要素には同一の符号を付けることにより説明を省略する。ここでは、新たに追加された浮遊ゲート電極型不揮発性半導体記憶装置の一記憶素子(メモリセル)について説明する。
例えば、p型シリコン基板からなる半導体基板11部に選択的に素子分離絶縁膜12(STI)が形成されている。また、素子分離絶縁膜12の相互間の半導体基板11上にはトンネル酸化膜13cを介して、n型多結晶シリコン膜からなる浮遊ゲート電極17が形成されている。浮遊ゲート電極17上および素子分離絶縁膜12上には、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜(ONO膜)からなる積層構造の容量絶縁膜18を介して、ゲート幅方向に延在するように、n型多結晶シリコン膜からなる制御ゲート電極14cが形成されている。また、半導体基板11の表面領域にはドレイン・ソースとなるn型の拡散層領域が形成されている(図示せず)。
以下、上記のように構成された高電圧MOSFET、低電圧MOSFETおよび記憶素子を含む半導体装置の製造方法について、図9〜図11の工程順断面概略図に従って説明する。なお、図9〜図11において、第1の実施形態と同一の構成要素には同一の符号を付けている。
ここでは例えば、p型半導体領域を含む単結晶シリコンからなる半導体基板21を用いる。
まず、図9(a)に示すように、半導体基板21に素子分離絶縁膜22(STI)を形成し、高電圧MOSFET領域1、低電圧MOSFET領域2および記憶素子領域3を形成する。
次に、図9(b)に示すように、温度が約850℃〜950℃の酸素雰囲気で半導体基板21を熱酸化することにより、膜厚が9〜11nmのトンネル酸化膜25cを形成する。次いで公知のCVD法により膜厚が200nmのリン(P)が添加された第2の多結晶シリコン膜31を堆積した後、公知のフォトレジスト技術により、浮遊ゲート電極形成用マスクパターン32を形成する。
次に、図9(c)に示すように、公知の異方性エッチング技術により、記憶素子領域3における所定の第2の多結晶シリコン膜31を除去して浮遊ゲート電極33を形成する。次いで浮遊ゲート電極分離用マスクパターン32を除去し、公知のCVD法により膜厚が約5〜10nmの第1のシリコン酸化膜と膜厚が2〜7nmの第1のシリコン窒化膜とを順次堆積して、第1の積層絶縁膜34を形成する。次いで、公知のフォトレジスト技術により、記憶素子領域3を覆うマスクパターン35を形成する。
次に、図10(a)に示すように、公知の異方性ドライエッチングにより、高電圧MOSFET領域1および低電圧MOSFET領域2の第1の積層絶縁膜34、第2の多結晶シリコン膜31を順次除去する。次いで、記憶素子領域3を覆うマスクパターン35を除去した後、フッ酸によるウェットエッチングによりトンネル酸化膜25cを除去する。
次に、図10(b)に示すように、公知のRTO法により温度が900℃〜1250℃の酸素雰囲気で、半導体基板21を熱酸化することにより半導体基板21の高電圧MOSFET領域1および低電圧MOSFET領域2の主面上に膜厚が約2〜4nmの第1の酸化膜23を形成する。次いで、公知の減圧CVD法により温度が700℃〜900℃でシラン(SiH4)を含む雰囲気ガス内で第2の酸化膜24を全面に約10nm〜30nm堆積して第1のゲート酸化膜25aを形成する。このとき、記憶素子領域3における第1の積層絶縁膜34上にも第1の酸化膜23と第2の酸化膜24からなる第2の積層酸化膜36が形成され、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなる容量絶縁膜37が形成される。なお、第2の酸化膜24を形成する際には、ジクロロシラン(SiH2Cl2)を含む雰囲気ガス内で堆積してもよい。また、図10(b)では、第1の酸化膜23形成後、第2の酸化膜24を形成しているが、先に第2の酸化膜24を形成し、後で第1の酸化膜23を形成してもよい。
次に、図10(c)に示すように、低電圧MOSFET領域2が開口するマスクパターン26を形成した後、フッ酸によるウェットエッチングにより低電圧MOSFET領域2に形成された第2の酸化膜24、第1の酸化膜23を順次除去する。
次に、図11(a)に示すように、低電圧MOSFET領域2が開口するマスクパターン26を除去し、公知のRTO法により温度が約900℃〜1250℃の酸素雰囲気または酸素と窒素の雰囲気で、低電圧MOSFET領域2で露出した半導体基板21を熱酸化することにより、膜厚が2〜4nmの第2のゲート酸化膜25bを形成する。次いで、公知の減圧CVD法により膜厚が約200nmのリン(P)が添加された第1の多結晶シリコン膜27を堆積後、公知のリソグラフィー技術によりゲート電極形成用マスクパターン28を形成する。
次に、図11(b)に示すように、公知の異方性ドライエッチング技術により、所定の多結晶シリコン膜27を除去し、ゲート電極29a,29b、制御ゲート電極29cを形成する。次いで、ゲート電極形成用マスクパターン28を除去した後、ゲート電極29a,29bおよび制御ゲート電極29cをマスクとして、砒素(As)イオンを注入してドレインおよびソースとなる拡散層領域30a,30bを形成する。(記憶素子領域3は図示せず)
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
以上説明したように、第3の実施形態によると、図10(b)に示すように高電圧MOSFETのゲート酸化膜25aと記憶素子における第1の積層絶縁膜34上に形成される第2の積層酸化膜36を同時に形成することができる。そして、その構造は急速熱酸化による薄膜の第1の酸化膜23と化学気相成長による第2の酸化膜24からなる積層構造となる。
これより、浮遊ゲート電極型不揮発性半導体記憶装置と高電圧MOSFETおよび低電圧MOSFETを1チップに混載させるプロセスにおいても、高温での酸化時間が従来技術である熱酸化膜単層と比べて非常に短くなるため、半導体基板21における素子分離絶縁膜22(STI)と接する側壁部の酸化は抑制され、体積膨張による半導体基板21への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
本発明の第4の実施形態を図12〜図15に基づいて説明する。
図12は本発明の第4の実施形態に係る半導体装置の高電圧MOSFETと低電圧MOSFETおよびMONOSゲート電極型不揮発性半導体記憶装置の一記憶素子の断面構成を示している。なお、図12に示される領域は、高電圧MOSFET領域1、低電圧MOSFET領域2および記憶素子領域3が混在した領域である。図12において図1に示す構成要素と同一の構成要素には同一の符号を付けることにより説明を省略する。ここでは、新たに追加されたMONOSゲート電極型不揮発性半導体記憶装置の一記憶素子(メモリセル)について説明する。
例えば、p型シリコン基板からなる半導体基板11部に選択的に素子分離絶縁膜12(STI)が形成されている。また、素子分離絶縁膜12の相互間の半導体基板11上にはシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜(ONO膜)からなる積層構造のゲート絶縁膜13dを介して、ゲート幅方向に延在するように、n型多結晶シリコン膜からなる制御ゲート電極14cが形成されている。また、半導体基板11の表面領域にはドレイン・ソースとなるn型の拡散層領域が形成されている(図示せず)
以下、上記のように構成された高電圧MOSFET、低電圧MOSFETおよび記憶素子を含む半導体装置の製造方法について、図13〜図15の工程順断面概略図に従って説明する。なお、図13〜図15において、第1の実施形態と同一の構成要素には同一の符号を付けている。
ここでは例えば、p型半導体領域を含む単結晶シリコンからなる半導体基板21を用いる。
まず、図13(a)に示すように半導体基板21に素子分離絶縁膜22(STI)を形成し、高電圧MOSFET領域1、低電圧MOSFET領域2および記憶素子領域3を形成する。
次に、図13(b)に示すように、温度が800℃〜900℃の酸素雰囲気で半導体基板21を熱酸化することにより、記憶素子部3に膜厚が約4〜7nmの第3の酸化膜38を形成する。次いで、公知のCVD法により膜厚が約7nmの第2のシリコン窒化膜39、膜厚が約10nmの第2のシリコン酸化膜40を順次堆積する。なお、第2のシリコン酸化膜40は第2のシリコン窒化膜39を熱酸化して形成してもよい。次いで、記憶素子領域3を覆うマスクパターン35を形成する。
次に、図13(c)に示すように、フッ酸によるウェットエッチングにより、高電圧MOSFET領域1および低電圧MOSFET領域2における第2のシリコン酸化膜40を除去する。次いで、記憶素子領域3を覆うマスクパターン35を除去した後、記憶素子領域3における第2のシリコン酸化膜40をマスクとして、熱リン酸によるウェットエッチングにより、高電圧MOSFET領域1および低電圧MOSFET領域2における第2のシリコン窒化膜39を除去する。次いで、フッ酸によるウェットエッチングにより、高電圧MOSFET領域1および低電圧MOSFET領域2の第3の酸化膜38を除去する。このとき記憶素子領域3の第2のシリコン酸化膜40も除去される。
次に、図14(a)に示すように、公知のRTO法により温度が900℃〜1250℃の酸素雰囲気で、半導体基板21を熱酸化することにより半導体基板21の高電圧MOSFET領域1および低電圧MOSFET領域2の主面上に膜厚が約2〜4nmの第1の酸化膜23を形成する。次いで、公知の減圧CVD法により温度が700℃〜900℃でシラン(SiH4)を含む雰囲気ガス内で第2の酸化膜24を全面に約10nm〜30nm堆積して第1のゲート酸化膜25aを形成する。このとき、記憶素子領域3における第2のシリコン窒化膜39上にも第1の酸化膜23と第2の酸化膜24からなる第2の積層酸化膜36が形成される。また記憶素子領域3においては、第3の酸化膜38、第2のシリコン窒化膜39および第2の積層酸化膜36からなる積層ゲート絶縁膜25dが形成される。なお、第2の酸化膜24を形成する際には、ジクロロシラン(SiH2Cl2)を含む雰囲気ガス内で堆積してもよい。また、図14(a)では、第1の酸化膜23形成後、第2の酸化膜24を形成しているが、先に第2の酸化膜24を形成し、後で第1の酸化膜23を形成してもよい。
次に、図14(b)に示すように、低電圧MOSFET領域2が開口するマスクパターン26を形成した後、フッ酸によるウェットエッチングにより低電圧MOSFET領域2に形成された第2の酸化膜24、第1の酸化膜23を順次除去する。
次に、図15(a)に示すように、低電圧MOSFET領域2が開口するマスクパターン26を除去し、公知のRTO法により温度が約900℃〜1250℃の酸素雰囲気または酸素と窒素の雰囲気で、低電圧MOSFET領域2で露出した半導体基板21を熱酸化することにより、膜厚が2〜4nmの第2のゲート酸化膜25bを形成する。次いで、公知の減圧CVD法により膜厚が約200nmのリン(P)が添加された第1の多結晶シリコン膜27を堆積後、公知のリソグラフィー技術によりゲート電極形成用マスクパターン28を形成する。
次に、図15(b)に示すように、公知の異方性ドライエッチング技術により、所定の多結晶シリコン膜27を除去し、ゲート電極29a,29b、制御ゲート電極29cを形成する。次いで、ゲート電極形成用マスクパターン28を除去した後、ゲート電極29a、29bおよび制御ゲート電極29cをマスクとして、砒素(As)イオンを注入してドレインおよびソースとなる拡散層領域30a,30bを形成する。(記憶素子領域3は図示せず)
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
以上説明したように、第4の実施形態によると、図14(a)に示すように高電圧MOSFETのゲート酸化膜25aと記憶素子における第2のシリコン窒化膜39上に形成される第2の積層酸化膜36を同時に形成することができる。そして、その構造は急速熱酸化による薄膜の第1の酸化膜23と化学気相成長による第2の酸化膜24からなる積層構造となる。
これより、MONOSゲート電極型不揮発性半導体記憶装置と高電圧MOSFETおよび低電圧MOSFETを1チップに混載させるプロセスにおいても、高温での酸化時間が従来技術である熱酸化膜単層と比べて非常に短くなるため、半導体基板21における素子分離絶縁膜22(STI)と接する側壁部の酸化は抑制され、体積膨張による半導体基板21への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
なお、上記した本発明の第1乃至第4の実施形態においては、高電圧MOSFETおよび低電圧MOSFETのゲート絶縁膜として、急速熱酸化による酸化膜および化学気相成長による酸化膜を使用する場合について説明したが、ゲート絶縁膜としてはこれに限定されるものではなく、例えば急速熱酸化による酸窒化膜、急速熱窒化による窒化膜、化学気相成長による酸窒化膜、化学気相成長による窒化膜などを適用することも可能である。