JP2005197643A - フラッシュセメモリ素子の製造方法 - Google Patents
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Abstract
【解決手段】フローティングゲート用シリコン層を形成し誘電体膜を形成する前に、シリコン層の全体表面に酸化防止膜を形成する。
【選択図】図5
Description
102 スクリーン酸化膜
103 トンネル酸化膜
104 第1シリコン層
105 パッド窒化膜
106 トレンチ
106a トレンチの上部及び底面のエッジ
107 ライナー酸化膜
108 絶縁物質
109 素子分離膜
110a ドーフトシリコン層
110b アンドーフトシリコン層
110 第2シリコン層
111 開口部
112 酸化防止膜
113 誘電体膜
114 第3シリコン層
115 シリサイド層
116 コントロールゲート
117 フローティングゲート
Claims (18)
- フローティングゲート用シリコン層を形成し誘電体膜を形成する前に、シリコン層の全体表面に酸化防止膜を形成するフラッシュメモリ素子の製造方法。
- 前記シリコン層の下部はドーフトシリコン層で形成され、シリコン層の上部はアンドーフトシリコン層で形成される請求項1記載のフラッシュメモリ素子の製造方法。
- 半導体基板の素子分離領域が露出するトンネル酸化膜、第1シリコン層及びパッド窒化膜を積層構造で形成する段階と、
前記素子分離領域にトレンチを形成する段階と、
全体上部に絶縁物質層を形成した後、前記パッド窒化膜上の絶縁物質層を除去して前記トレンチに素子分離膜を形成する段階と、
前記パッド窒化膜を除去する段階と、
全体上部に、下部はドーフトシリコン層からなり上部はアンドーフトシリコン層からなる第2シリコン層を形成する段階と、
前記素子分離膜の中央部分を露出させ、縁部が前記素子分離膜と重畳するように第2シリコン層をパターニングする段階と、
前記第2シリコン層の全体表面に酸化防止膜を形成する段階と、
前記第2シリコン層を含んだ全体上部に誘電体膜、第3シリコン層及びシリサイド層を順次形成する段階と、
コントロールゲートマスクを用いたエッチング工程で前記シリサイド層及び前記第2シリコン層をパターニングしてコントロールゲートを形成した後、自己整列工程で前記第1及び前記第2シリコン層をパターニングしてフローティングゲートを形成する段階とを含むフラッシュメモリ素子の製造方法。 - 前記第1シリコン層がアンドーフト非晶質シリコン層又はポリシリコン層で形成される請求項1記載のフラッシュメモリ素子の製造方法。
- 前記第1シリコン層がSiH4をソースガスとして形成され、450℃〜600℃の温度と0.1Torr〜3Torrの低圧条件でLPCVD法によって形成される請求項3または4記載のフラッシュメモリ素子の製造方法。
- 前記トレンチを形成した後、前記絶縁物質層を形成する前に、
水素アニーリングによって前記トレンチの上部及び底面のエッジを丸く形成する段階と、
洗浄工程によって、前記トレンチの側壁及び底面に形成された自然酸化膜を除去しながら前記トンネル酸化膜の露出した側面を目標量だけ除去してチャンネル幅を調節する段階と、
前記トンネル酸化膜の露出した側面を保護するために、全体上部にHTO薄膜からなるライナー酸化膜を形成する段階とをさらに含む請求項1記載のフラッシュメモリ素子の製造方法。 - 前記水素アニーリングが600℃〜1050℃の温度と50Torr〜380Torrの低圧で急速熱処理方式によって行われ、100sccm〜2000sccmの水素が供給される請求項5記載のフラッシュメモリ素子の製造方法。
- 前記ドーフトシリコン層が、480℃〜620℃の温度と0.1〜3Torrの圧力条件でSiH4及びSi2H6のいずれか一方とPH3ガスを用いたLPCVD法で形成される請求項1または3記載のフラッシュメモリ素子の製造方法。
- 前記アンドーフトシリコン層がSiH4及びSi2H6のいずれか一方で形成され、510℃〜550℃の温度と0.1Torr〜3torrの圧力条件でLPCVDによって形成される請求項1または3記載のフラッシュメモリ素子の製造方法。
- 前記アンドーフトシリコン層は、前記ドーフトシリコン層の形成時に前記ドーフトシリコン層が目標の厚さだけ形成されると、同一のチャンバ内で真空の破壊なく不純物ドーピングのための添加ガスの供給だけを遮断するインシチュー方式で形成される請求項1または3記載のフラッシュメモリ素子の製造方法。
- 前記ドーフトシリコン層が前記アンドーフトシリコン層より4倍〜9倍厚く形成される請求項1または3記載のフラッシュメモリ素子の製造方法。
- 前記第2シリコン層をパターニングする段階は、
全体上部にキャッピング窒化膜を順次形成する段階と、
前記素子分離膜上の前記第2シリコン層が露出するように、前記キャッピング窒化膜をパターニングする段階と、
露出した前記第2シリコン層上の前記キャッピング窒化膜の側壁にスペーサ窒化膜を形成する段階と、
露出した領域の前記第2シリコン層を除去する段階と、
前記スペーサ窒化膜及び前記キャッピング窒化膜を除去する段階とを含む請求項1記載のフラッシュメモリ素子の製造方法。 - 前記酸化防止膜が窒化物系列の物質で形成される請求項1または3記載のフラッシュメモリ素子の製造方法。
- 前記酸化防止膜が前記第2シリコン層の表面を窒化処理する方式で形成される請求項1または3記載のフラッシュメモリ素子の製造方法。
- 前記窒化処理は、前記第2シリコン層を形成した後、インシチュー又はエクスシチューでNH3雰囲気またはN2/H2雰囲気且つ200℃〜500℃で1分〜10分間プラズマを用いて前記第2シリコン層の表面を窒化させる請求項14記載のフラッシュメモリ素子の製造方法。
- 前記窒化処理が、急速熱工程を用いてNH3雰囲気且つ700℃〜900℃でアニーリングを行う方式で行われる請求項14記載のフラッシュメモリ素子の製造方法。
- 前記窒化処理がNH3雰囲気の電気炉で550℃〜800℃で行われる請求項14記載のフラッシュメモリ素子の製造方法。
- 前記誘電体膜を形成するために前記半導体基板をボートにロードする際、ボートローディング温度が常温〜300℃である請求項1または3記載のフラッシュメモリ素子の製造方法。
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