KR101098113B1 - 반도체 소자의 형성방법 - Google Patents
반도체 소자의 형성방법 Download PDFInfo
- Publication number
- KR101098113B1 KR101098113B1 KR1020100065354A KR20100065354A KR101098113B1 KR 101098113 B1 KR101098113 B1 KR 101098113B1 KR 1020100065354 A KR1020100065354 A KR 1020100065354A KR 20100065354 A KR20100065354 A KR 20100065354A KR 101098113 B1 KR101098113 B1 KR 101098113B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- polysilicon
- layer
- insulating film
- pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 143
- 229920005591 polysilicon Polymers 0.000 claims abstract description 143
- 239000012535 impurity Substances 0.000 claims abstract description 74
- 238000000034 method Methods 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000000137 annealing Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000007943 implant Substances 0.000 claims abstract description 5
- 230000000903 blocking effect Effects 0.000 claims abstract description 3
- 238000002955 isolation Methods 0.000 claims description 50
- 239000012212 insulator Substances 0.000 claims description 11
- 229920001709 polysilazane Polymers 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 4
- 238000010884 ion-beam technique Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 62
- 238000009792 diffusion process Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 실시 예에 따른 반도체 소자의 형성방법은 반도체 기판 상에 절연막 및 언도프트 폴리 실리콘막을 적층하는 단계와, 상기 언도프트 폴리 실리콘막 및 상기 절연막의 일부를 제거하여 상기 반도체 기판을 노출시키는 단계와, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 소자 분리막을 형성하는 단계, 및 상기 언도프트 폴리 실리콘막에 불순물을 주입하여 도프트 폴리 실리콘막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 형성방법에 관한 것으로 특히, 폴리 실리콘막에 포함되는 불순물의 농도를 증가시키더라도 폴리 실리콘막 하부의 절연막으로 불순물이 쌓이는 문제를 개선할 수 있는 반도체 소자의 형성방법에 관한 것이다.
일반적으로 반도체 소자의 게이트 전극으로서 폴리 실리콘막이 주로 이용된다. 예를 들어, 반도체 소자 중 고집적화에 유리한 구조를 가진 낸드 플래시 메모리 소자의 경우, 폴리 실리콘막을 이용하여 전자가 주입되거나 방출되는 플로팅 게이트를 형성할 수 있다.
도 1a 및 도 1b는 폴리 실리콘막으로 이루어진 게이트 전극을 포함하는 종래 반도체 소자의 형성방법을 설명하기 위한 단면도들이다. 특히, 도 1a 및 도 1b는 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법 일부를 설명하기 위한 단면도들이다.
도 1a를 참조하면, 먼저 반도체 기판(1) 상에 절연막(3), 제1 폴리 실리콘막(5) 및 제2 폴리 실리콘막(7)을 형성한다.
절연막(3)은 반도체 기판(1) 상에 형성될 플로팅 게이트와 같은 게이트 전극과 반도체 기판(1) 사이를 절연시키기 위한 것이다. 특히 절연막(3)은 낸드 플래시 메모리 소자의 전하를 저장하거나 방출하는 플로팅 게이트 하부에서 전자가 통과하는 터널 절연막으로서 이용된다.
제1 폴리 실리콘막(5) 및 제2 폴리 실리콘막(7)은 플로팅 게이트와 같은 게이트 전극용으로 이용되는 도전막이다. 이 때, 절연막(3)에 접하는 제1 폴리 실리콘막(5)은 제2 폴리 실리콘막(7)보다 작은 나노 사이즈의 그레인(grain)으로 구성된다. 또한, 제1 폴리 실리콘막(5)은 불순물(9)을 포함하지 않는 언도프트 폴리 실리콘막으로 형성한다. 제2 폴리 실리콘막(7)은 게이트 전극의 낮은 저항값 구현을 위해 불순물(9)을 포함하는 도프트 폴리 실리콘으로 형성한다.
도 1b를 참조하면, 하드 마스크 패턴(미도시)을 제2 폴리 실리콘막(7) 상에 형성한 후, 하드 마스크 패턴을 식각 마스크로 이용하여 제2 폴리 실리콘막(7) 및 제1 폴리 실리콘막(5)을 식각하여 플로팅 게이트용 폴리 실리콘 패턴(P)을 형성한다. 이 때 사용되는 하드 마스크 패턴을 식각 마스크로 이용하여 절연막(3) 및 반도체 기판(1)의 소자 분리 영역을 식각하여 반도체 기판(1)의 소자 분리 영역에 트렌치(11)를 형성할 수 있다. 후속 공정에서 트렌치(11) 내에는 소자 분리 절연막(13)이 형성된다. 이러한 소자 분리 절연막(13)에 의해 반도체 기판(1)의 활성 영역이 정의된다. 폴리 실리콘 패턴(P)은 후속 공정에서 활성 영역 상부에서 다수로 분리되도록 패터닝될 수 있다.
상술한 바와 같은 공정으로 형성되는 폴리 실리콘 패턴(P)은 반도체 소자의 고집적화를 위해 그 면적이 줄어들고 있다. 이와 같이 폴리 실리콘 패턴(P)의 면적이 급속하게 감소함에 따라, 폴리 실리콘 패턴(P) 내의 불순물(9)이 불충분하여 발생하는 폴리 디플리션(Poly Depletion) 현상이 심화된다. 폴리 디플리션 현상이 심화되는 경우 반도체 소자의 동작에 오류가 발생하므로 폴리 디플리션 현상의 개선이 요구된다.
폴리 디플리션 현상을 개선하기 위해 불순물(9)을 포함하는 제2 폴리 실리콘막(7)을 형성할 때 제2 폴리 실리콘막(7) 내부의 불순물(9)의 농도를 증가시키는 방안이 있다. 이와 같이 제2 폴리 실리콘막(7)을 형성할 때 제2 폴리 실리콘막(7) 내부의 불순물(9)의 농도를 증가시키는 경우 후속 공정시 발생하는 열에 의해 제2 폴리 실리콘막(7) 내부의 불순물(9)이 확산되어 터널 절연막으로 이용되는 절연막(3) 근처에 쌓이게 되는 문제가 발생할 수 있다. 터널 절연막으로 이용되는 절연막(3) 주위로 불순물(9)이 쌓이게 되면, 절연막(3)의 특성 열화 및 반도체 소자의 동작 오류를 유발하여 반도체 소자의 신뢰성을 저하시키므로 문제가 된다.
본 발명은 폴리 실리콘막에 포함되는 불순물의 농도를 증가시키더라도 폴리 실리콘막 하부의 절연막으로 불순물이 쌓이는 문제를 개선할 수 있는 반도체 소자의 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 형성방법은 반도체 기판 상에 절연막 및 언도프트 폴리 실리콘막을 적층하는 단계와, 상기 언도프트 폴리 실리콘막 및 상기 절연막의 일부를 제거하여 상기 반도체 기판을 노출시키는 단계와, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 소자 분리막을 형성하는 단계, 및 상기 언도프트 폴리 실리콘막에 불순물을 주입하여 도프트 폴리 실리콘막을 형성하는 단계를 포함한다.
상기 소자 분리막은 상기 트렌치를 소자 분리막용 절연물로 채우는 단계, 및 어닐링(annealing) 공정으로 상기 소자 분리막용 절연물을 경화시키는 단계를 실시하여 형성한다. 상기 소자 분리막용 절연물로 PSZ(polysilazane)를 이용할 수 있다. 상기 어닐링 공정 이 후 상기 반도체 기판에 가해지는 온도는 상기 어닐링 공정의 온도보다 낮은 것이 바람직하다.
상기 언도프트 폴리 실리콘막은 상기 절연막 상에 제1 그레인으로 이루어진 제1 언도프트 폴리 실리콘막을 형성하는 단계, 및 상기 제1 언도프트 폴리 실리콘막 상에 제1 그레인보다 큰 제2 그레인으로 이루어진 제2 언도프트 폴리 실리콘막을 형성하는 단계를 실시하여 형성한다. 상기 제2 언도프트 폴리 실리콘막에 상기 불순물이 주입되어 상기 도프트 폴리 실리콘막이 형성된다.
상기 불순물은 3가 또는 5가이다. 상기 불순물 주입은 이온 빔 임플란트 또는 플라즈마 이온 도핑 방법을 사용한다.
상기 도프트 폴리 실리콘막은 상기 소자 분리막을 차단하고 상기 잔여하는 언도프트 폴리 실리콘막을 개구시키는 희생막을 형성하는 단계, 상기 희생막을 이온 주입 마스크로 이용하여 상기 불순물을 주입하는 단계, 및 상기 희생막을 제거하는 단계를 실시하여 형성할 수 있다.
상기 불순물은 상기 언도프트 폴리 실리콘막 상부에 제한되어 주입된다.
상기 언도프트 폴리 실리콘막 및 상기 도프트 폴리 실리콘막은 낸드 플래시 메모리 소자의 플로팅 게이트로 이용될 수 있다.
본 발명은 고온의 어닐링 공정을 요구하는 소자 분리막 형성 후, 폴리 실리콘 패턴에 불순물을 주입한다. 이에 따라, 본 발명은 소자 분리막을 형성하기 위한 고온의 어닐링 공정에 의해 폴리 실리콘 패턴 내부의 불순물이 폴리 실리콘 패턴 하부의 절연막으로 확산되는 현상을 원천적으로 차단할 수 있다. 그 결과, 폴리 실리콘 패턴에 포함된 불순물의 농도를 높이더라도 불순물이 폴리 실리콘 패턴으로부터 그 하부의 절연막 쪽으로 확산되어 폴리 실리콘 패턴 하부의 절연막에 불순물이 쌓이는 현상을 개선할 수 있다.
본 발명은 폴리 실리콘 패턴 하부의 절연막에 불순물이 쌓이는 현상을 개선함으로써, 불순물로 인한 절연막의 특성 열화를 줄일 수 있으므로 반도체 소자의 신뢰성을 개선할 수 있다.
또한 본 발명은 새로운 장비의 개발에 투자하지 않고 폴리 실리콘 패턴 하부의 절연막에 불순물이 쌓이는 현상을 개선할 수 있으므로 제조 단가를 절감할 수 있다.
도 1a 및 도 1b는 폴리 실리콘막으로 이루어진 게이트 전극을 포함하는 종래 반도체 소자의 형성방법을 설명하기 위한 단면도들.
도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들.
도 3a 및 도 3b는 본 발명의 제2 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들.
도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들.
도 3a 및 도 3b는 본 발명의 제2 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다. 특히, 도 2a 내지 도 2c는 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법 일부를 설명하기 위한 단면도들이다.
도 2a를 참조하면, 먼저 소자 분리 영역을 포함하는 반도체 기판(101) 상에 절연막(103), 언도프트 폴리 실리콘막(105 및 107)을 적층한다.
절연막(103)은 반도체 기판(101) 상에 형성될 플로팅 게이트와 같은 게이트 전극과 반도체 기판(101) 사이를 절연시키기 위한 것이다. 특히 절연막(103)은 낸드 플래시 메모리 소자의 전하를 저장하거나 방출하는 플로팅 게이트 하부에서 전자가 통과하는 터널 절연막으로서 이용된다. 이러한 절연막(103)은 산화막을 증착하여 형성하거나, 반도체 기판(101)을 산화시켜 형성할 수 있으며, 실리콘 산화막(SiO2)으로 형성할 수 있다.
언도프트 폴리 실리콘막(105 및 107)은 플로팅 게이트와 같은 게이트 전극용으로 이용되는 도전막이다. 이러한 언도프트 폴리 실리콘막(105 및 107)은 단일막으로 형성될 수 있으나, 도면에 도시된 바와 같이 제1 언도프트 폴리 실리콘막(105) 및 제2 언도프트 폴리 실리콘막(107)의 적층 구조로 형성되는 것이 더 바람직하다. 이 때, 절연막(103)에 접하는 제1 언도프트 폴리 실리콘막(105)은 제1 그레인으로 이루어되며, 제1 언도프트 폴리 실리콘막(105) 상부의 제2 언도프트 폴리 실리콘막(107)은 제1 그레인보다 큰 제2 그레인으로 이루어진다.
상술한 바와 같이 제1 그레인의 크기를 제2 그레인보다 작게 나노 스케일로 형성함으로써, 단위 면적당 제1 언도프트 폴리 실리콘막(105)의 제1 그레인의 경계가 균일화될 수 있다. 이로 인하여 제1 언도프트 폴리 실리콘막(105)의 패터닝 후 셀 별로 그레인 경계를 균일화할 수 있어서 반도체 소자의 셀 별 특성을 균일화할 수 있다.
도 2b를 참조하면, 반도체 기판(101)의 소자 분리 영역 상부에 형성된 언도프트 폴리 실리콘막이 제거되도록 제2 언도프트 폴리 실리콘막(107) 및 제1 언도프트 폴리 실리콘막(105)을 포함하는 언도프트 폴리 실리콘막의 일부를 식각한다. 이로써, 반도체 기판(101)의 소자 분리 영역 상에 형성된 절연막(103)이 노출되고, 소자 분리 영역에 의해 구분되는 반도체 기판(101)의 활성 영역 상에 플로팅 게이트 등과 같이 게이트 전극으로 이용될 폴리 실리콘 패턴(P1)이 형성된다.
이 후, 노출된 절연막(103)을 식각하여 반도체 기판(101)의 소자 분리 영역을 노출시키고, 노출된 반도체 기판(101)의 소자 분리 영역을 식각하여 반도체 기판(101)에 트렌치(111)를 형성한다. 제2 언도프트 폴리 실리콘막(107), 제1 언도프트 폴리 실리콘막(105), 절연막(103) 및 반도체 기판(101)의 소자 분리 영역은 제2 언도프트 폴리 실리콘막(107) 상에 하드 마스크 패턴(미도시)을 형성한 후 하드 마스크 패턴을 식각 마스크로 이용하여 식각한다.
트렌치(111) 형성 후, 트렌치(111)가 채워지도록 제2 언도프트 폴리 실리콘막(107)의 상면보다 높은 높이(더욱 바람직하게는 하드 마스크 패턴의 상면보다 높은 높이)로 소자 분리막용 절연막을 형성한다. 이 때, 트렌치(111)의 종횡비가 감소되더라도 갭-필이 용이하도록 유동성이 있는 절연물로 트렌치(111)를 매립한 후 어닐링(annealing) 공정으로 절연물을 경화시킴으로써 소자 분리막용 절연막을 형성할 수 있다. 예를 들어, 유동성이 있는 PSZ(polysilazane) 등을 이용하여 트렌치(111)를 매립하고 900℃의 온도로 1시간 동안 어닐링 공정을 실시하여 유동성이 있는 절연막을 경화시킴으로써 소자 분리막용 절연막을 형성할 수 있다.
이 후, 소자 분리막용 절연막이 소자 분리 영역에 의해 구분되는 반도체 기판(101)의 활성 영역 상에서 제거될 수 있도록 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정 등으로 평탄화 공정을 실시한다. 예를 들어, 소자 분리막용 절연막의 평탄화 공정은 하드 마스크 패턴의 상부가 노출되는 시점까지 실시되어 반도체 기판(101)의 활성 영역 상에서 제거될 수 있다. 이어서, 식각 공정으로 소자 분리막용 절연막의 높이를 제2 언도프트 폴리 실리콘막(107)의 상면보다 낮되 절연막(103)의 상면보다 높도록 조절하여 소자 분리막(113)을 형성한다.
소자 분리막(113)의 높이를 제2 언도프트 폴리 실리콘막(107)의 상면보다 낮되 절연막(103)의 상면보다 높게 제어하는 것은 후속 공정에서 형성될 낸드 플래시 메모리 소자의 플로팅 게이트와 컨트롤 게이트의 대면 면적을 증가시켜 커플링 비를 개선하기 위함이다. 소자 분리막(113) 형성 후, 잔여하는 하드 마스크 패턴을 제거할 수 있다.
상술한 소자 분리막용 절연막을 경화시키기 위한 어닐링 공정시 온도는 후속 공정에서 반도체 기판(101)에 가해지는 온도보다 높다. 따라서, 소자 분리막용 절연막을 경화시키는 어닐링 공정은 불순물의 확산에 큰 영향을 준다. 본 발명에서는 소자 분리막용 절연막을 경화시키기 위한 어닐링 공정시 폴리 실리콘 패턴(P1)에 불순물이 주입되지 않은 상태이므로 폴리 실리콘 패턴(P1) 내부의 불순물이 절연막(103) 쪽에 쌓이게 되는 현상을 원천적으로 차단할 수 있다.
도 2c를 참조하면, 소자 분리막(113) 형성 후 게이트 전극의 낮은 저항값 구현을 위해 노출된 폴리 실리콘 패턴(P1)을 타겟으로 불순물(119)을 주입한다. 이 때, 절연막(103)으로의 불순물 확산이 최소화될 수 있도록 불순물(119)은 제2 언도프트 폴리 실리콘막에 제한되어 주입되는 것이 바람직하다. 그 결과, 제2 언도프트 폴리 실리콘막이 불순물(119)을 포함하는 도프트 폴리 실리콘막(107a)으로 변하게 된다. 이로써 폴리 실리콘 패턴(P1)은 제1 언도프트 폴리 실리콘막(105) 및 도프트 폴리 실리콘막(107a)이 적층된 구조로 형성된다.
불순물(119)은 인(phosphorus)과 같은 5가 불순물 또는 보른(Boron)과 같은 3가 불순물일 수 있다.
불순물(119)은 이온 빔 임플란트 또는 플라즈마 이온 도핑 방법에 의해 폴리 실리콘 패턴(P1)에 주입될 수 있다. 이온 빔 임플란트 방법은 이온화된 불순물을 특정한 에너지로 가속시켜 타겟에 불순물을 주입하는 것이다. 플라즈마 이온 도핑 방법은 원자들을 플라즈마 상태로 이온화하여 도핑하는 것이다.
상술한 바와 같이 불순물(119)을 포함하는 폴리 실리콘 패턴(P1)을 형성한 후, 공지된 후속 공정을 실시한다. 예를 들어, 불순물(119)을 포함하는 폴리 실리콘 패턴(P1) 및 소자 분리막(113)의 표면에 산화막/질화막/산화막을 적층하여 유전체막을 형성한 후, 유전체막의 상부에 컨트롤 게이트용 도전막을 형성할 수 있다. 이 후, 컨트롤 게이트용 도전막, 유전체막, 폴리 실리콘 패턴(P1)을 패터닝하여 낸드 플래시 메모리 소자의 적층형 게이트 패턴을 형성한다. 이어서, 적층형 게이트 패턴을 마스크로 게이트 패턴 양측의 반도체 기판(101)에 불순물을 주입하여 낸드 플래시 메모리 소자의 접합 영역을 형성한 후 접합 영역에 주입된 불순물의 확산 및 활성화를 위한 어닐링 공정을 더 실시할 수 있다. 여기서, 접합 영역에 주입된 불순물의 확산 및 활성화를 위한 어닐링 공정은 소자 분리막용 절연막을 경화시키기 위한 어닐링 공정의 온도보다 낮은 840℃로 실시되며 90분동안 실시될 수 있다. 따라서, 접합 영역에 주입된 불순물의 확산 및 활성화를 위한 어닐링 공정은 소자 분리막용 절연막을 경화시키기 위한 어닐링 공정에 비해 폴리 실리콘 패턴(P1)의 불순물(119)에 가하는 영향력이 약하다. 이러한 접합 영역 형성 후, 층간 절연막 형성 등의 후속 공정을 실시한다. 또한, 접합 영역에 주입된 불순물은 별도의 어닐링 공정을 더 실시하지 않더라도, 불순물 주입 후 실시되는 후속 어닐링 공정을 통해 확산되거나, 활성화될 수 있다. 그리고, 폴리 실리콘 패턴(P1)에 주입된 불순물은 후속 공정에서 가해지는 열 또는 별도의 어닐링 공정을 통해 폴리 실리콘 패턴(P1) 내에서 확산되거나 활성화될 수 있다.
이와 같이 본 발명의 제1 실시 예에서는 소자 분리 절연막으로 이용되는 절연물을 고온으로 경화시킨 이 후, 폴리 실리콘 패턴에 불순물을 포함시킨다. 이에 따라, 본 발명의 제1 실시 예에서는 폴리 실리콘 패턴 내부의 불순물이 폴리 실리콘 패턴 하부의 절연막으로 확산되는 현상을 개선할 수 있다. 그 결과, 폴리 실리콘 패턴에 포함된 불순물의 농도를 높이더라도 폴리 실리콘 패턴으로부터 그 하부의 절연막 쪽으로 불순물이 확산되어 폴리 실리콘 패턴 하부의 절연막에 불순물이 쌓이는 현상을 개선할 수 있다.
도 3a 및 도 3b는 본 발명의 제2 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다. 특히, 도 3a 및 도 3b는 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법 일부를 설명하기 위한 단면도들이다.
도 3a를 참조하면, 본 발명의 제2 실시 예에서는 도 2a 내지 도 2c에서 상술한 본 발명의 제1 실시 예에서와 동일하게 소자 분리 영역을 포함하는 반도체 기판(201) 상에 절연막(203), 제1 언도프트 폴리 실리콘막(205) 및 제2 언도프트 폴리 실리콘막을 적층하고, 제2 언도프트 폴리 실리콘막 및 제1 언도프트 폴리 실리콘막(205) 식각하여 폴리 실리콘 패턴(P2)을 형성한다. 또한, 본 발명의 제2 실시 예에서는 본 발명의 제1 실시 예에서와 동일하게 절연막(203) 및 반도체 기판(201)을 식각하여 트렌치(213)를 형성하고, 트렌치를 절연물로 채운 후 절연물을 경화시켜 절연물의 높이를 조절하여 소자 분리막(213)을 형성한다. 이 후, 본 발명의 제2 실시 예에서는 본 발명의 제1 실시 예에서와 동일하게 제2 언도프트 폴리 실리콘막에 한하여 불순물(219)을 주입하여 제1 언도프트 폴리 실리콘막(205) 및 도프트 폴리 실리콘막(207a)이 적층된 구조의 폴리 실리콘 패턴(P2)을 형성한다.
단, 본 발명의 제2 실시 예에서는 제1 실시 예에서와 비교하여 불순물(219) 주입시 소자 분리막(213)을 차단하고, 폴리 실리콘 패턴(P2)을 개구시키는 희생막(251)을 형성한 후, 희생막(251)을 이온 주입 마스크로 이용하여 불순물(219)을 주입한다. 이로써, 본 발명의 제2 실시 예에서는 희생막(251)의 높이를 제1 언도프트 폴리 실리콘막(205)의 상부면 높이보다 높게 형성하여 소자 분리막(213)에 불순물(219)이 주입되는 것을 차단할 수 있으며, 더 나아가 제1 언도프트 폴리 실리콘막(205) 및 절연막(203)에 불순물(219)이 주입되는 것을 차단할 수 있다.
도 3b를 참조하면, 희생막(251)은 불순물(219) 주입 공정 후 제거된다. 이 후, 제1 실시 예에서 상술한 유전체막 형성, 컨트롤 게이트용 도전막 형성, 컨트롤 게이트용 도전막, 유전체막, 폴리 실리콘 패턴(P2)을 패터닝하는 등의 통상적인 공정을 실시한다.
이와 같이 본 발명의 제2 실시 예에서는 본 발명의 제1 실시 예에서와 마찬가지로 소자 분리 절연막으로 이용되는 절연물을 고온으로 경화시킨 이 후, 폴리 실리콘 패턴에 불순물을 포함시킨다. 이에 따라, 본 발명의 제2 실시 예에서는 폴리 실리콘 패턴 내부의 불순물이 폴리 실리콘 패턴 하부의 절연막으로 확산되는 현상을 개선할 수 있다. 그 결과, 폴리 실리콘 패턴에 포함된 불순물의 농도를 높이더라도 폴리 실리콘 패턴으로부터 그 하부의 절연막 쪽으로 불순물이 확산되어 폴리 실리콘 패턴 하부의 절연막에 불순물이 쌓이는 현상을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101, 201 : 반도체 기판 103, 203: 절연막
105, 205: 제1 언도프트폴리실리콘막 107: 제2 언도프트폴리실리콘막
107a, 207a: 도프트 폴리실리콘막 P1, P2: 폴리실리콘 패턴
111, 211: 트렌치 113, 213: 소자 분리막
119, 219: 불순물 251: 희생막
105, 205: 제1 언도프트폴리실리콘막 107: 제2 언도프트폴리실리콘막
107a, 207a: 도프트 폴리실리콘막 P1, P2: 폴리실리콘 패턴
111, 211: 트렌치 113, 213: 소자 분리막
119, 219: 불순물 251: 희생막
Claims (11)
- 반도체 기판 상에 절연막 및 언도프트 폴리 실리콘막을 적층하는 단계;
상기 언도프트 폴리 실리콘막을 식각하여 폴리 실리콘 패턴을 형성하는 단계;
상기 폴리 실리콘 패턴에 의해 노출된 상기 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치에 소자 분리막용 절연물을 채우는 단계;
상기 소자 분리막용 절연물을 어닐링(annealing) 공정으로 경화시켜 소자 분리막을 형성하는 단계; 및
상기 소자 분리막을 형성한 후, 상기 폴리 실리콘 패턴에 불순물을 주입하여 도프트 폴리 실리콘막을 형성하는 단계를 포함하고,
상기 어닐링 공정 이 후에 실시되는 단계에서의 공정 온도는 상기 어닐링 공정의 온도보다 낮은 반도체 소자의 형성방법. - 삭제
- 제 1 항에 있어서,
상기 소자 분리막용 절연물로 PSZ(polysilazane)를 이용하는 반도체 소자의 형성방법. - 삭제
- 제 1 항에 있어서,
상기 언도프트 폴리 실리콘막은
상기 절연막 상에 제1 그레인으로 이루어진 제1 언도프트 폴리 실리콘막을 형성하는 단계; 및
상기 제1 언도프트 폴리 실리콘막 상에 제1 그레인보다 큰 제2 그레인으로 이루어진 제2 언도프트 폴리 실리콘막을 형성하는 단계를 실시하여 형성하는 반도체 소자의 형성방법. - 제 5 항에 있어서,
상기 제2 언도프트 폴리 실리콘막에 상기 불순물이 주입되어 상기 도프트 폴리 실리콘막이 형성되는 반도체 소자의 형성방법. - 제 1 항에 있어서,
상기 불순물은 3가 또는 5가인 반도체 소자의 형성방법. - 제 1 항에 있어서,
상기 불순물 주입은 이온 빔 임플란트 또는 플라즈마 이온 도핑 방법을 사용하는 반도체 소자의 형성방법. - 제 1 항에 있어서,
상기 도프트 폴리 실리콘막은
상기 소자 분리막을 차단하고 상기 폴리 실리콘 패턴을 개구시키는 희생막을 형성하는 단계;
상기 희생막을 이온 주입 마스크로 이용하여 상기 불순물을 주입하는 단계; 및
상기 희생막을 제거하는 단계를 실시하여 형성하는 반도체 소자의 형성방법. - 제 1 항에 있어서,
상기 불순물은 상기 언도프트 폴리 실리콘막 상부에 제한되어 주입되는 반도체 소자의 형성방법. - 제 1 항에 있어서,
상기 폴리 실리콘 패턴 및 상기 도프트 폴리 실리콘막은 낸드 플래시 메모리 소자의 플로팅 게이트로 이용되는 반도체 소자의 형성방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100065354A KR101098113B1 (ko) | 2010-07-07 | 2010-07-07 | 반도체 소자의 형성방법 |
US13/174,880 US8263473B2 (en) | 2010-07-07 | 2011-07-01 | Method of forming semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100065354A KR101098113B1 (ko) | 2010-07-07 | 2010-07-07 | 반도체 소자의 형성방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR101098113B1 true KR101098113B1 (ko) | 2011-12-26 |
Family
ID=45437975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100065354A KR101098113B1 (ko) | 2010-07-07 | 2010-07-07 | 반도체 소자의 형성방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8263473B2 (ko) |
KR (1) | KR101098113B1 (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140026122A (ko) * | 2012-08-24 | 2014-03-05 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자 및 그 제조방법 |
CN104425343B (zh) * | 2013-08-28 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的形成方法 |
TWI701770B (zh) * | 2018-07-24 | 2020-08-11 | 華邦電子股份有限公司 | 非揮發性記憶體裝置及其製造方法 |
KR20210066989A (ko) | 2019-11-28 | 2021-06-08 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
US11877434B2 (en) * | 2020-07-09 | 2024-01-16 | Micron Technology, Inc. | Microelectronic devices having features with a fin portion of different sidewall slope than a lower portion, and related methods and electronic systems |
US20220037197A1 (en) * | 2020-07-28 | 2022-02-03 | Nanya Technology Corporation | Method of manufacturing semiconductor structure and semiconductor structure |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11111871A (ja) | 1997-10-06 | 1999-04-23 | Seiko Epson Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2002064157A (ja) * | 2000-06-09 | 2002-02-28 | Toshiba Corp | 半導体メモリ集積回路及びその製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194229B1 (en) * | 1999-01-08 | 2001-02-27 | Micron Technology, Inc. | Method for improving the sidewall stoichiometry of thin film capacitors |
JP2006523378A (ja) | 2003-03-28 | 2006-10-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体デバイスのための改善されたゲート電極 |
KR100573480B1 (ko) * | 2003-06-30 | 2006-04-24 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 소자의 제조 방법 |
KR100578656B1 (ko) * | 2003-06-30 | 2006-05-11 | 에스티마이크로일렉트로닉스 엔.브이. | 플래시 메모리 소자의 플로팅 게이트 형성방법 |
KR100550779B1 (ko) * | 2003-12-30 | 2006-02-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
US7390710B2 (en) * | 2004-09-02 | 2008-06-24 | Micron Technology, Inc. | Protection of tunnel dielectric using epitaxial silicon |
KR100699844B1 (ko) * | 2005-06-10 | 2007-03-27 | 삼성전자주식회사 | 이미지 센서의 제조 방법 |
JP2007005380A (ja) * | 2005-06-21 | 2007-01-11 | Toshiba Corp | 半導体装置 |
KR20080099463A (ko) * | 2007-05-09 | 2008-11-13 | 주식회사 하이닉스반도체 | 반도체 소자, 비휘발성 메모리 소자 및 그 제조방법 |
KR100956599B1 (ko) * | 2007-11-01 | 2010-05-11 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
KR101402890B1 (ko) | 2007-11-30 | 2014-06-27 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
-
2010
- 2010-07-07 KR KR1020100065354A patent/KR101098113B1/ko not_active IP Right Cessation
-
2011
- 2011-07-01 US US13/174,880 patent/US8263473B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11111871A (ja) | 1997-10-06 | 1999-04-23 | Seiko Epson Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2002064157A (ja) * | 2000-06-09 | 2002-02-28 | Toshiba Corp | 半導体メモリ集積回路及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20120007162A1 (en) | 2012-01-12 |
US8263473B2 (en) | 2012-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100884344B1 (ko) | 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법 | |
KR100729911B1 (ko) | 반도체 소자의 제조방법 | |
KR101098113B1 (ko) | 반도체 소자의 형성방법 | |
US8293633B2 (en) | Method of manufacturing nonvolatile memory device | |
US7919375B2 (en) | Semiconductor device and method for manufacturing the device | |
KR101194884B1 (ko) | 반도체 소자 및 그 형성방법 | |
US20090020833A1 (en) | Semiconductor device and method of fabricating the same | |
CN101355055A (zh) | 闪速存储器件及其制造方法 | |
CN111599820B (zh) | 半导体工艺和半导体结构 | |
US7858491B2 (en) | Method of fabricating semiconductor device | |
JP4266089B2 (ja) | 半導体記憶装置の製造方法 | |
KR101043740B1 (ko) | 반도체 장치 제조방법 | |
KR100845102B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR100798790B1 (ko) | 반도체 소자 제조 방법 | |
KR100649321B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
KR100950576B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
KR20090043328A (ko) | 반도체 소자의 불순물 영역 형성방법 | |
KR100979714B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
KR101016336B1 (ko) | 플래시 메모리소자의 제조방법 | |
KR100929458B1 (ko) | 반도체 소자 및 그의 제조방법 | |
KR101079284B1 (ko) | 반도체 장치 및 그 제조방법 | |
KR100966988B1 (ko) | 비휘발성 메모리 소자 및 그의 제조 방법 | |
KR101139414B1 (ko) | 반도체 소자의 형성방법 | |
KR100752187B1 (ko) | 플래시 메모리 소자 형성 방법 | |
KR101194397B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |