KR101098113B1 - 반도체 소자의 형성방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 소자의 형성방법은 반도체 기판 상에 절연막 및 언도프트 폴리 실리콘막을 적층하는 단계와, 상기 언도프트 폴리 실리콘막 및 상기 절연막의 일부를 제거하여 상기 반도체 기판을 노출시키는 단계와, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 소자 분리막을 형성하는 단계, 및 상기 언도프트 폴리 실리콘막에 불순물을 주입하여 도프트 폴리 실리콘막을 형성하는 단계를 포함한다.

Description

반도체 소자의 형성방법{Method of manufacturing a semiconductor devicece}
본 발명은 반도체 소자의 형성방법에 관한 것으로 특히, 폴리 실리콘막에 포함되는 불순물의 농도를 증가시키더라도 폴리 실리콘막 하부의 절연막으로 불순물이 쌓이는 문제를 개선할 수 있는 반도체 소자의 형성방법에 관한 것이다.
일반적으로 반도체 소자의 게이트 전극으로서 폴리 실리콘막이 주로 이용된다. 예를 들어, 반도체 소자 중 고집적화에 유리한 구조를 가진 낸드 플래시 메모리 소자의 경우, 폴리 실리콘막을 이용하여 전자가 주입되거나 방출되는 플로팅 게이트를 형성할 수 있다.
도 1a 및 도 1b는 폴리 실리콘막으로 이루어진 게이트 전극을 포함하는 종래 반도체 소자의 형성방법을 설명하기 위한 단면도들이다. 특히, 도 1a 및 도 1b는 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법 일부를 설명하기 위한 단면도들이다.
도 1a를 참조하면, 먼저 반도체 기판(1) 상에 절연막(3), 제1 폴리 실리콘막(5) 및 제2 폴리 실리콘막(7)을 형성한다.
절연막(3)은 반도체 기판(1) 상에 형성될 플로팅 게이트와 같은 게이트 전극과 반도체 기판(1) 사이를 절연시키기 위한 것이다. 특히 절연막(3)은 낸드 플래시 메모리 소자의 전하를 저장하거나 방출하는 플로팅 게이트 하부에서 전자가 통과하는 터널 절연막으로서 이용된다.
제1 폴리 실리콘막(5) 및 제2 폴리 실리콘막(7)은 플로팅 게이트와 같은 게이트 전극용으로 이용되는 도전막이다. 이 때, 절연막(3)에 접하는 제1 폴리 실리콘막(5)은 제2 폴리 실리콘막(7)보다 작은 나노 사이즈의 그레인(grain)으로 구성된다. 또한, 제1 폴리 실리콘막(5)은 불순물(9)을 포함하지 않는 언도프트 폴리 실리콘막으로 형성한다. 제2 폴리 실리콘막(7)은 게이트 전극의 낮은 저항값 구현을 위해 불순물(9)을 포함하는 도프트 폴리 실리콘으로 형성한다.
도 1b를 참조하면, 하드 마스크 패턴(미도시)을 제2 폴리 실리콘막(7) 상에 형성한 후, 하드 마스크 패턴을 식각 마스크로 이용하여 제2 폴리 실리콘막(7) 및 제1 폴리 실리콘막(5)을 식각하여 플로팅 게이트용 폴리 실리콘 패턴(P)을 형성한다. 이 때 사용되는 하드 마스크 패턴을 식각 마스크로 이용하여 절연막(3) 및 반도체 기판(1)의 소자 분리 영역을 식각하여 반도체 기판(1)의 소자 분리 영역에 트렌치(11)를 형성할 수 있다. 후속 공정에서 트렌치(11) 내에는 소자 분리 절연막(13)이 형성된다. 이러한 소자 분리 절연막(13)에 의해 반도체 기판(1)의 활성 영역이 정의된다. 폴리 실리콘 패턴(P)은 후속 공정에서 활성 영역 상부에서 다수로 분리되도록 패터닝될 수 있다.
상술한 바와 같은 공정으로 형성되는 폴리 실리콘 패턴(P)은 반도체 소자의 고집적화를 위해 그 면적이 줄어들고 있다. 이와 같이 폴리 실리콘 패턴(P)의 면적이 급속하게 감소함에 따라, 폴리 실리콘 패턴(P) 내의 불순물(9)이 불충분하여 발생하는 폴리 디플리션(Poly Depletion) 현상이 심화된다. 폴리 디플리션 현상이 심화되는 경우 반도체 소자의 동작에 오류가 발생하므로 폴리 디플리션 현상의 개선이 요구된다.
폴리 디플리션 현상을 개선하기 위해 불순물(9)을 포함하는 제2 폴리 실리콘막(7)을 형성할 때 제2 폴리 실리콘막(7) 내부의 불순물(9)의 농도를 증가시키는 방안이 있다. 이와 같이 제2 폴리 실리콘막(7)을 형성할 때 제2 폴리 실리콘막(7) 내부의 불순물(9)의 농도를 증가시키는 경우 후속 공정시 발생하는 열에 의해 제2 폴리 실리콘막(7) 내부의 불순물(9)이 확산되어 터널 절연막으로 이용되는 절연막(3) 근처에 쌓이게 되는 문제가 발생할 수 있다. 터널 절연막으로 이용되는 절연막(3) 주위로 불순물(9)이 쌓이게 되면, 절연막(3)의 특성 열화 및 반도체 소자의 동작 오류를 유발하여 반도체 소자의 신뢰성을 저하시키므로 문제가 된다.
본 발명은 폴리 실리콘막에 포함되는 불순물의 농도를 증가시키더라도 폴리 실리콘막 하부의 절연막으로 불순물이 쌓이는 문제를 개선할 수 있는 반도체 소자의 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 형성방법은 반도체 기판 상에 절연막 및 언도프트 폴리 실리콘막을 적층하는 단계와, 상기 언도프트 폴리 실리콘막 및 상기 절연막의 일부를 제거하여 상기 반도체 기판을 노출시키는 단계와, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 소자 분리막을 형성하는 단계, 및 상기 언도프트 폴리 실리콘막에 불순물을 주입하여 도프트 폴리 실리콘막을 형성하는 단계를 포함한다.
상기 소자 분리막은 상기 트렌치를 소자 분리막용 절연물로 채우는 단계, 및 어닐링(annealing) 공정으로 상기 소자 분리막용 절연물을 경화시키는 단계를 실시하여 형성한다. 상기 소자 분리막용 절연물로 PSZ(polysilazane)를 이용할 수 있다. 상기 어닐링 공정 이 후 상기 반도체 기판에 가해지는 온도는 상기 어닐링 공정의 온도보다 낮은 것이 바람직하다.
상기 언도프트 폴리 실리콘막은 상기 절연막 상에 제1 그레인으로 이루어진 제1 언도프트 폴리 실리콘막을 형성하는 단계, 및 상기 제1 언도프트 폴리 실리콘막 상에 제1 그레인보다 큰 제2 그레인으로 이루어진 제2 언도프트 폴리 실리콘막을 형성하는 단계를 실시하여 형성한다. 상기 제2 언도프트 폴리 실리콘막에 상기 불순물이 주입되어 상기 도프트 폴리 실리콘막이 형성된다.
상기 불순물은 3가 또는 5가이다. 상기 불순물 주입은 이온 빔 임플란트 또는 플라즈마 이온 도핑 방법을 사용한다.
상기 도프트 폴리 실리콘막은 상기 소자 분리막을 차단하고 상기 잔여하는 언도프트 폴리 실리콘막을 개구시키는 희생막을 형성하는 단계, 상기 희생막을 이온 주입 마스크로 이용하여 상기 불순물을 주입하는 단계, 및 상기 희생막을 제거하는 단계를 실시하여 형성할 수 있다.
상기 불순물은 상기 언도프트 폴리 실리콘막 상부에 제한되어 주입된다.
상기 언도프트 폴리 실리콘막 및 상기 도프트 폴리 실리콘막은 낸드 플래시 메모리 소자의 플로팅 게이트로 이용될 수 있다.
본 발명은 고온의 어닐링 공정을 요구하는 소자 분리막 형성 후, 폴리 실리콘 패턴에 불순물을 주입한다. 이에 따라, 본 발명은 소자 분리막을 형성하기 위한 고온의 어닐링 공정에 의해 폴리 실리콘 패턴 내부의 불순물이 폴리 실리콘 패턴 하부의 절연막으로 확산되는 현상을 원천적으로 차단할 수 있다. 그 결과, 폴리 실리콘 패턴에 포함된 불순물의 농도를 높이더라도 불순물이 폴리 실리콘 패턴으로부터 그 하부의 절연막 쪽으로 확산되어 폴리 실리콘 패턴 하부의 절연막에 불순물이 쌓이는 현상을 개선할 수 있다.
본 발명은 폴리 실리콘 패턴 하부의 절연막에 불순물이 쌓이는 현상을 개선함으로써, 불순물로 인한 절연막의 특성 열화를 줄일 수 있으므로 반도체 소자의 신뢰성을 개선할 수 있다.
또한 본 발명은 새로운 장비의 개발에 투자하지 않고 폴리 실리콘 패턴 하부의 절연막에 불순물이 쌓이는 현상을 개선할 수 있으므로 제조 단가를 절감할 수 있다.
도 1a 및 도 1b는 폴리 실리콘막으로 이루어진 게이트 전극을 포함하는 종래 반도체 소자의 형성방법을 설명하기 위한 단면도들.
도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들.
도 3a 및 도 3b는 본 발명의 제2 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다. 특히, 도 2a 내지 도 2c는 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법 일부를 설명하기 위한 단면도들이다.
도 2a를 참조하면, 먼저 소자 분리 영역을 포함하는 반도체 기판(101) 상에 절연막(103), 언도프트 폴리 실리콘막(105 및 107)을 적층한다.
절연막(103)은 반도체 기판(101) 상에 형성될 플로팅 게이트와 같은 게이트 전극과 반도체 기판(101) 사이를 절연시키기 위한 것이다. 특히 절연막(103)은 낸드 플래시 메모리 소자의 전하를 저장하거나 방출하는 플로팅 게이트 하부에서 전자가 통과하는 터널 절연막으로서 이용된다. 이러한 절연막(103)은 산화막을 증착하여 형성하거나, 반도체 기판(101)을 산화시켜 형성할 수 있으며, 실리콘 산화막(SiO2)으로 형성할 수 있다.
언도프트 폴리 실리콘막(105 및 107)은 플로팅 게이트와 같은 게이트 전극용으로 이용되는 도전막이다. 이러한 언도프트 폴리 실리콘막(105 및 107)은 단일막으로 형성될 수 있으나, 도면에 도시된 바와 같이 제1 언도프트 폴리 실리콘막(105) 및 제2 언도프트 폴리 실리콘막(107)의 적층 구조로 형성되는 것이 더 바람직하다. 이 때, 절연막(103)에 접하는 제1 언도프트 폴리 실리콘막(105)은 제1 그레인으로 이루어되며, 제1 언도프트 폴리 실리콘막(105) 상부의 제2 언도프트 폴리 실리콘막(107)은 제1 그레인보다 큰 제2 그레인으로 이루어진다.
상술한 바와 같이 제1 그레인의 크기를 제2 그레인보다 작게 나노 스케일로 형성함으로써, 단위 면적당 제1 언도프트 폴리 실리콘막(105)의 제1 그레인의 경계가 균일화될 수 있다. 이로 인하여 제1 언도프트 폴리 실리콘막(105)의 패터닝 후 셀 별로 그레인 경계를 균일화할 수 있어서 반도체 소자의 셀 별 특성을 균일화할 수 있다.
도 2b를 참조하면, 반도체 기판(101)의 소자 분리 영역 상부에 형성된 언도프트 폴리 실리콘막이 제거되도록 제2 언도프트 폴리 실리콘막(107) 및 제1 언도프트 폴리 실리콘막(105)을 포함하는 언도프트 폴리 실리콘막의 일부를 식각한다. 이로써, 반도체 기판(101)의 소자 분리 영역 상에 형성된 절연막(103)이 노출되고, 소자 분리 영역에 의해 구분되는 반도체 기판(101)의 활성 영역 상에 플로팅 게이트 등과 같이 게이트 전극으로 이용될 폴리 실리콘 패턴(P1)이 형성된다.
이 후, 노출된 절연막(103)을 식각하여 반도체 기판(101)의 소자 분리 영역을 노출시키고, 노출된 반도체 기판(101)의 소자 분리 영역을 식각하여 반도체 기판(101)에 트렌치(111)를 형성한다. 제2 언도프트 폴리 실리콘막(107), 제1 언도프트 폴리 실리콘막(105), 절연막(103) 및 반도체 기판(101)의 소자 분리 영역은 제2 언도프트 폴리 실리콘막(107) 상에 하드 마스크 패턴(미도시)을 형성한 후 하드 마스크 패턴을 식각 마스크로 이용하여 식각한다.
트렌치(111) 형성 후, 트렌치(111)가 채워지도록 제2 언도프트 폴리 실리콘막(107)의 상면보다 높은 높이(더욱 바람직하게는 하드 마스크 패턴의 상면보다 높은 높이)로 소자 분리막용 절연막을 형성한다. 이 때, 트렌치(111)의 종횡비가 감소되더라도 갭-필이 용이하도록 유동성이 있는 절연물로 트렌치(111)를 매립한 후 어닐링(annealing) 공정으로 절연물을 경화시킴으로써 소자 분리막용 절연막을 형성할 수 있다. 예를 들어, 유동성이 있는 PSZ(polysilazane) 등을 이용하여 트렌치(111)를 매립하고 900℃의 온도로 1시간 동안 어닐링 공정을 실시하여 유동성이 있는 절연막을 경화시킴으로써 소자 분리막용 절연막을 형성할 수 있다.
이 후, 소자 분리막용 절연막이 소자 분리 영역에 의해 구분되는 반도체 기판(101)의 활성 영역 상에서 제거될 수 있도록 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정 등으로 평탄화 공정을 실시한다. 예를 들어, 소자 분리막용 절연막의 평탄화 공정은 하드 마스크 패턴의 상부가 노출되는 시점까지 실시되어 반도체 기판(101)의 활성 영역 상에서 제거될 수 있다. 이어서, 식각 공정으로 소자 분리막용 절연막의 높이를 제2 언도프트 폴리 실리콘막(107)의 상면보다 낮되 절연막(103)의 상면보다 높도록 조절하여 소자 분리막(113)을 형성한다.
소자 분리막(113)의 높이를 제2 언도프트 폴리 실리콘막(107)의 상면보다 낮되 절연막(103)의 상면보다 높게 제어하는 것은 후속 공정에서 형성될 낸드 플래시 메모리 소자의 플로팅 게이트와 컨트롤 게이트의 대면 면적을 증가시켜 커플링 비를 개선하기 위함이다. 소자 분리막(113) 형성 후, 잔여하는 하드 마스크 패턴을 제거할 수 있다.
상술한 소자 분리막용 절연막을 경화시키기 위한 어닐링 공정시 온도는 후속 공정에서 반도체 기판(101)에 가해지는 온도보다 높다. 따라서, 소자 분리막용 절연막을 경화시키는 어닐링 공정은 불순물의 확산에 큰 영향을 준다. 본 발명에서는 소자 분리막용 절연막을 경화시키기 위한 어닐링 공정시 폴리 실리콘 패턴(P1)에 불순물이 주입되지 않은 상태이므로 폴리 실리콘 패턴(P1) 내부의 불순물이 절연막(103) 쪽에 쌓이게 되는 현상을 원천적으로 차단할 수 있다.
도 2c를 참조하면, 소자 분리막(113) 형성 후 게이트 전극의 낮은 저항값 구현을 위해 노출된 폴리 실리콘 패턴(P1)을 타겟으로 불순물(119)을 주입한다. 이 때, 절연막(103)으로의 불순물 확산이 최소화될 수 있도록 불순물(119)은 제2 언도프트 폴리 실리콘막에 제한되어 주입되는 것이 바람직하다. 그 결과, 제2 언도프트 폴리 실리콘막이 불순물(119)을 포함하는 도프트 폴리 실리콘막(107a)으로 변하게 된다. 이로써 폴리 실리콘 패턴(P1)은 제1 언도프트 폴리 실리콘막(105) 및 도프트 폴리 실리콘막(107a)이 적층된 구조로 형성된다.
불순물(119)은 인(phosphorus)과 같은 5가 불순물 또는 보른(Boron)과 같은 3가 불순물일 수 있다.
불순물(119)은 이온 빔 임플란트 또는 플라즈마 이온 도핑 방법에 의해 폴리 실리콘 패턴(P1)에 주입될 수 있다. 이온 빔 임플란트 방법은 이온화된 불순물을 특정한 에너지로 가속시켜 타겟에 불순물을 주입하는 것이다. 플라즈마 이온 도핑 방법은 원자들을 플라즈마 상태로 이온화하여 도핑하는 것이다.
상술한 바와 같이 불순물(119)을 포함하는 폴리 실리콘 패턴(P1)을 형성한 후, 공지된 후속 공정을 실시한다. 예를 들어, 불순물(119)을 포함하는 폴리 실리콘 패턴(P1) 및 소자 분리막(113)의 표면에 산화막/질화막/산화막을 적층하여 유전체막을 형성한 후, 유전체막의 상부에 컨트롤 게이트용 도전막을 형성할 수 있다. 이 후, 컨트롤 게이트용 도전막, 유전체막, 폴리 실리콘 패턴(P1)을 패터닝하여 낸드 플래시 메모리 소자의 적층형 게이트 패턴을 형성한다. 이어서, 적층형 게이트 패턴을 마스크로 게이트 패턴 양측의 반도체 기판(101)에 불순물을 주입하여 낸드 플래시 메모리 소자의 접합 영역을 형성한 후 접합 영역에 주입된 불순물의 확산 및 활성화를 위한 어닐링 공정을 더 실시할 수 있다. 여기서, 접합 영역에 주입된 불순물의 확산 및 활성화를 위한 어닐링 공정은 소자 분리막용 절연막을 경화시키기 위한 어닐링 공정의 온도보다 낮은 840℃로 실시되며 90분동안 실시될 수 있다. 따라서, 접합 영역에 주입된 불순물의 확산 및 활성화를 위한 어닐링 공정은 소자 분리막용 절연막을 경화시키기 위한 어닐링 공정에 비해 폴리 실리콘 패턴(P1)의 불순물(119)에 가하는 영향력이 약하다. 이러한 접합 영역 형성 후, 층간 절연막 형성 등의 후속 공정을 실시한다. 또한, 접합 영역에 주입된 불순물은 별도의 어닐링 공정을 더 실시하지 않더라도, 불순물 주입 후 실시되는 후속 어닐링 공정을 통해 확산되거나, 활성화될 수 있다. 그리고, 폴리 실리콘 패턴(P1)에 주입된 불순물은 후속 공정에서 가해지는 열 또는 별도의 어닐링 공정을 통해 폴리 실리콘 패턴(P1) 내에서 확산되거나 활성화될 수 있다.
이와 같이 본 발명의 제1 실시 예에서는 소자 분리 절연막으로 이용되는 절연물을 고온으로 경화시킨 이 후, 폴리 실리콘 패턴에 불순물을 포함시킨다. 이에 따라, 본 발명의 제1 실시 예에서는 폴리 실리콘 패턴 내부의 불순물이 폴리 실리콘 패턴 하부의 절연막으로 확산되는 현상을 개선할 수 있다. 그 결과, 폴리 실리콘 패턴에 포함된 불순물의 농도를 높이더라도 폴리 실리콘 패턴으로부터 그 하부의 절연막 쪽으로 불순물이 확산되어 폴리 실리콘 패턴 하부의 절연막에 불순물이 쌓이는 현상을 개선할 수 있다.
도 3a 및 도 3b는 본 발명의 제2 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다. 특히, 도 3a 및 도 3b는 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법 일부를 설명하기 위한 단면도들이다.
도 3a를 참조하면, 본 발명의 제2 실시 예에서는 도 2a 내지 도 2c에서 상술한 본 발명의 제1 실시 예에서와 동일하게 소자 분리 영역을 포함하는 반도체 기판(201) 상에 절연막(203), 제1 언도프트 폴리 실리콘막(205) 및 제2 언도프트 폴리 실리콘막을 적층하고, 제2 언도프트 폴리 실리콘막 및 제1 언도프트 폴리 실리콘막(205) 식각하여 폴리 실리콘 패턴(P2)을 형성한다. 또한, 본 발명의 제2 실시 예에서는 본 발명의 제1 실시 예에서와 동일하게 절연막(203) 및 반도체 기판(201)을 식각하여 트렌치(213)를 형성하고, 트렌치를 절연물로 채운 후 절연물을 경화시켜 절연물의 높이를 조절하여 소자 분리막(213)을 형성한다. 이 후, 본 발명의 제2 실시 예에서는 본 발명의 제1 실시 예에서와 동일하게 제2 언도프트 폴리 실리콘막에 한하여 불순물(219)을 주입하여 제1 언도프트 폴리 실리콘막(205) 및 도프트 폴리 실리콘막(207a)이 적층된 구조의 폴리 실리콘 패턴(P2)을 형성한다.
단, 본 발명의 제2 실시 예에서는 제1 실시 예에서와 비교하여 불순물(219) 주입시 소자 분리막(213)을 차단하고, 폴리 실리콘 패턴(P2)을 개구시키는 희생막(251)을 형성한 후, 희생막(251)을 이온 주입 마스크로 이용하여 불순물(219)을 주입한다. 이로써, 본 발명의 제2 실시 예에서는 희생막(251)의 높이를 제1 언도프트 폴리 실리콘막(205)의 상부면 높이보다 높게 형성하여 소자 분리막(213)에 불순물(219)이 주입되는 것을 차단할 수 있으며, 더 나아가 제1 언도프트 폴리 실리콘막(205) 및 절연막(203)에 불순물(219)이 주입되는 것을 차단할 수 있다.
도 3b를 참조하면, 희생막(251)은 불순물(219) 주입 공정 후 제거된다. 이 후, 제1 실시 예에서 상술한 유전체막 형성, 컨트롤 게이트용 도전막 형성, 컨트롤 게이트용 도전막, 유전체막, 폴리 실리콘 패턴(P2)을 패터닝하는 등의 통상적인 공정을 실시한다.
이와 같이 본 발명의 제2 실시 예에서는 본 발명의 제1 실시 예에서와 마찬가지로 소자 분리 절연막으로 이용되는 절연물을 고온으로 경화시킨 이 후, 폴리 실리콘 패턴에 불순물을 포함시킨다. 이에 따라, 본 발명의 제2 실시 예에서는 폴리 실리콘 패턴 내부의 불순물이 폴리 실리콘 패턴 하부의 절연막으로 확산되는 현상을 개선할 수 있다. 그 결과, 폴리 실리콘 패턴에 포함된 불순물의 농도를 높이더라도 폴리 실리콘 패턴으로부터 그 하부의 절연막 쪽으로 불순물이 확산되어 폴리 실리콘 패턴 하부의 절연막에 불순물이 쌓이는 현상을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101, 201 : 반도체 기판 103, 203: 절연막
105, 205: 제1 언도프트폴리실리콘막 107: 제2 언도프트폴리실리콘막
107a, 207a: 도프트 폴리실리콘막 P1, P2: 폴리실리콘 패턴
111, 211: 트렌치 113, 213: 소자 분리막
119, 219: 불순물 251: 희생막

Claims (11)

  1. 반도체 기판 상에 절연막 및 언도프트 폴리 실리콘막을 적층하는 단계;
    상기 언도프트 폴리 실리콘막을 식각하여 폴리 실리콘 패턴을 형성하는 단계;
    상기 폴리 실리콘 패턴에 의해 노출된 상기 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 소자 분리막용 절연물을 채우는 단계;
    상기 소자 분리막용 절연물을 어닐링(annealing) 공정으로 경화시켜 소자 분리막을 형성하는 단계; 및
    상기 소자 분리막을 형성한 후, 상기 폴리 실리콘 패턴에 불순물을 주입하여 도프트 폴리 실리콘막을 형성하는 단계를 포함하고,
    상기 어닐링 공정 이 후에 실시되는 단계에서의 공정 온도는 상기 어닐링 공정의 온도보다 낮은 반도체 소자의 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 소자 분리막용 절연물로 PSZ(polysilazane)를 이용하는 반도체 소자의 형성방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 언도프트 폴리 실리콘막은
    상기 절연막 상에 제1 그레인으로 이루어진 제1 언도프트 폴리 실리콘막을 형성하는 단계; 및
    상기 제1 언도프트 폴리 실리콘막 상에 제1 그레인보다 큰 제2 그레인으로 이루어진 제2 언도프트 폴리 실리콘막을 형성하는 단계를 실시하여 형성하는 반도체 소자의 형성방법.
  6. 제 5 항에 있어서,
    상기 제2 언도프트 폴리 실리콘막에 상기 불순물이 주입되어 상기 도프트 폴리 실리콘막이 형성되는 반도체 소자의 형성방법.
  7. 제 1 항에 있어서,
    상기 불순물은 3가 또는 5가인 반도체 소자의 형성방법.
  8. 제 1 항에 있어서,
    상기 불순물 주입은 이온 빔 임플란트 또는 플라즈마 이온 도핑 방법을 사용하는 반도체 소자의 형성방법.
  9. 제 1 항에 있어서,
    상기 도프트 폴리 실리콘막은
    상기 소자 분리막을 차단하고 상기 폴리 실리콘 패턴을 개구시키는 희생막을 형성하는 단계;
    상기 희생막을 이온 주입 마스크로 이용하여 상기 불순물을 주입하는 단계; 및
    상기 희생막을 제거하는 단계를 실시하여 형성하는 반도체 소자의 형성방법.
  10. 제 1 항에 있어서,
    상기 불순물은 상기 언도프트 폴리 실리콘막 상부에 제한되어 주입되는 반도체 소자의 형성방법.
  11. 제 1 항에 있어서,
    상기 폴리 실리콘 패턴 및 상기 도프트 폴리 실리콘막은 낸드 플래시 메모리 소자의 플로팅 게이트로 이용되는 반도체 소자의 형성방법.
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