KR100699844B1 - 이미지 센서의 제조 방법 - Google Patents

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Abstract

소자분리막과 포토다이오드와의 사이에서 활성 영역의 에지 부분에 홀 축적 영역을 형성하는 데 있어서, 포토 공정을 이용하여 형성되는 마스크를 이온주입 마스크 대신 자기정렬 방식으로 형성되는 마스크 패턴을 이온주입 마스크로 이용하는 이미지 센서의 제조 방법에 대하여 개시한다. 본 발명에 따른 이미지 센서의 제조 방법에서는 활성 영역을 정의하는 데 사용되었던 하드 마스크의 일부로 구성되는 제1 이온주입 마스크 패턴을 이용하여 활성 영역의 에지 부분에만 선택적으로 불순물 이온을 주입하여 제1 홀 축적 영역을 형성한다. 제1 이온주입 마스크 패턴에 의해 자기정렬되도록 형성된 제2 이온주입 마스크 패턴을 이용하여 상기 활성 영역 중 상기 제1 홀 축적 영역에 의해 적어도 일부가 포위되어 있는 영역에 선택적으로 불순물을 이온주입하여 포토다이오드를 형성한다.
포토다이오드, 암전류, 자기정렬, 홀 축적 영역, 소자분리막

Description

이미지 센서의 제조 방법{Method for manufacturing image sensor}
도 1은 본 발명에 따른 방법에 의하여 구현될 수 있는 이미지 센서의 일 예인 CIS (CMOS image sensor)의 구성도이다.
도 2는 본 발명에 따른 이미지 센서 제조 방법에 의하여 구현될 수 있는 예시적인 CIS의 단위 픽셀의 등가회로도이다.
도 3은 본 발명에 따른 이미지 센서의 제조 방법에 적용될 수 있는 예시적인 단위 픽셀들의 개략적인 레이아웃이다.
도 4a 내지 도 4j는 본 발명의 바람직한 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5는 본 발명의 바람직한 실시예에 따른 이미지 센서의 제조 방법에 있어서 반도체 기판에 형성된 활성 영역과 그 위를 덮고 있는 제1 이온주입 마스크 패턴의 평면 배치를 보여주는 도면이다.
도 6은 본 발명의 바람직한 실시예에 따른 이미지 센서의 제조 방법에 있어서 반도체 기판에 형성된 활성 영역과 그 위를 덮고 있는 제2 이온주입 마스크 패턴 및 제3 포토레지스트 패턴의 평면 배치를 보여주는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 100t: 상면, 102: 패드 산화막, 104: 질화막, 104a: 제1 이온주입 마스크 패턴, 106: 트렌치, 108: 필드 소자분리용 이온주입 영역, 110, 110': 활성 영역, 112: 제1 포토레지스트 패턴, 114: 산화막, 114a: 소자분리막, 114t: 상면, 116: 제2 포토레지스트 패턴, 118: 제1 홀 축적 영역, 120, 130, 140, 150: 게이트들, 162: 불순물 확산 영역, 164: 소스/드레인 영역, 204: 제2 이온주입 마스크 패턴, 216: 제3 포토레지스트 패턴, 220: 포토다이오드, 240: 제2 홀 축적 영역, 252: 게이트 절연막.
본 발명은 광학 이미지를 전기 신호로 변환시키는 이미지 센서의 제조 방법에 관한 것으로, 특히 포토다이오드에서의 암전류를 감소시키기 위한 이미지 센서의 제조 방법에 관한 것이다.
통상의 이미지 센서에서는 입사광을 이미지 처리가 가능한 전하로 변환시키는 포토다이오드가 이용된다. 이들 이미지 센서의 예로서, CIS (Complimentary Metal Oxide Semiconductor (CMOS) image sensors) 및 CCD (Charge Coupled Device) 이미지 센서를 들 수 있다. CIS 및 CCD 이미지 센서는 2차원으로 배치된 포토다이오드에 입사한 광을 신호 전하 (전자)로 변환시켜 시간 축에 따라 순차로 신호 전압으로 읽어낸다는 점에서 유사한 원리를 가지며 구조에 있어서도 매우 유사한 구조를 가지고 있다. 단, CIS 및 CCD는 신호 전하를 전압으로 바꾸는 장소와, 신호를 출력 단자까지 전송하는 방법에 있어서 차이가 있다. 즉, CIS는 복수의 단 위 픽셀에서 전하를 전압으로 변환하여 신호선에서 스위칭 동작에 의하여 신호를 출력한다. 반면, CCD는 신호 전하를 수직 레지스터, 수평 레지스터의 순서로 전송하고 출력 단자의 바로 앞에서 전압으로 변환한다.
종래의 이미지 센서에서는 노이즈(noise) 또는 암전류(dark current)로 인하여 전하 전송 효율의 저하 및 전하 저장 능력이 감소되어 화상 결함이 야기되는 것이 큰 문제점으로 지적되어 왔다. 암전류는 이미지 센서의 감광 소자에서 광의 입력 없이 축적된 전하를 일컷는 것으로서, 주로 실리콘 기판 표면, 또는 포토다이오드 주변의 소자분리막과 활성 영역과의 사이의 경계 영역에 존재하는 각종 결함들이나 실리콘 댕글링 본드(dangling bond)에서 비롯된다고 보고되고 있다. 실리콘 기판의 표면이나 소자분리막에 인접한 포토다이오드 측부 주변에서의 실리콘 댕글링 본드는 광에 의한 입력이 없어도 열적으로 전하를 발생시키기 쉬운 상태에 있게 된다. 따라서, 포토다이오드 측부 주변에 댕글링 본드가 다량 존재하면 광이 입사되지 않는 상태에서도 신호 전하가 발생하여 암전류로 된다. 암전류가 결정 결함에 의해 발생되는 것이므로 각 포토다이오드에서의 암전류 발생량이 달라지게 되며 이들 암전류로 인하여 이미지 센서는 마치 광이 입사되는 듯한 반응을 보이는 비정상 상태를 나타내며, 그 결과 이미지 센서의 화질에 악영향을 미친다.
지금까지 이미지 센서에서의 암전류를 저감시키기 위한 다양한 기술들이 제안되었다. 특히, 포토다이오드의 측부 주위에서 발생되는 암전류를 억제하기 위한 종래 기술로서, 포토 공정에 의하여 형성된 포토레지스트 패턴을 이온주입 마스크로 이용하여 소자분리막과 포토다이오드와의 사이의 활성 영역에 P형 불순물을 이 온주입하여 홀 축적 영역 (hole accumulation region)을 형성하는 방법이 널리 이용되고 있다. (예를 들면, 미국특허 제6,417,023호) 그러나, 종래 기술에서와 같이 포토 공정을 이용하여 형성된 마스크를 이용하는 경우에는 축소된 사이즈를 가지는 픽셀 (pixel)을 구현하는 데 있어서 불리하다. 즉, 홀 축적 영역 형성을 위한 이온주입 마스크로 사용될 포토레지스트 패턴에 의하여 오픈되는 기판 면적이 넓어지게 되면 소자분리막과 포토다이오드와의 사이의 활성 영역 뿐 만 아니라 포토다이오드 영역까지 오픈되어 포토다이오드의 유효 면적이 감소되고 포화 전류가 작아져서 감도가 열화되는 문제가 있으므로 상기 포토레지스트 패턴에 의하여 오픈되는 기판 면적을 가능한 한 최소화할 필요가 있다. 그러나, 포토 공정을 이용하는 경우에는 통상적으로 포토레지스트 패턴의 미스얼라인 또는 웨이퍼상에서의 각 위치에 따른 CD(critical dimension) 편차가 수반되고, 또한 수직 프로파일을 가지는 포토레지스트 패턴을 형성하기가 어렵다. 이와 같은 포토 공정시 해결되기 어려운 문제점들을 고려할 때, 고도의 스케일링 추세에 따라 픽셀 사이즈가 점차 감소되면서 상기 포토레지스트 패턴에 의하여 오픈되는 기판 면적을 최소화하여 포토다이오드의 유효 면적을 확보하면서 포토 공정시 충분한 공정 마진을 확보하는 것을 동시에 만족하는 것은 매우 어렵다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 축소된 사이즈의 픽셀에서 포토 공정을 위해 학보해야 하는 공정 마진을 고려할 필요 없이 포토다이오드의 유효 면적을 확보하면서 소자분리막에 근접한 포토다 이오드의 측부 주변에서 야기될 수 있는 암전류 발생을 효과적으로 억제할 수 있는 이미지 센서의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 이미지 센서의 제조 방법에서는 반도체 기판상에 형성된 제1 마스크 패턴을 이용하여 상기 반도체 기판에 활성 영역을 한정하는 소자분리막을 형성한다. 상기 소자분리막의 주위에서 상기 활성 영역의 에지 부분이 소정의 폭 만큼 노출되도록 상기 제1 마스크 패턴의 폭을 감소시켜 상기 제1 마스크 패턴의 나머지 부분으로 이루어지는 제1 이온주입 마스크 패턴을 형성한다. 상기 제1 이온주입 마스크 패턴을 이용하여 상기 활성 영역의 에지 부분에만 선택적으로 제1 도전형의 불순물 이온을 주입하여 상기 반도체 기판의 상면으로부터 상기 소자분리막의 저면 보다 더 깊이 연장되는 제1 홀 축적 영역을 형성한다. 상기 소자분리막 및 상기 제1 홀 축적 영역 만을 선택적으로 덮는 제2 이온주입 마스크 패턴을 형성한다. 상기 제2 이온주입 마스크 패턴을 이용하여 상기 활성 영역 중 상기 제1 홀 축적 영역에 의해 적어도 일부가 포위되어 있는 영역에 선택적으로 제2 도전형의 불순물을 이온주입하여 상기 제1 홀 축적 영역 보다 더 얕은 깊이를 가지는 포토다이오드를 형성한다.
바람직하게는, 상기 제2 이온주입 마스크 패턴은 상기 제1 이온주입 마스크 패턴에 의하여 자기정렬되도록 형성된다.
본 발명에 따른 이미지 센서의 제조 방법에 있어서, 포토다이오드 영역 및 트랜지스터 영역을 각각 포함하는 복수의 단위 픽셀이 형성되는 APS (active pixel sensor) 영역을 포함하는 반도체 기판을 사용할 수 있다. 이 경우, 상기 포토다이 오드를 형성하는 단계는 상기 트랜지스터 영역을 덮는 포토레지스트 패턴과 상기 제2 이온주입 마스크 패턴을 이온주입 마스크로 이용하여 상기 포토다이오드 영역에 불순물 이온을 주입하는 단계를 포함한다.
본 발명에 따른 이미지 센서의 제조 방법은 상기 포토다이오드 형성 후, 상기 반도체 기판에 상기 제1 도전형의 불순물 이온을 주입하여 상기 포토다이오드의 위에서 상기 반도체 기판의 표면을 따라 위치되는 제2 홀 축적 영역을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 트랜지스터 영역에 트랜지스터 형성을 위한 복수의 게이트를 형성하는 단계는 상기 포토다이오드를 형성한 후 행해진다.
또한 본 발명에 따른 이미지 센서의 제조 방법에 있어서, 포토다이오드 영역 및 트랜지스터 영역을 각각 포함하는 복수의 단위 픽셀이 형성되는 APS (active pixel sensor) 영역과, 리드아웃 회로가 형성되는 로직 영역을 포함하는 반도체 기판을 사용할 수 있으며, 이 때 상기 제1 홀 축적 영역을 형성하기 전에 상기 로직 영역에서 상기 소자분리막 및 그 주변의 활성 영역이 노출되지 않도록 이들을 덮는 포토레지스트 패턴을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 제1 홀 축적 영역을 형성하는 단계에서는 상기 제1 이온주입 마스크 패턴 및 상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 불순물 이온을 주입한다.
상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 이미지 센서의 제조 방법에서는 포토다이오드 영역 및 트랜지스터 영역을 각각 포함하는 복수의 단위 픽셀이 형성되는 APS (active pixel sensor) 영역과, 리드아웃 회로가 형성되는 로직 영역을 포함하는 반도체 기판을 준비한다. 상기 APS 영역 및 로직 영역 위에 형성된 제1 마스크 패턴을 이용하여 상기 APS 영역 및 로직 영역에 활성 영역을 한정하는 소자분리막을 형성한다. 상기 APS 영역 및 로직 영역에서 상기 소자분리막의 주위에서 상기 활성 영역의 에지 부분이 소정의 폭 만큼 노출되도록 상기 제1 마스크 패턴의 폭을 감소시켜 상기 제1 마스크 패턴의 나머지 부분으로 이루어지는 제1 이온주입 마스크 패턴을 형성한다. 상기 로직 영역의 활성 영역이 노출되어 있지 않은 상태에서 상기 제1 이온주입 마스크 패턴을 이용하여 상기 APS 영역의 활성 영역에만 그 에지 부분에 선택적으로 제1 도전형의 불순물 이온을 주입하여 상기 반도체 기판의 상면으로부터 상기 소자분리막의 저면 보다 더 깊이 연장되는 제1 홀 축적 영역을 형성한다. 상기 APS 영역에서 상기 소자분리막 및 상기 제1 홀 축적 영역 만을 선택적으로 덮는 제2 이온주입 마스크 패턴을 형성한다. 상기 제2 이온주입 마스크 패턴을 이용하여 상기 APS 영역의 활성 영역 중 상기 제1 홀 축적 영역에 의해 적어도 일부가 포위되어 있는 영역에 선택적으로 제2 도전형의 불순물을 이온주입하여 상기 제1 홀 축적 영역 보다 더 얕은 깊이를 가지는 포토다이오드를 형성한다.
본 발명에 의하면, 고도의 스케일링의 결과로서 상기 제1 홀 축적 영역이 충분한 공정 마진 없이 최소화된 면적을 가지도록 설계된 경우에도 공정 설계에 따라 정확한 위치에 형성될 수 있다. 따라서, 공정 마진이 충분하지 않은 고집적 이미지 센서를 형성하는 데 있어서 포토다이오드의 유효 면적을 확보하면서 포토다이오드의 가장자리에서의 암전류 발생에 따른 화상 결함을 억제할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1은 본 발명에 따른 방법에 의하여 구현될 수 있는 이미지 센서의 일 예인 CIS의 구성도이다.
도 1을 참조하면, CIS(10)는 회로 기판상에 형성된 픽셀 어레이 영역(20) 및 CMOS 제어 회로(30)를 포함한다. 픽셀 어레이 영역(20)은 매트릭스(matrix) 형태로 배치된 복수의 단위 픽셀(22)을 포함한다. 상기 픽셀 어레이 영역(20)의 주위에 배치되어 있는 상기 CMOS 제어 회로(30)는 복수의 CMOS 트랜지스터들(도시되지 않음)로 구성되며, 상기 픽셀 어레이 영역(20)의 각 단위 픽셀(22)에 일정한 신호를 제공하거나 출력 신호를 제어한다.
CIS(10)의 단위 픽셀(22) 구조는 픽셀을 구성하는 요소에 따라 다양하며, 지금까지 1 ∼ 5개의 트랜지스터를 구비한 구조가 널리 응용되고 있다.
도 2는 본 발명에 따른 방법에 의하여 구현될 수 있는 이미지 센서의 일 예인 CIS의 단위 픽셀의 등가회로도이다. 도 2에는 1개의 포토다이오드 및 4개의 트랜지스터로 구성된 CIS 단위 픽셀(22)의 등가회로도가 예시되어 있다.
도 2를 참조하면, 단위 픽셀(22)은 광을 인가받아 광 전하를 생성하는 포토다이오드(PD), 상기 포토다이오드(PD)에서 생성된 신호 전하를 플로팅 확산 영역 (FD: floating diffusion region)에 운송하는 트랜스퍼 트랜지스터(Tx), 상기 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋(reset)시키는 리셋 트랜지스터(Rx), 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며 상기 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링(buffering)하는 드라이브 트랜지스터(Dx), 그리고 상기 단위 픽셀(22)을 선택하기 위한 스위칭(switching) 및 어드레싱(addressing) 역할을 하는 셀렉트 트렌지스터(Sx)를 포함한다. 도 2에 있어서, "RS"는 리셋 트랜지스터(Rx)의 게이트에 인가되는 신호이고, "TG"는 트랜스퍼 트랜지스터(Tx)의 게이트에 인가되는 신호이다.
도 3은 본 발명에 따른 이미지 센서의 제조 방법에 적용될 수 있는 예시적인 단위 픽셀들의 개략적인 레이아웃이다. 도 3에는 상호 인접한 2개의 단위 픽셀을 도시하였으며, 각 단위 픽셀은 도 2의 등가회로도에 대응하는 구성을 제공한다.
도 3을 참조하면, CIS의 단위 픽셀은 반도체 기판상의 픽셀 어레이 영역에서 소정 형상으로 정의되어 있는 활성 영역(110, 110')을 구비한다. 상기 활성 영역(110, 110')은 각각 포토다이오드(PD)가 형성되어 있는 포토다이오드 영역(110a) 및 트랜지스터가 형성되어 있는 트랜지스터 영역(110b)으로 구분되어 있다. 상기 활성 영역(110, 110')중 수광 영역인 상기 포토다이오드 영역(110a)은 단위 픽셀 내에서 반도체 기판의 소정 영역을 점유하도록 소정 형상, 예를 들면 평면상에서 볼 때 사각형으로 형성될 수 있다. 트랜지스터 영역(110b)은 포토다이오드 영역(110a)의 일부와 접하면서, 적어도 한 부분 이상 절곡된 라인 형태로 형성될 수 있다.
트랜스퍼 트랜지스터(Tx)의 게이트(120)는 활성 영역(110, 110')중 포토다이오드 영역(110a)과 트랜지스터 영역(110b)과의 경계면 부근에 배치된다. 상기 트랜스퍼 트랜지스터(Tx)는 상기 포토다이오드(PD)에 축적된 전하를 플로팅 확산 영역(FD)으로 전달하는 역할을 한다.
리셋 트랜지스터(Rx)의 게이트(130), 드라이브 트랜지스터(Dx)의 게이트(140), 및 셀렉트 트랜지스터(Sx)의 게이트(150)가 상기 활성 영역(110, 110')의 트랜지스터 영역(110b)에 상호 소정 간격을 두고 배치되어 있다. 도 3에 도시되어 있는 각 트랜지스터들의 배치 순서는 단지 예시에 불과하며, 경우에 따라 그 배치 순서가 달라질 수도 있다.
트랜스퍼 트랜지스터(Tx)의 게이트(120)와 리셋 트랜지스터(Rx)의 게이트(130)와의 사이의 활성 영역은 플로팅 확산 영역(FD)을 구성한다. 상기 플로팅 확산 영역(FD)은 상기 포토다이오드(PD)로부터 전달된 전하를 저장하고, 상기 리셋 트랜지스터(Rx)에서는 상기 플로팅 확산 영역(FD)을 주기적으로 리셋시킨다. 상기 드라이브 트랜지스터(Dx)는 상기 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링하는 역할을 한다.
상기 리셋 트랜지스터(Rx)의 소스에는 전원 공급 단자(VDD)가 연결되어 있다. 리셋 트랜지스터(Rx)의 게이트(130)에 리셋 전압(RS)(도 2 참조)이 인가되면 리셋 트랜지스터(Rx)가 온(ON) 되면서 플로팅 확산 영역(FD)의 포텐셜은 리셋 트랜지스터(Rx)의 소스에서의 VDD 전압에 의해 차징(charging)되고, 이는 플로팅 확산 영역(FD)을 소정의 전압 (VDD - Vth, Vth는 리셋 트랜지스터의 한계 전압)으로 리셋시키게 된다.
플로팅 확산 영역(FD)의 전하는 콘택(134) 및 콘택(144)을 상호 연결시키는 배선(도시 생략)을 통하여 드라이브 트랜지스터(Dx)의 게이트(140)에 인가되어, 셀렉트 트렌지스터(Sx)의 게이트(150)에 인가되는 선택 신호(SEL)에 의해 온(ON)되었던 셀렉트 트렌지스터(Sx)를 통해 흐르는 전류를 제어하게 된다. 상기 콘택(134) 및 콘택(144)을 상호 연결시키는 배선은 그 경로가 짧은 것이 유리하다. 이는 상기 배선을 구성하는 도전층에서의 커패시턴스 증가에 따른 변환효율 (coversion efficiency) 저하를 방지하기 위함이다. 상기 배선을 구성하는 데 있어서, 상기 콘택(134)은 반드시 동일한 활성 영역(110) 내에 있는 콘택(144)과 연결될 필요는 없으며, 필요에 따라 상기 배선의 단거리 경로 선택(routing)이 이루어질 수 있도록 하기 위하여 상기 콘택(134)이 인접한 활성 영역(110')에 있는 다른 콘택(144')과 연결될 수도 있다. 상기 셀렉트 트렌지스터(Sx)를 통해 흐르는 전류는 단위 화소의 출력단(OUT)에서 단위 화소의 출력 신호로서 출력되며, 이는 단위 화소의 출력단(OUT)에 연결되어 있는 부하 트랜지스터(도시 생략)에서 독출된다.
수광부인 포토다이오드(PD)에 빛이 입사되면, 상기 포토다이오드(PD)에서는 감지된 광량에 비례하여 EHP (electron-hole pair)를 생성한다. 이렇게 생성된 신호 전하에 의하여 트랜스퍼 트랜지스터(Tx)의 소스 노드의 포텐셜이 상기 신호 전하의 생성량에 비례하여 변화한다. 포토다이오드(PD)에서 생성된 신호 전하는 트랜 스퍼 트랜지스터(Tx)의 게이트 장벽에 의해 포토다이오드(PD)에 구속되어 있게 된다.
트랜스퍼 트랜지스터(Tx)의 게이트(120)에 리셋 전압(RS)과 비슷한 전압(TG) 펄스를 인가하여 리셋 트랜지스터(Rx)가 오프(OFF) 상태에서 트랜스퍼 트랜지스터(Tx)가 온(ON) 상태로 되면, 포토다이오드(PD)에 축적되어 있던 신호 전하는 플로팅 확산 영역(FD)으로 전달된다. 전달된 신호 전하량에 비례하여 플로팅 확산 영역(FD)의 포텐셜이 변하며, 동시에 셀렉트 트랜지스터(Sx)의 게이트 바이어스가 변화된다. 상기한 바와 같이 플로팅 확산 영역(FD)의 포텐셜이 변화됨으로써 셀렉트 트랜지스터(Sx)의 소스 포텐셜 변화가 초래된다. 셀렉트 트렌지스터(Sx)를 통해 흐르는 전류는 단위 화소의 출력단(OUT)에서 새로운 출력 전압으로 출력된다.
그 후, 다시 리셋 트랜지스터(Rx)가 온(ON) 되면서 플로팅 확산 영역(FD)의 포텐셜이 VDD 전압으로 차징된다. 상기와 같은 과정이 반복되면서 출력단(OUT)에서의 출력 신호 변화를 독출한다.
도 4a 내지 도 4j는 본 발명의 바람직한 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 실시예에서는 도 3을 참조하여 설명한 바와 같은 CIS를 제조하는 방법을 예로 들어 설명한다. 도 4a 내지 도 4j에는 도 3의 IV - IV'선 단면에 대응되는 도면이다. 도 4a 내지 도 4j에 있어서, 도 3에서와 동일한 참조 부호는 동일 부재를 나타낸다.
먼저 도 4a를 참조하면, 포토다이오드 영역 및 트랜지스터 영역을 각각 포함 하는 복수의 단위 픽셀이 형성되는 APS (active pixel sensor) 영역과, 리드아웃 회로가 형성되는 로직 영역을 포함하는 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)상에 패드 산화막(102) 및 질화막(104)의 적층 구조로 이루어지는 하드마스크를 형성한다. 상기 하드마스크에 의하여 상기 반도체 기판(100)의 활성 영역이 정의된다. 상기 하드마스크를 식각 마스크로 하여 상기 반도체 기판(100)을 소정 깊이로 식각하여 트렌치(106)를 형성한다. 상기 트렌치(106)에 의하여 상기 반도체 기판(100)의 활성 영역이 한정된다. 상기 하드마스크를 구성하는 질화막(104)은 후속의 이온 주입 공정시 이온주입 마스크로 이용되는 것으로서, 약 700 ∼ 800Å의 비교적 얇은 두께로 형성되는 것이 바람직하다.
도 4b를 참조하면, 제1 포토레지스트 패턴(112)을 이온주입 마스크로 이용하여 상기 반도체 기판(100)의 APS (active pixel sensor) 영역에 있는 트렌치(106) 부분에 선택적으로 P형 불순물을 이온주입하여 상기 반도체 기판(100) 내에서 트렌치(106)의 아래에 필드 소자분리용 이온주입 영역(108)을 형성한다.
도 4c를 참조하면, 상기 제1 포토레지스트 패턴(112)을 제거한 후, 산화막(114), 예를 들면 HDP (high density plasma) 산화막을 상기 트렌치(106)가 채워지도록 증착한 후, 상기 질화막(104)의 상면이 노출될 때까지 CMP (chemical mechanical polishing) 방법에 의하여 평탄화한다.
도 4d를 참조하면, 상기 질화막(104)에 의하여 포위되어 있는 상기 산화막(114)을 에치백(etchback)하여, 상기 질화막(104)의 상면(104t)보다는 낮고 상기 반도체 기판(100)의 상면(100t)보다는 높은 레벨의 상면(114t)을 가지는 소자분리 막(114a)을 형성한다. 상기 소자분리막(114a)의 상면(114t)은 상기 반도체 기판(100)의 상면(100t)보다 바람직하게는 약 100 ∼ 900Å, 특히 바람직하게는 100 ∼ 600Å의 높이(H) 만큼 높게 형성되도록 한다. 이와 같이 상기 소자분리막(114a)의 상면(114t)을 높게 형성하는 이유는 후속 공정에서 복수 회 반복되는 세정 공정을 거치면서 소모되는 양을 고려한 것이다.
도 4e를 참조하면, 상기 반도체 기판(100)상의 산화막 및 실리콘 재료에 대하여 선택비 있는 식각 조건하에서 상기 질화막(104)을 등방성 습식 식각한다. 이 때, 식각액으로서 예를 들면 인산 용액을 사용할 수 있다. 상기 등방성 습식 시각에 의하여 상기 질화막(104)의 측벽 및 상면으로부터 소정량이 제거되어, 상기 활성 영역(110)중 상기 소자분리막(114a)에 근접한 부분의 위에 있던 질화막(104)의 일부가 소정 폭(W) 만큼 제거되고 남아 있는 질화막(104)의 일부로 이루어지는 제1 이온주입 마스크 패턴(104a)이 얻어진다. 상기 제1 이온주입 마스크 패턴(104a)의 주위에서는 포토다이오드(PD) 형성 예정 영역의 에지 부분이 상기 폭(W) 만큼 노출된다. 상기 폭(W)은 포토다이오드(PD) (도 3 참조)와 그에 근접한 소자분리막(114a)과의 사이에서 암전류 발생 원인을 제거하기 위하여 미리 설정한 이온주입 예정 영역의 폭으로 결정되는 값이 되도록 상기 습식 식각 공정 조건을 제어한다.
도 5는 상기 반도체 기판(100)상의 소정 영역 내에서 반복 형성되어 있는 활성 영역(110)과, 그 위를 덮고 있는 상기 제1 이온주입 마스크 패턴(104a)의 평면 배치를 보여주는 도면이다.
도 4f를 참조하면, 상기 반도체 기판(100)상의 소자분리막(114a)중 포토다이오드(PD) 형성 예정 영역 주위에 존재하는 소자분리막(114a)을 제외한 나머지 소자분리막(114a), 예를 들면 반도체 기판(100)의 로직 영역 내에 있는 소자분리막(114a) 및 그 주변의 활성 영역이 노출되지 않도록 그 위를 제2 포토레지스트 패턴(116)으로 덮는다. 상기 제2 포토레지스트 패턴(116)은 상기 제1 이온주입 마스크 패턴(104a)의 위에 형성된다. 그 후, 상기 제1 이온주입 마스크 패턴(104a) 및 제2 포토레지스트 패턴(116)을 이온주입 마스크로 사용하여 상기 APS 영역에서 상기 소자분리막(114a) 주변에 접해 있는 활성 영역(110)의 에지 영역에 P형 불순물 이온을 주입하여, 상기 활성 영역(110)의 에지 부분중 포토다이오드(PD) 형성 예정 영역과 상기 소자분리막(114a)과의 사이에 제1 홀 축적 영역(118)을 형성한다. 여기서, 상기 제1 홀 축적 영역(118)은 상기 반도체 기판(100)의 상면으로부터 상기 소자분리막(114a)의 저면 보다 더 깊이 연장되도록 형성된다. 상기 P형 불순물로서 예를 들면 B 또는 BF2 이온를 주입할 수 있다. 도 5에서, 상기 활성 영역(110)의 에지 부분에서 상기 제1 이온주입 마스크 패턴(104a)으로 덮여 있지 않은 상태로 폭 "G1" 및 폭 "G2" 만큼 연장되어 있는 영역이 상기 제1 홀 축적 영역(118)에 해당하는 부분이다. 상기 제1 홀 축적 영역(118)을 형성함으로써 포토다이오드의 가장자리 즉 소자분리막(114a)에 근접한 부분에서의 실리콘 댕글링 본드, 결정 결함 등으로 인한 암전류 발생될 가능성을 줄일 수 있다. 즉, 상기 소자분리막(114a)에 근접한 부분에서의 실리콘 댕글링 본드에서 열적으로 발생된 전자-홀 쌍들 중 홀은 상기 제1 홀 축적 영역(118)을 통하여 접지된 기판으로 확산되고, 전자는 상기 제1 홀 축적 영역(118)에 확산되는 과정에서 정공과 재결합 (recombination)하여 소멸한다. 따라서, 열적으로 발생된 전자가 N형의 포토다이오드에 축적되는 것을 줄여 암전류를 감소시킬 수 있게 된다.
도 4g를 참조하면, 상기 제2 포토레지스트 패턴(116)을 제거한다. 현재의 공정 단계까지 진행되는 동안 상기 소자분리막(114a)은 이온주입 후 세정 공정, 상기 제2 포토레지스트 패턴(116)의 제거 후 세정 공정 등을 거치면서 그 상면의 높이가소량씩 낮아진다.
상기 제1 이온주입 마스크 패턴(104a)이 남아 있는 상기 반도체 기판(100)의 상면에 산화막 및 질화막에 대하여 특정 식각액에 대한 식각 선택비가 있는 물질, 예를 들면 폴리실리콘을 전면 증착한 후, 상기 제1 이온주입 마스크 패턴(104a)의 상면이 노출될 때까지 CMP 공정으로 평탄화하여 상기 제1 이온주입 마스크 패턴(104a)을 통하여 노출되는 부분을 덮는 제2 이온주입 마스크 패턴(204)을 형성한다. 그 결과, 상기 제2 이온주입 마스크 패턴(204)은 상기 제1 이온주입 마스크 패턴(104a)에 의해 자기정렬되어 포토다이오드(PD) 형성 예정 영역에 근접한 소자분리막(114a) 및 그 주위에 형성된 상기 제1 홀 축적 영역(118)의 상부를 덮도록 형성된다.
도 4h를 참조하면, 상기 제1 이온주입 마스크 패턴(104a)을 선택적으로 제거한다. 상기 제1 이온주입 마스크 패턴(104a)을 선택적으로 제거하기 위하여 예를 들면 인산 용액을 이용하는 습식 식각 공정을 행할 수 있다.
도 4i를 참조하면, 상기 반도체 기판(100)상의 로직 영역과, APS 영역 중 트랜지스터 영역 만을 덮는 제3 포토레지스트 패턴(216)을 형성한다. 즉, 포토다이오드(PD) 형성 예정 영역과 그에 근접한 소자분리막(114a)이 형성되어 있는 영역은 상기 제3 포토레지스트 패턴(216)에 의하여 덮이지 않는다.
상기 제3 포토레지스트 패턴(216) 및 제2 이온주입 마스크 패턴(204)을 각각 이온주입 마스크로 사용하여 상기 반도체 기판(100)의 포토다이오드(PD) 형성 예정 영역에 N형 불순물 이온을 주입하여 상기 제1 홀 축적 영역(118) 보다 더 얕은 깊이를 가지는 포토다이오드(220)를 형성한다. 상기 N형 불순물로서 예를 들면 As 이온을 사용할 수 있다.
도 6은 상기 반도체 기판(100)상의 소정 영역 내에서 반복 형성되어 있는 활성 영역(110)과, 그 위를 덮고 있는 상기 제2 이온주입 마스크 패턴(204) 및 제3 포토레지스트 패턴(216)의 평면 배치를 보여주는 도면이다. 도 6에서, 상기 활성 영역(110)의 에지 부분에서 상기 제1 이온주입 마스크 패턴(104a)으로 덮여 있지 않은 상태로 폭 "G1" 및 폭 "G2" 만큼 연장되어 있는 영역이 상기 제1 홀 축적 영역(118)에 해당하는 부분이다.
도 4j를 참조하면, 상기 제3 포토레지스트 패턴(216) 및 제2 이온주입 마스크 패턴(204)을 제거한다. 상기 제3 포토레지스트 패턴(216)을 제거하기 위하여 통상의 애싱(ashing) 및 스트립(strip) 공정을 이용할 수 있다. 상기 제2 이온주입 마스크 패턴(204)을 제거하기 위하여 산화막에 대하여 선택비를 가지는 조건하에서 CDE (chemical dry etching) 공정을 행할 수 있다.
그 후, 상기 패드 산화막(102)을 제거하고, 다시 반도체 기판(100) 상면에 게이트 절연막(252) 및 도전층을 순차 적층한 후, 이들을 패터닝하여 APS 영역의 트랜지스터 영역에 단위 픽셀(22) (도 2 참조) 구성에 필요한 복수의 게이트들 (120, 130, 140, 150)을 형성한다. 그 후, 상기 반도체 기판(100)의 상면중 포토다이오드 영역만을 노출시키는 소정의 포토레지스트 패턴(도시 생략)을 이온주입 마스크로 이용하여 포토다이오드 영역에 P형 불순물을 이온주입하여 상기 포토다이오드(220)의 위에서 상기 반도체 기판(100)의 표면을 따라 위치되는 제2 홀 축적 영역(240)을 형성한다. 상기 제2 홀 축적 영역(240) 형성을 위한 이온 주입시 예를 들면 B 또는 BF2 이온을 사용할 수 있다. 상기 제2 홀 축적 영역(240)을 형성함으로써 포토다이오드 영역 중 상기 반도체 기판(100)의 표면 부근에서의 실리콘 댕글링 본드, 결정 결함 등으로 인한 암전류 발생 가능성을 줄일 수 있다.
상기 반도체 기판(100)의 APS 영역 중 트랜지스터 영역에서 상기 복수의 게이트들(120, 130, 140, 150)을 포함하는 각 트랜지스터를 형성하는 데 필요한 각종 웰(도시 생략), 불순물 확산 영역(162), 소스/드레인(164) 등을 형성하기 위한 이온주입 공정은 통상의 공정에 따른다. 그 후, 통상의 방법에 의하여 필요한 배선 형성 공정을 실시하여 CIS를 완성한다.
상기 설명한 바와 같이, 본 발명에 따른 이미지 센서의 제조 방법에서는 소자분리막(114a)과 포토다이오드(220)와의 사이에서 활성 영역(110)의 에지 부분에 제1 홀 축적 영역(118)을 형성하는 데 있어서, CD 편차, 패턴의 측벽 프로파일 불량, 미스얼라인 등과 같은 공정 변수에 의해 악영향을 받을 수 있는 포토 공정을 이용하지 않는다. 즉, 본 발명에 따른 이미지 센서의 제조 방법에서는 소자분리막(114a)과 포토다이오드(220)와의 사이에서 활성 영역(110)의 에지 부분에 제1 홀 축적 영역(118)을 형성하기 위하여, 활성 영역(110)을 정의하는 상기 소자분리막(114a) 형성시 사용된 하드 마스크로부터 얻어지는 제1 이온주입 마스크 패턴(104a)을 이온주입 마스크로 이용한다. 또한, 활성 영역(110) 내에서 상기 제1 홀 축적 영역(118)에 의하여 포위되는 포토다이오드(220)를 형성하기 위한 이온주입 공정시에는 상기 제1 이온주입 마스크 패턴(104a)에 의해 자기정렬되어 형성되는 제2 이온주입 마스크 패턴(204)을 이온주입 마스크로 이용한다. 따라서, 고도의 스케일링의 결과로서 상기 제1 홀 축적 영역(118)이 충분한 공정 마진 없이 최소화된 면적을 가지도록 설계된 경우에도 공정 설계에 따라 정확한 위치에 형성될 수 있다.
도 4a 내지 도 4j를 참조하여 설명한 본 발명에 따른 예시적인 이미지 센서의 제조 방법에서는 CIS의 경우를 예로 들어 설명하였으나, 이는 단지 예시에 불과한 것으로, 본 발명은 이에 한정되는 것은 아니다. 예를 들면 본 발명에 따른 이미지 센서의 제조 방법은 CCD 이미지 센서의 제조 방법에도 마찬가지로 적용될 수 있다. 즉, CCD 이미지 센서의 경우에 있어서, 포토다이오드의 가장자리에 소자분리막이 근접해 있는 경우, 포토다이오드 영역에 있는 활성 영역의 에지 부분에 홀 축적 영역을 형성하기 위한 이온 주입 공정과 상기 홀 축적 영역에 의해 포위되는 포토다이오드를 형성하기 위한 이온주입 공정을 행하는 데 있어서, 본 발명의 사상을 일탈하지 않고 도 4a 내지 도 4i를 참조하여 설명한 바와 같은 공정을 유사하게 적용할 수 있음은 이 기술 분야에 숙련된 자이면 잘 알 수 있을 것이다.
상기 설명한 바와 같이, 본 발명에 따른 이미지 센서의 제조 방법에서는 반도체 기판에 활성 영역을 정의하기 위한 소자분리막 형성시 사용되었던 하드마스크의 일부로 이루어지는 제1 이온주입 마스크 패턴을 이용하여 상기 활성 영역의 에지 부분에만 선택적으로 제1 도전형의 불순물 이온을 주입하여 제1 홀 축적 영역을 형성한다. 그 후, 상기 제1 이온주입 마스크 패턴에 대하여 자기정렬되도록 형성되는 제2 이온주입 마스크 패턴을 이용하여 상기 제1 홀 축적 영역에 의해 적어도 일부가 포위되어 있는 영역에 선택적으로 제2 도전형의 불순물을 이온주입하여 포토다이오드를 형성한다. 따라서, 고도의 스케일링의 결과로서 상기 제1 홀 축적 영역(118)이 충분한 공정 마진 없이 최소화된 면적을 가지도록 설계된 경우에도 공정 설계에 따라 정확한 위치에 형성될 수 있다. 따라서, 공정 마진이 충분하지 않은 고집적 이미지 센서를 형성하는 데 있어서 포토다이오드의 유효 면적을 확보하면서 포토다이오드의 가장자리에서의 암전류 발생에 따른 화상 결함을 억제할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 반도체 기판상에 형성된 제1 마스크 패턴을 이용하여 상기 반도체 기판에 활성 영역을 한정하는 소자분리막을 형성하는 단계와,
    상기 소자분리막의 주위에서 상기 활성 영역의 에지 부분이 소정의 폭 만큼 노출되도록 상기 제1 마스크 패턴의 폭을 감소시켜 상기 제1 마스크 패턴의 나머지 부분으로 이루어지는 제1 이온주입 마스크 패턴을 형성하는 단계와,
    상기 제1 이온주입 마스크 패턴을 이용하여 상기 활성 영역의 에지 부분에만 선택적으로 제1 도전형의 불순물 이온을 주입하여 상기 반도체 기판의 상면으로부터 상기 소자분리막의 저면 보다 더 깊이 연장되는 제1 홀 축적 영역을 형성하는 단계와,
    상기 소자분리막 및 상기 제1 홀 축적 영역 만을 선택적으로 덮는 제2 이온주입 마스크 패턴을 형성하는 단계와,
    상기 제2 이온주입 마스크 패턴을 이용하여 상기 활성 영역 중 상기 제1 홀 축적 영역에 의해 적어도 일부가 포위되어 있는 영역에 선택적으로 제2 도전형의 불순물을 이온주입하여 상기 제1 홀 축적 영역 보다 더 얕은 깊이를 가지는 포토다이오드를 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 이온주입 마스크 패턴은 상기 제1 이온주입 마스크 패턴에 의하여 자기졍렬되도록 형성되는 것을 특징으로 하는 이미지 센서의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 이온주입 마스크 패턴 및 상기 제2 이온주입 마스크 패턴은 서로 다른 물질로 이루어진 것을 특징으로 하는 이미지 센서의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 이온주입 마스크 패턴은 실리콘 질화물로 이루어지고, 상기 제2 이온주입 마스크 패턴은 폴리실리콘으로 이루어지는 것을 특징으로 하는 이미지 센서의 제조 방법.
  5. 제1항에 있어서,
    상기 소자분리막을 형성하는 단계는
    상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계와,
    상기 트렌치 내부를 상기 제1 마스크 패턴의 상면과 동일한 높이의 상면을 가지는 절연막으로 매립하는 단계와,
    상기 절연막을 그 상부로부터 일부 제거하여 상기 반도체 기판의 상면 보다 높은 레벨의 상면을 가지는 상기 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  6. 제1항에 있어서,
    상기 반도체 기판은 포토다이오드 영역 및 트랜지스터 영역을 각각 포함하는 복수의 단위 픽셀이 형성되는 APS (active pixel sensor) 영역을 포함하고,
    상기 포토다이오드를 형성하는 단계는 상기 트랜지스터 영역을 덮는 포토레지스트 패턴과 상기 제2 이온주입 마스크 패턴을 이온주입 마스크로 이용하여 상기 포토다이오드 영역에 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  7. 제1항 또는 제6항에 있어서,
    상기 포토다이오드 형성 후, 상기 반도체 기판에 상기 제1 도전형의 불순물 이온을 주입하여 상기 포토다이오드의 위에서 상기 반도체 기판의 표면을 따라 위치되는 제2 홀 축적 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  8. 제6항에 있어서,
    상기 포토다이오드를 형성한 후 상기 트랜지스터 영역에 트랜지스터 형성을 위한 복수의 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 기판은 포토다이오드 영역 및 트랜지스터 영역을 각각 포함하는 복수의 단위 픽셀이 형성되는 APS (active pixel sensor) 영역과, 리드아웃 회로가 형성되는 로직 영역을 포함하고,
    상기 제1 홀 축적 영역을 형성하기 전에 상기 로직 영역에서 상기 소자분리막 및 그 주변의 활성 영역이 노출되지 않도록 이들을 덮는 포토레지스트 패턴을 형성하는 단계를 더 포함하고,
    상기 제1 홀 축적 영역을 형성하는 단계에서는 상기 제1 이온주입 마스크 패턴 및 상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 불순물 이온을 주입하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  10. 제9항에 있어서,
    상기 포토레지스트 패턴은 상기 제1 이온주입 마스크 패턴의 위에 형성되는 것을 특징으로 하는 이미지 센서의 제조 방법.
  11. 포토다이오드 영역 및 트랜지스터 영역을 각각 포함하는 복수의 단위 픽셀이 형성되는 APS (active pixel sensor) 영역과, 리드아웃 회로가 형성되는 로직 영역을 포함하는 반도체 기판을 준비하는 단계와,
    상기 APS 영역 및 로직 영역 위에 형성된 제1 마스크 패턴을 이용하여 상기 APS 영역 및 로직 영역에 활성 영역을 한정하는 소자분리막을 형성하는 단계와,
    상기 APS 영역 및 로직 영역에서 상기 소자분리막의 주위에서 상기 활성 영역의 에지 부분이 소정의 폭 만큼 노출되도록 상기 제1 마스크 패턴의 폭을 감소시켜 상기 제1 마스크 패턴의 나머지 부분으로 이루어지는 제1 이온주입 마스크 패턴을 형성하는 단계와,
    상기 로직 영역의 활성 영역이 노출되어 있지 않은 상태에서 상기 제1 이온주입 마스크 패턴을 이용하여 상기 APS 영역의 활성 영역에만 그 에지 부분에 선택적으로 제1 도전형의 불순물 이온을 주입하여 상기 반도체 기판의 상면으로부터 상기 소자분리막의 저면 보다 더 깊이 연장되는 제1 홀 축적 영역을 형성하는 단계와,
    상기 APS 영역에서 상기 소자분리막 및 상기 제1 홀 축적 영역 만을 선택적으로 덮는 제2 이온주입 마스크 패턴을 형성하는 단계와,
    상기 제2 이온주입 마스크 패턴을 이용하여 상기 APS 영역의 활성 영역 중 상기 제1 홀 축적 영역에 의해 적어도 일부가 포위되어 있는 영역에 선택적으로 제2 도전형의 불순물을 이온주입하여 상기 제1 홀 축적 영역 보다 더 얕은 깊이를 가지는 포토다이오드를 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 이온주입 마스크 패턴은 상기 APS 영역 및 로직 영역에 각각 형성되고,
    상기 제2 이온주입 마스크 패턴은 상기 제1 이온주입 마스크 패턴에 의하여 자기졍렬되도록 형성되는 것을 특징으로 하는 이미지 센서의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 이온주입 마스크 패턴 및 상기 제2 이온주입 마스크 패턴은 서로 다른 물질로 이루어진 것을 특징으로 하는 이미지 센서의 제조 방법.
  14. 제11항에 있어서,
    상기 제1 이온주입 마스크 패턴은 실리콘 질화물로 이루어지고, 상기 제2 이온주입 마스크 패턴은 폴리실리콘으로 이루어지는 것을 특징으로 하는 이미지 센서의 제조 방법.
  15. 제11항에 있어서,
    상기 소자분리막을 형성하는 단계는
    상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계와,
    상기 트렌치 내부를 상기 제1 마스크 패턴의 상면과 동일한 높이의 상면을 가지는 절연막으로 매립하는 단계와,
    상기 절연막을 그 상부로부터 일부 제거하여 상기 반도체 기판의 상면 보다 높은 레벨의 상면을 가지는 상기 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  16. 제11항에 있어서,
    상기 포토다이오드를 형성하는 단계는 상기 APS 영역의 트랜지스터 영역 및 상기 로직 영역을 덮는 포토레지스트 패턴과 상기 제2 이온주입 마스크 패턴을 이온주입 마스크로 이용하여 상기 포토다이오드 영역에 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  17. 제11항에 있어서,
    상기 포토다이오드 형성 후, 상기 반도체 기판의 포토다이오드 영역에 상기 제1 도전형의 불순물 이온을 주입하여 상기 포토다이오드의 위에서 상기 반도체 기판의 표면을 따라 위치되는 제2 홀 축적 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  18. 제11항에 있어서,
    상기 포토다이오드를 형성한 후 상기 APS 영역의 트랜지스터 영역에 트랜지스터 형성을 위한 복수의 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  19. 제11항에 있어서,
    상기 제1 홀 축적 영역을 형성하기 전에 상기 로직 영역에서 상기 소자분리막 및 그 주변의 활성 영역이 노출되지 않도록 이들을 덮는 포토레지스트 패턴을 형성하는 단계를 더 포함하고,
    상기 제1 홀 축적 영역을 형성하는 단계에서는 상기 제1 이온주입 마스크 패턴 및 상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 반도체 기판에 불순물 이온을 주입하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  20. 제19항에 있어서,
    상기 포토레지스트 패턴은 상기 제1 이온주입 마스크 패턴의 위에 형성되는 것을 특징으로 하는 이미지 센서의 제조 방법.
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