JP5214904B2

JP5214904B2 - 固体撮像素子の製造方法

Info

Publication number: JP5214904B2
Application number: JP2007104554A
Authority: JP
Inventors: 雅俊木村; 裕己本田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-04-12
Filing date: 2007-04-12
Publication date: 2013-06-19
Anticipated expiration: 2027-04-12
Also published as: US20080254564A1; US20100213567A1; US7732239B2; US8030693B2; JP2008263050A

Description

本発明は、固体撮像素子の製造方法に関する。

特許文献１〜７に記載されているように、一般的に、露光装置での１回の露光面積よりも大きな表面積を有する半導体装置を半導体基板に形成する際には、当該半導体基板上のフォトレジストに対しては分割露光が行われる。つまり、当該フォトレジストを複数の露光領域に分割し、当該複数の露光領域のそれぞれに対して個別に露光処理が行われる。

特開平６−１２４８６９号公報特開平１１−２２０１１６号公報特開平９−２９８１５５号公報特開平９−１９０９６２号公報特開平５−６２８７４号公報特開２００３−５３４６号公報特開平５−６８４９号公報

分割露光処理では、フォトレジストに対するフォトマスクの位置決め精度などによって、フォトレジストにおける互いに隣接する２つの露光領域において、一方の露光領域を露光する際に使用されるマスクパターンと、他方の露光領域を露光する際に使用されるマスクパターンとの間に位置ずれが発生することがある。その結果、パターンニング後のフォトレジストでは、互いに隣接する２つの露光領域の間でレジストパターンの位置ずれが発生することがある。したがって、レジストパターンの位置ずれが発生する箇所である、分割露光の境界線の位置によっては、半導体装置の特性が大きく劣化することがあり、当該境界線の位置をどのように設定するかは重要な問題である。特に、複数の画素部を備える固体撮像素子においては、素子の微細化のために複数の画素部はできるだけ密集して配置されることから、上記のレジストパターンの位置ずれが画素部の特性に与える影響は非常に大きく、分割露光の境界線の位置をどのように設定するかは非常に重要である。

一方で、分割露光処理を使用して固体撮像素子を製造する場合には、マスクパターンの設計誤差や露光条件の設定誤差などによって、フォトレジストにおいて互いに隣接する２つの露光領域の間でレジストパターンの寸法が異なることがある。その結果、半導体チップにおいては、分割露光の境界線を挟む２つの領域の間で、形成された素子の寸法が異なることがある。また、フォトレジストにおいて、同一の露光領域内であっても、他の露光領域との境界線付近でのレジストパターンと、当該境界線よりも離れた中央付近でのレジストパターンとでは、寸法が異なることがある。その結果、半導体チップにおいては、露光領域の境界線付近での素子寸法と、当該境界線よりも離れた位置での素子寸法とが異なることがある。

このように、分割露光の境界線を基準として、レジストパターンや素子の寸法が変化することがあり、レジストパターンの寸法検査や、素子の寸法検査を行う際には、分割露光処理での境界線がどの位置に設定されたかを把握する必要がある。

そこで、本発明は上述の問題に鑑みて成されたものであり、固体撮像素子の性能劣化を抑制することが可能な分割露光技術を提供することを第１の目的とする。

また、分割露光処理での露光境界線の位置を容易に把握することが可能な技術を提供することを第２の目的とする。

この発明の一実施形態の固体撮像素子の製造方法では、まず、半導体基板を準備する。そして、半導体基板上に保護膜を介してフォトレジストを形成する。次に、フォトマスクを使用してフォトレジストを露光する。このとき、フォトレジストを分割露光する。つまり、フォトレジストを複数の露光領域に分割し、当該複数の露光領域のそれぞに対して個別に露光処理を行う。フォトレジストを分割露光する際には、その境界線は、少なくとも、半導体基板において、画素部が形成される活性領域が区画される領域上に位置している。次に、露光されたフォトレジストを現像して、当該フォトレジストをパターンニングする。その後、パターンニング後のフォトレジストから露出する保護膜を除去して、続いてフォトレジストを除去する。次に、保護膜から露出する半導体基板を酸化して、素子分離構造を半導体基板に形成する。これにより、半導体基板には、素子分離構造によって、画素部が形成される活性領域が区画される。

また、この発明の一実施形態の固体撮像素子は、素子分離構造によって活性領域が区画された半導体基板と、当該活性領域に形成された画素部とを備えている。活性領域は、複数の不純物領域がそれぞれ形成された複数の部分活性領域を有している。複数の部分活性領域は、上面視上での周縁に段差が生じるように上面視上で一方向にずれた形状を成す部分活性領域を含んでいる。

この発明の一実施形態の固体撮像素子の製造方法によれば、画素部が形成される活性領域を半導体基板に区画する際に使用されるフォトレジストを分割露光する際には、その境界線が、少なくとも、半導体基板において活性領域が区画される領域上に位置しているため、当該境界線が半導体基板において素子分離構造が形成される領域上のみに位置している場合と比較して、素子分離構造における寸法変化が生じる部分を小さくすることができる。素子分離構造に寸法変化が生じると素子間の電気的絶縁性が劣化することから、素子分離構造における寸法変化が生じる部分を小さくすることによって、固体撮像素子の性能劣化を抑制できる。

また、この発明の一実施形態の固体撮像素子によれば、画素部が形成された活性領域は、上面視上での周縁に段差が生じるように上面視上で一方向にずれた形状を成す部分活性領域を含んでいるため、半導体基板に活性領域を区画する場合に、当該部分活性領域の段差の位置を境界としてフォトレジストに対して分割露光している際には、当該段差を検出することによって、分割露光の境界線の位置を容易に把握することができる。

図１は本発明の実施の形態に係る固体撮像素子の構成を示す図である。本実施の形態に係る固体撮像素子は、ＣＭＯＳイメージセンサーであって、図１に示されるように、画素アレイ部１と、読み出し回路２，３と、出力回路４と、行選択回路５と、制御回路６とを備えている。

画素アレイ部１では、複数の画素部１０が行列状に配置されている。図中のＸ軸方向は画素部１０が配列されている行方向を示し、当該Ｘ軸方向に垂直なＹ軸方向は画素部１０が配列されている列方向を示している。複数の画素部１０のそれぞれは、照射される光の強度に応じた信号を生成する。行選択回路５は、複数の画素部１０を行単位で選択する。行選択回路５によって選択された画素部１０は、生成した信号を後述する出力線ＯＬに出力する。読み出し回路２，３は、画素アレイ部１を間に挟むようにＹ軸方向で互いに対向して配置されている。読み出し回路２，３のそれぞれは、画素部１０から出力線ＯＬに出力された信号を読み出して出力回路４に出力する。読み出し回路２は、複数の画素部１０のうち、当該読み出し回路２側の半分の画素部１０の信号を読み出し、読み出し回路３は、当該読み出し回路３側の残りの半分の画素部１０の信号を読み出す。出力回路４は、読み出し回路２，３が読み出した画素部１０の信号を、本固体撮像素子の外部に出力する。制御回路６は、本固体撮像素子全体の動作を統括的に管理し、本固体撮像素子の他の構成要素の動作を制御する。

図２は各画素部１０の回路構成を示す図である。図２に示されるように、画素部１０は、光電変換を行うフォトダイオードＰＤと、フォトダイオードＰＤで発生した電荷を転送する転送トランジスタＴＸと、転送トランジスタＴＸから転送される電荷を蓄積するフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位を増幅する増幅トランジスタＡＭＩと、増幅トランジスタＡＭＩで増幅された電位を、読み出し回路２，３の一方に接続された出力線ＯＬに出力するか否かを選択する選択トランジスタＳＥＬと、フォトダイオードＰＤのカソード及びフローティングディフュージョンＦＤの電位を所定電位に初期化するリセットトランジスタＲＳＴとを備えている。転送トランジスタＴＸ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩ及び選択トランジスタＳＥＬのそれぞれは、例えばＮＭＯＳトランジスタである。

フォトダイオードＰＤのアノードには、マイナス側電源電位である接地電位ＧＮＤが印加され、そのカソードは、転送トランジスタＴＸのソースに接続されている。フローティングディフュージョンＦＤは、転送トランジスタＴＸのドレインと、リセットトランジスタＲＳＴのソースと、増幅トランジスタＡＭＩのゲートとに接続されている。リセットトランジスタＲＳＴのドレインと、増幅トランジスタＡＭＩのドレインとには、プラス側電源電位ＶＣＣが印加される。増幅トランジスタＡＭＩのソースは、選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは、上述の読み出し回路２，３のいずれか一方に接続された出力線ＯＬに接続されている。

次に画素部１０の動作について説明する。まず、転送トランジスタＴＸ及びリセットトランジスタＲＳＴのゲートに所定電位が印加されて、転送トランジスタＴＸ及びリセットトランジスタＲＳＴがともにオン状態となる。そうすると、フォトダイオードＰＤに残存する電荷及びフローティングディフュージョンＦＤに蓄積された電荷がプラス側電源電位ＶＣＣに向かって流れて、フォトダイオードＰＤ及びフローティングディフュージョンＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴがオフ状態となる。

次に、入射光がフォトダイオードＰＤのＰＮ接合に照射されて、フォトダイオードＰＤで光電変換が発生する。その結果、フォトダイオードＰＤに電荷が発生する。この電荷は、転送トランジスタＴＸによってすべてフローティングディフュージョンＦＤに転送される。フローティングディフュージョンＦＤは転送されてきた電荷を蓄積する。これにより、フローティングディフュージョンＦＤの電位が変化する。

次に、選択トランジスタＳＥＬがオン状態となると、変化後のフローティングディフュージョンＦＤの電位が、増幅トランジスタＡＭＩによって増幅されて、その後、出力線ＯＬに出力される。そして、読み出し回路２，３の一方は、出力線ＯＬの電位を読み出す。

図３，４は画素部１０の構造を示す上面図である。図５は図３中の矢視Ａ−Ａにおける断面構造を示す図である。図３では、説明の便宜上、活性領域ＡＲよりも上方の構造についてはゲート電極２０及びコンタクトプラグ４０のみを示している。

図３〜５に示されるように、Ｎ型の半導体基板１の上面内には、Ｐ^-型のウェル領域２が形成されている。そして、ウェル領域２上には、半導体基板１に活性領域ＡＲを区画する素子分離構造３が形成されている。複数の画素部１０はこの活性領域ＡＲに形成されている。素子分離構造３は例えばシリコン酸化膜から成る。

ウェル領域２の上面内には、接地電位ＧＮＤが印加されるＰ⁺型不純物領域１７と、Ｎ^-型不純物領域１１と、Ｎ⁺型不純物領域１２と、ソース・ドレイン領域１３〜１６とが、互いに離れて形成されている。ソース・ドレイン領域１３〜１６のそれぞれはＮ⁺型不純物領域である。

Ｎ^-型不純物領域１１は、フォトダイオードＰＤのカソード及び転送トランジスタＴＸのソースとして機能する。Ｎ^-型不純物領域１１とＰＮ接合を形成するウェル領域２はフォトダイオードＰＤのアノードとして機能する。Ｎ⁺型不純物領域１２は、フローティングディフュージョンＦＤ及び転送トランジスタＴＸのドレインとして機能する。ソース・ドレイン領域１３はリセットトランジスタＲＳＴのソースとして機能する。ソース・ドレイン領域１４は、リセットトランジスタＲＳＴのドレイン及び増幅トランジスタＡＭＩのドレインとして機能する。ソース・ドレイン領域１５は、増幅トランジスタＡＭＩのソース及び選択トランジスタＳＥＬのドレインとして機能する。ソース・ドレイン領域１６は、選択トランジスタＳＥＬのソースとして機能する。

Ｎ^-型不純物領域１１とＮ⁺型不純物領域１２との間のウェル領域２上には、ゲート絶縁膜２１を介して、転送トランジスタＴＸのゲート電極２０が形成されている。ソース・ドレイン領域１３，１４の間のウェル領域２上には、ゲート絶縁膜２１を介して、リセットトランジスタＲＳＴのゲート電極２０が形成されている。ソース・ドレイン領域１４，１５の間のウェル領域２上には、ゲート絶縁膜２１を介して、増幅トランジスタＡＭＩのゲート電極２０が形成されている。そして、ソース・ドレイン領域１５，１６の間のウェル領域２上には、ゲート絶縁膜２１を介して、選択トランジスタＳＥＬのゲート電極２０が形成されている。ゲート電極２０は例えばポリシリコンから成り、ゲート絶縁膜２１は例えばシリコン酸化膜から成る。

このように、画素部１０が形成された活性領域ＡＲは、Ｎ^-型不純物領域１１が形成された部分活性領域ＡＲ１と、Ｎ⁺型不純物領域１２が形成された部分活性領域ＡＲ２と、ソース・ドレイン領域１３〜１６がそれぞれ形成された部分活性領域ＡＲ３〜ＡＲ６と、Ｐ⁺型不純物領域１７が形成された部分活性領域ＡＲ７とを有している。上面視上では、部分活性領域ＡＲ１，ＡＲ２から成る領域と、部分活性領域ＡＲ７とは素子分離構造３で分離されており、部分活性領域ＡＲ１，ＡＲ２から成る領域と、部分活性領域ＡＲ３〜ＡＲ６から成る領域とは素子分離構造３で分離されており、部分活性領域ＡＲ７と、部分活性領域ＡＲ３〜ＡＲ６から成る領域とは素子分離構造３で分離されている。部分活性領域ＡＲ７と、部分活性領域ＡＲ１と、部分活性領域ＡＲ２とは、Ｘ軸方向に沿ってこの順で並んで配置されている。部分活性領域ＡＲ３〜ＡＲ６は、Ｘ軸方向に沿ってこの順で並んで配置されている。そして、部分活性領域ＡＲ１と、部分活性領域ＡＲ４〜ＡＲ６から成る領域とはＹ軸方向に沿って並んで配置されており、部分活性領域ＡＲ２と部分活性領域ＡＲ３とはＹ軸方向に沿って並んで配置されている。

図３に示されるように、上面視上における部分活性領域ＡＲ１の形状は略長方形であって、Ｘ軸方向に沿って延在している。そして、複数の部分活性領域ＡＲ１のうちＹ軸方向に並ぶ一部の部分活性領域ＡＲ１、つまりある列の部分活性領域ＡＲ１のそれぞれは、上面視上において、Ｙ軸方向で対向する２つの長辺のそれぞれの部分活性領域ＡＲ２側の略半分がＹ軸の矢印方向に若干ずれた形状を成している。そのため、当該２つの長辺にはそれぞれ段差９０が生じている。

また、複数の部分活性領域ＡＲ５のうち、段差９０を有する部分活性領域ＡＲ１とＹ軸方向に並ぶ部分活性領域ＡＲ５、つまり段差９０を有する部分活性領域ＡＲ１と同じ列に属する部分活性領域ＡＲ５の上面視上での形状は、Ｘ軸方向で対向する２つの辺とＹ軸方向で対向する２つの辺とを有する四角形において、当該Ｙ軸方向で対向する２つの辺のそれぞれの部分活性領域ＡＲ４側の略半分がＹ軸の矢印方向に若干ずれた形状となっている。そのため、当該Ｙ軸方向で対向する２つの辺にはそれぞれ段差９１が生じている。

このように、ある列に属する部分活性領域ＡＲ１は、上面視上の周縁に段差９０が生じるように上面視上でＹ軸方向にずれた形状を成しており、当該部分活性領域ＡＲ１とＹ軸方向で隣り合う部分活性領域ＡＲ５は、上面視上の周縁に段差９１が生じるように上面視上でＹ軸方向にずれた形状を成している。これらの段差９０，９１は、後述するように、活性領域ＡＲを半導体基板１に区画する際の分割露光処理において、露光境界線が、半導体基板１における、部分活性領域ＡＲ１，ＡＲ５が形成される領域上に配置されるために生じる。

なお、複数の部分活性領域ＡＲ５のうち、段差９１を有する部分活性領域ＡＲ５以外の部分活性領域ＡＲ５は上面視上で略四角形を成している。また、部分活性領域ＡＲ３，ＡＲ４，ＡＲ６のそれぞれは上面視上で略四角形を成しており、部分活性領域ＡＲ７は、上面視上で、Ｙ軸方向に沿って延びる略長方形を成している。

図５に示されるように、半導体基板１上には、ゲート絶縁膜２１及びゲート電極２０を覆って層間絶縁膜３０が形成されている。そして、層間絶縁膜３０内にはその厚さ方向に貫通する複数のコンタクトプラグ４０が形成されている。複数のコンタクトプラグ４０の一端は、部分活性領域ＡＲ２〜ＡＲ４，ＡＲ６，ＡＲ７にそれぞれ接触している。層間絶縁膜３０上には複数のコンタクトプラグ４０に接触して下層の複数の配線５０が形成されている。層間絶縁膜３０上には複数の配線５０を覆って層間絶縁膜６０が形成されている。層間絶縁膜６０内には、その厚さ方向に貫通する図示しないビアプラグが形成されている。このビアプラグは、複数の配線５０の一部と接触している。そして、層間絶縁膜６０上にビアプラグと接触する上層の配線８０が形成されている。層間絶縁膜３０，６０のそれぞれは例えばシリコン酸化膜である。コンタクトプラグ４０、ビアプラグ及び配線５０，８０のそれぞれは例えば金属から成る。

図４に示されるように、上層の配線８０は上面視上において格子形状を成しており、層間絶縁膜６０のうち行列状に配列された複数の部分活性領域ＡＲ１上の部分領域６０ａは配線８０から露出している。配線８０は、その側面に段差９２が生じるように上面視上でＹ軸方向にずれた形状を成している。配線８０のうち、段差９０を有する部分活性領域ＡＲ１上の部分領域６０ａとＹ軸方向で並ぶ部分領域８０ａでは、Ｙ軸方向で対向する両側面のそれぞれの略半分がＹ軸方向に若干ずれており、当該部分領域８０ａの両側面のそれぞれには段差９２が生じている。この段差９２も、後述するように、配線８０を形成する際の分割露光処理において、露光境界線が、部分活性領域ＡＲ１，ＡＲ５上に配置されるために生じる。

次に、本実施の形態に係る固体撮像素子の製造方法について説明する。図６は本実施の形態に係る固体撮像素子の製造方法を示すフローチャートである。以下では、画素部１０の製造方法を中心に説明する。

図６に示されるように、ステップｓ１において、半導体チップたる半導体基板１を準備して、ステップｓ２において、半導体基板１の上面内にウェル領域２を形成する。

次にステップｓ３において、ウェル領域２上に素子分離構造３を形成して、複数の画素部１０が形成される活性領域ＡＲを半導体基板１に区画する。なお、このとき、読み出し回路２，３や出力回路４などが形成される活性領域も半導体基板１に区画される。

次にステップｓ４において、転送トランジスタＴＸ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩ及び選択トランジスタＳＥＬなど、各種ＭＯＳトランジスタについて、ゲート絶縁膜２１及びゲート電極２０から成るゲート構造を形成する。

次にステップｓ５において、活性領域ＡＲ中のウェル領域２の上面内に、Ｎ^-型不純物領域１１、Ｎ⁺型不純物領域１２、ソース・ドレイン領域１３〜１６及びＰ⁺型不純物領域１７など、各種不純物領域を形成する。

次にステップｓ６において、半導体基板１上に層間絶縁膜３０を形成し、ステップｓ７において、層間絶縁膜３０内にコンタクトプラグ４０を形成する。そして、ステップｓ８において、層間絶縁膜３０上に下層の配線５０を形成する。

次にステップｓ９において、層間絶縁膜３０上に層間絶縁膜６０を形成し、ステップｓ１０において、層間絶縁膜６０内にビアプラグを形成する。そして、ステップｓ１１において、層間絶縁膜６０上に上層の配線８０を形成する。

上述のステップｓ３〜ｓ５などでは、半導体基板１上にフォトレジストが形成され、当該フォトレジストに対して露光処理が行われる。本実施の形態に係る製造方法で使用される露光装置での１回の露光面積は、半導体基板１に形成される本固体撮像素子の表面積よりも小さくなっている。したがって、本実施の形態では、図７に示されるように、半導体基板１上に形成されたフォトレジスト９５を複数の露光領域ＥＲ、例えば３つの露光領域ＥＲに分割して、当該３つの露光領域ＥＲのそれぞれに対して個別に露光処理を行う。したがって、本実施の形態では、露光領域ＥＲの境界線ＤＬが２本存在することになる。そして、本実施の形態では、分割露光の境界線ＤＬの位置を適切に設定することによって、互いに隣接する２つの露光領域ＥＲを露光する際にそれぞれ使用される２種類のマスクパターンの位置ずれに起因する本固体撮像素子の性能劣化を抑制する。なお、図７中の破線９６は、半導体基板１において、画素アレイ部１が形成される領域を示している。

図８はステップｓ３での素子分離構造３を形成する工程を詳細に示すフローチャートである。図８では、シリコン酸化膜から成る素子分離構造３をＬＯＣＯＳ（local oxidation of silicon）方式で形成する場合のフローが示されている。なお、素子分離構造３をＳＴＩ（shallow trench isolation）方式で形成しても良い。図８に示されるように、まずステップｓ３０１において、シリコン酸化膜及びシリコン窒化膜の積層構造を有する保護膜９９を半導体基板１上に形成する。そして、ステップｓ３０２において、保護膜９９上にフォトレジスト１００を形成する。

次にステップｓ３０３において、所定のマスクパターンが形成されたフォトマスクを使用してフォトレジスト１００を露光する。このとき、フォトレジスト１００に対しては分割露光が行われる。図９はステップｓ３０３での分割露光処理の様子を示す図である。図９に示されるように、フォトレジスト１００における分割露光の境界線ＤＬは、少なくとも、半導体基板１における活性領域ＡＲが形成される領域ＰＡＲ上に位置している。具体的には、境界線ＤＬは、半導体基板１において活性領域ＡＲが形成される領域ＰＡＲのうち、ある列に属する複数の画素部１０のＮ^-型不純物領域１１及びソース・ドレイン領域１５が形成される領域上で、Ｙ軸方向に沿って直線状に延びている。

上述のように、本実施の形態では、フォトレジスト１００は３つの露光領域ＥＲに分割される。そして、３つの露光領域ＥＲのそれぞれに対して個別に露光処理が行われる。このとき使用されるマスクパターンは、３つの露光領域ＥＲのそれぞれに対応して個別に準備される。つまり、ステップｓ３０３での露光処理では、３種類のマスクパターンが使用される。

ステップｓ３０３が実行されると、ステップｓ３０４において、露光後のフォトレジスト１００が現像されて、当該フォトレジスト１００がパターンニングされる。図１０はパターンニング後のフォトレジスト１００を示す上面図である。図１０に示されるように、パターニングされたフォトレジスト１００は、互いに隣接する２つの露光領域ＥＲの間でレジストパターンがその境界線ＤＬを境にしてＹ軸方向にずれた形状となっている。これは、フォトレジスト１００における互いに隣接する２つの露光領域ＥＲを露光する際にそれぞれ使用される２種類のマスクパターンの間で、Ｙ軸方向の位置ずれが発生したためである。その結果、フォトレジスト１００の側面には、分割露光の境界線ＤＬを境にして段差１０１が発生している。

次にステップｓ３０５において、フォトレジスト１００をマスクに用いて、当該フォトレジスト１００から露出した保護膜９９をエッチングで除去し、その後、ステップｓ３０６においてマスクに使用したフォトレジスト１００を除去する。そして、ステップｓ３０７において、得られた構造に対して酸化処理を実行する。このとき、半導体基板１の上面のうち、保護膜９９が形成されている部分は酸化されず、保護膜９９から露出している部分だけが酸化される。これにより、半導体基板１には、活性領域ＡＲを区画する素子分離構造３が形成される。その後、ステップｓ３０８においてマスクに使用した保護膜９９を除去する。

図１１はステップｓ３０８の実行後に得られる構造を示す上面図である。図１１に示されるように、活性領域ＡＲのうち、ある列の複数の画素部１０のＮ^-型不純物領域１１が形成される部分活性領域ＡＲ１では、フォトレジスト１００の側面に形成された段差１０１に応じて、上面視上での周縁に段差９０が形成されている。また、活性領域ＡＲのうち、ある列の複数の画素部１０のソース・ドレイン領域１５が形成される部分活性領域ＡＲ５では、フォトレジスト１００の側面に形成された段差１０１に応じて、上面視上での周縁に段差９１が形成されている。

図１２はステップｓ４でのゲート構造を形成する工程を詳細に示すフローチャートである。図１２に示されるように、まずステップｓ４０１において、ゲート絶縁膜２１となる絶縁膜を半導体基板１上に形成し、その後、ステップｓ４０２において、当該絶縁膜上にゲート電極２０となる導電膜２１０を形成する。

次にステップｓ４０３において、導電膜２１０上にフォトレジスト２００を形成する。そして、ステップｓ４０４において、所定のマスクパターンが形成されたフォトマスクを使用してフォトレジスト２００を露光する。このとき、フォトレジスト２００に対しては分割露光処理が行われる。図１３はステップｓ４０４での分割露光処理の様子を示す図である。図１３に示されるように、フォトレジスト２００における分割露光の境界線ＤＬは、上述のステップｓ３０３での分割露光の境界線ＤＬと同じ位置に設定されている。つまり、ステップｓ４０４では、境界線ＤＬは、活性領域ＡＲのうち、ある列の複数の画素部１０のＮ^-型不純物領域１１及びソース・ドレイン領域１５が形成される領域上に位置している。ステップｓ４０４では、ステップｓ３０３と同様に、フォトレジスト２００は３つの露光領域ＥＲに分割され、当該３つの露光領域ＥＲのそれぞれに対して個別に露光処理が行われる。

次にステップｓ４０５において、露光後のフォトレジスト２００が現像されて、当該フォトレジスト２００がパターンニングされる。図１４はパターンニング後のフォトレジスト２００を示す上面図である。図１４に示されるように、ゲート絶縁膜２１及びゲート電極２０の形状に応じた形状のフォトレジスト２００が導電膜２１０上に形成されている。

次にステップｓ４０６において、ステップｓ４０５で形成したレジストパターンの寸法検査を行う。図１５は当該寸法検査を説明するための図である。ここで、本実施の形態では、フォトレジストに対しては分割露光処理が行われることから、ある露光領域ＥＲに対する露光処理と、他の露光領域ＥＲに対する露光処理とは同時に行われず、複数種類のマスクパターンが使用される。そのため、露光条件の設定誤差やマスクパターンの設計誤差等のために、パターンニング後のフォトレジストでは、互いに隣接する２つの露光領域ＥＲの間で、本来同じであるべきレジストパターンの寸法が異なることがある。その結果、半導体基板１においては、境界線ＤＬを間に挟む２つの領域の間で、素子寸法が異なることがある。例えば、当該２つの領域の間でゲート電極２０の寸法が異なる場合には、当該２つの領域の間で、転送トランジスタＴＸの電荷転送能力や、画素部１０に対するデータの読み出し速度が異なるようになる。さらには、当該２つの領域の間で、フローティングディフュージョンＦＤでのゲート電極２０に対する結合容量が異なるようになり、その結果、画素特性が相違し、画質の劣化を招来する。したがって、分割露光されたフォトレジストにおいて、隣接する２つの露光領域ＥＲのそれぞれのレジストパターンの寸法を管理することは非常に重要である。

そこで、ステップｓ４０６では、図１５に示されるように、パターニング後のフォトレジスト２００において、境界線ＤＬを間に挟む２つの露光領域ＥＲのうち、一方の露光領域ＥＲの所定箇所２５１でのレジストパターンの寸法と、他方の露光領域ＥＲの所定箇所２５２でのレジストパターンの寸法とを測定し、測定した２つの寸法を比較する。ステップｓ４０６では、互いに隣接する２つの露光領域ＥＲのそれぞれにおいて、ゲート電極２０の形状に応じたレジストパターンの寸法が測定される。本実施の形態では、境界線ＤＬは２本存在することから、当該２本の境界線ＤＬのうち、一方の境界線ＤＬを間に挟む２つの露光領域ＥＲのそれぞれについてレジストパターンの寸法検査を行い、他方の境界線ＤＬを間に挟む２つの露光領域ＥＲのそれぞれについてレジストパターンの寸法検査を行う。所定箇所２５０，２５１は境界線ＤＬにできるだけ近い位置に設定される。

また、フォトレジスト２００における一つの露光領域ＥＲ内においても、光の照射具合は均一ではないことから、パターニング後のフォトレジスト２００の一つの露光領域ＥＲ内において、レジストパターンの寸法がばらつくことがある。特に、ある露光領域ＥＲを露光する際には、それに隣接する他の露光領域ＥＲは遮光膜で覆われることから、当該ある露光領域ＥＲにおいて、その中央部分と、境界線ＤＬに近い部分とでは、本来同じ形状であるべきレジストパターンが大きく異なることがある。

そこで、ステップｓ４０６では、パターンニング後のフォトレジスト２００の各露光領域ＥＲにおいて、その中央の所定箇所２５０でのレジストパターンと、境界線ＤＬに近い所定箇所２５１でのレジストパターンとの寸法を測定し、測定した２つの寸法を比較する。本実施の形態では、フォトレジスト２００は３つの露光領域ＥＲに分割されることから、当該３つの露光領域ＥＲのそれぞれについて、このようなレジストパターンの寸法検査を行う。

ステップｓ４０６でのレジストパターンの寸法測定は、例えば走査電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）を使用して行われる。このとき、レジストパターンの測定箇所たる所定箇所２５０〜２５２を特定するために、分割露光の境界線ＤＬの位置を把握する必要がある。本実施の形態では、走査電子顕微鏡を用いて、活性領域ＡＲに形成された段差９０，９１を検出することによって、境界線ＤＬの位置を把握する。本実施の形態に係る活性領域ＡＲでは、分割露光の境界線ＤＬの位置に応じて段差９０，９１が形成されているため、当該段差９０，９１を検出することによって、境界線ＤＬの位置を簡単に把握することができる。活性領域ＡＲ上にはゲート絶縁膜２１となる絶縁膜及びゲート電極２０となる導電膜２１０が形成されているが、これらの膜は比較的薄いため、走査電子顕微鏡を用いて活性領域ＡＲの段差９０，９１を検出することは可能である。なお、段差９０，９１を走査電子顕微鏡で検出するためには、段差９０，９１の高さは０．０３μｍ以上が望ましい。また、段差９０，９１が高いと、本固体撮像素子の性能が劣化する可能性があることから、段差９０，９１の高さは０．３μｍ以下が望ましい。

次にステップｓ４０７において、ステップｓ４０６でのレジストパターンの寸法比較の結果に基づいて、フォトレジスト２００に形成されたレジストパターンの寸法検査の合否を判定する。つまり、パターンニング後のフォトレジスト２００が設計通りであるか否かを判定する。

ステップｓ４０７においてレジストパターンの寸法検査が合格であると判定されると、ステップｓ４０８において、フォトレジスト２００をマスクに用いて、当該フォトレジスト２００から露出する導電膜２１０をエッチングして除去し、さらにその下の絶縁膜をエッチングして除去する。その後、ステップｓ４０９において、マスクに使用したフォトレジスト２００を除去する。これにより、図１６に示されるように、転送トランジスタＴＸ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩ及び選択トランジスタＳＥＬのゲート電極２０及びゲート絶縁膜２１が形成される。

次にステップｓ４１０において、完成後のゲート電極２０の寸法検査を行う。上述のように、半導体基板１上では、境界線ＤＬを挟む２つの領域の間で、本来は同じであるべきゲート電極２０の寸法が異なることがある。そこで、ステップｓ４１０では、半導体基板１上のゲート電極２０が形成されている領域において、境界線ＤＬを間に挟む２つの露光領域ＥＲにそれぞれ対応した２つの部分領域のうち、一方の部分領域でのゲート電極２０の寸法と、他方の部分領域でのゲート電極２０の寸法とを測定し、測定した２つの寸法を比較する。本実施の形態では、境界線ＤＬは２本存在することから、当該２本の境界線ＤＬのうち、一方の境界線ＤＬを間に挟む２つの露光領域ＥＲにそれぞれ対応した２つの部分領域のそれぞれについてゲート電極２０の寸法検査を行い、他方の境界線ＤＬを間に挟む２つの露光領域ＥＲにそれぞれ対応した２つの部分領域のそれぞれについてゲート電極２０の寸法検査を行う。

また、フォトレジスト２００での一つの露光領域ＥＲ内においても、その中央部分と、境界線ＤＬに近い部分とでは、本来同じ形状であるべきレジストパターンが大きく異なることがあるため、半導体基板１上のゲート電極２０が形成されている領域に関しても、一つの露光領域ＥＲに対応する部分領域において、その中央部分と境界線ＤＬに近い部分とでは、本来同じ寸法であるべきゲート電極２０の寸法が異なることがある。そこで、ステップｓ４１０では、半導体基板１上のゲート電極２０が形成されている領域での、一つの露光領域ＥＲに対応する部分領域において、その中央箇所でのゲート電極２０の寸法と、境界線ＤＬに近い箇所でのゲート電極２０との寸法を測定し、測定した２つの寸法を比較する。本実施の形態では、フォトレジスト２００は３つの露光領域ＥＲに分割されることから、半導体基板１上のゲート電極２０が形成されている領域での、３つの露光領域ＥＲにそれぞれ対応する３つの部分領域のそれぞれについて、このようなゲート電極２０の寸法検査を行う。

そして、ゲート電極２０の寸法比較の結果に基づいて、以後の製造工程の実行を継続するか否かを判定する。ゲート電極２０の寸法ばらつきが大きければ、本固体撮像素子の製造を終了し、小さければ以後の製造工程を継続して実行する。また、ステップｓ４１０での寸法比較の結果は、次のロットの固体撮像素子を製造する際の露光条件を決定する際に考慮される。つまり、次のロットの固体撮像素子を製造する際には、ゲート電極２０の寸法ばらつきが小さくなるよう露光条件が調整される。

これに対して、ステップｓ４０７において、レジストパターンの寸法検査が不合格であると判定されると、ステップｓ４１１において、パターンニングされたフォトレジスト２００を除去して、ステップｓ４１２において、新たなフォトレジスト２００を導電膜２１０上に形成する。そして、ステップｓ４１３において、ステップｓ４０６でのレジストパターンの寸法比較の結果に基づいて、新たなフォトレジスト２００に対する露光条件を調整する。ステップｓ４１３では、レジストパターンの寸法ばらつきが小さくなるように、例えば露光量が調整される。その後、調整後の露光条件において再びステップｓ４０４が実行され、以後同様の処理が実行される。

図１７はステップｓ５での各種不純物領域を形成する工程を詳細に示すフローチャートである。以下では、Ｎ^-型不純物領域１１を形成する工程について代表的に説明する。

図１７に示されるように、まずステップｓ５０１において、半導体基板１上にフォトレジスト３００を形成する。次にステップｓ５０２において、所定のマスクパターンが形成されたフォトマスクを使用してフォトレジスト３００を露光する。このとき、フォトレジスト３００に対しては分割露光処理が行われる。図１８はステップｓ５０２での分割露光処理の様子を示す図である。図１８に示されるように、フォトレジスト３００における分割露光の境界線ＤＬは、上述のステップｓ３０３，ｓ４０４での分割露光の境界線ＤＬと同じ位置に設定されている。つまり、ステップｓ５０２では、境界線ＤＬは、活性領域ＡＲのうち、ある列の複数の画素部１０のＮ^-型不純物領域１１及びソース・ドレイン領域１５が形成される領域上に位置している。ステップｓ５０２では、ステップｓ３０３，ｓ４０４と同様に、フォトレジスト３００は３つの露光領域ＥＲに分割され、当該３つの露光領域ＥＲのそれぞれに対して個別に露光処理が行われる。

次にステップｓ５０３において、露光後のフォトレジスト３００が現像されて、当該フォトレジスト３００がパターンニングされる。図１９はパターンニング後のフォトレジスト３００を示す上面図である。図１９に示されるように、半導体基板１上には、一部の部分活性領域ＡＲ１を露出する開口部３００ａを有するフォトレジスト３００が形成されている。

次にステップｓ５０４において、上述のステップｓ４０６と同様にして、ステップｓ５０３で形成したレジストパターンの寸法検査を行う。ここでは、部分活性領域ＡＲ１の露出面積が適切であるか否かを確認するために、フォトレジスト３００に形成された開口部３００ａの寸法を測定する。このとき、ステップｓ４０６と同様に、活性領域ＡＲに形成された段差９０，９１を検出することによって、境界線ＤＬの位置を把握する。

次にステップｓ５０５において、ステップｓ５０４でのレジストパターンの寸法比較の結果に基づいて、フォトレジスト３００に形成されたレジストパターンの寸法検査の合否を判定する。ステップｓ５０５においてレジストパターンの寸法検査が合格であると判定されると、ステップｓ５０６において、フォトレジスト３００をマスクに用いて、当該フォトレジスト３００から露出する部分活性領域ＡＲ１に対して例えばイオン注入法を用いてＮ型の不純物を導入する。その後、ステップｓ５０７において、マスクに使用したフォトレジスト３００を除去する。これにより、図２０に示されるように、活性領域ＡＲのうちの部分活性領域ＡＲ１にはＮ^-型不純物領域１１が形成される。

一方で、ステップｓ５０５において、レジストパターンの寸法検査が不合格であると判定されると、ステップｓ５０８において、パターンニングされたフォトレジスト３００を除去し、ステップｓ５０９において、新たにフォトレジスト３００を半導体基板１上に形成する。そして、ステップｓ５１０において、ステップｓ５０５でのレジストパターンの寸法比較の結果に基づいて、新たに形成したフォトレジスト３００に対する露光条件が調整される。ステップｓ５１０では例えば露光量が調整される。その後、調整後の露光条件において再びステップｓ５０２が実行され、以後同様の処理が実行される。

Ｎ⁺型不純物領域１２、ソース・ドレイン領域１３〜１６及びＰ⁺型不純物領域１７を形成する際には、同様の処理が実行される。

図２１はステップｓ７でのコンタクトプラグ４０を形成する工程及びステップｓ１０でのビアプラグを形成する工程を詳細に示すフローチャートである。コンタクトプラグ４０とビアプラグとは同様の方法で形成されるため、以下では代表的にコンタクトプラグ４０を形成する工程について説明する。

図２１に示されるように、まずステップｓ７０１において、ステップｓ６で形成された層間絶縁膜３０上にフォトレジスト４００を形成する。次にステップｓ７０２において、所定のマスクパターンが形成されたフォトマスクを使用してフォトレジスト４００を露光する。このとき、フォトレジスト４００に対しては分割露光処理が行われる。図２２はステップｓ７０２での分割露光処理の様子を示す図である。図２２に示されるように、フォトレジスト４００における分割露光の境界線ＤＬは、上述のステップｓ３０３，ｓ４０４，ｓ５０２での分割露光の境界線ＤＬと同じ位置に設定されている。また、ステップｓ７０２では、ステップｓ３０３，ｓ４０４，ｓ５０２と同様に、フォトレジスト４００は３つの露光領域ＥＲに分割され、当該３つの露光領域ＥＲのそれぞれに対して個別に露光処理が行われる。

次にステップｓ７０３において、露光後のフォトレジスト４００を現像して、当該フォトレジスト４００をパターンニングする。そして、ステップｓ７０４において、フォトレジスト４００をマスクに用いて、当該フォトレジスト４００から露出する層間絶縁膜３０をエッチングして除去する。その後、ステップｓ７０５において、マスクに使用したフォトレジスト４００を除去する。これにより、層間絶縁膜３０内には、Ｎ⁺型不純物領域１２等を露出する複数のコンタクトホールが形成される。なお、層間絶縁膜６０内にビアプラグを形成する際には、当該層間絶縁膜６０内には、配線５０を露出するビアホールが形成される。

次に、ステップｓ７０６において、層間絶縁膜３０内の各コンタクトホールを充填する導電膜を形成する。これにより、層間絶縁膜３０内に複数のコンタクトプラグ４０が形成される。なお、層間絶縁膜６０内にビアプラグを形成する際には、層間絶縁膜６０に形成されたビアホールに導電膜が充填される。

図２３はステップｓ８での下層の配線５０を形成する工程及びステップｓ１１での上層の配線８０を形成する工程を詳細に示すフローチャートである。配線５０，８０は同様の方法で形成されるため、以下では代表的に配線８０を形成する工程について説明する。

図２３に示されるように、まずステップｓ８０１において、配線８０となる導電膜５１０を層間絶縁膜６０上に形成し、その後、ステップｓ８０２において、導電膜５１０上にフォトレジスト５００を形成する。

次にステップｓ８０３において、所定のマスクパターンが形成されたフォトマスクを使用してフォトレジスト５００を露光する。このとき、フォトレジスト５００に対しては分割露光処理が行われる。図２４はステップｓ８０３での分割露光処理の様子を示す図である。図２４に示されるように、フォトレジスト５００における分割露光の境界線ＤＬは、上述のステップｓ３０３，ｓ４０４，ｓ５０２，ｓ７０２での境界線ＤＬと同じ位置に設定されている。また、ステップｓ８０３では、ステップｓ３０３，ｓ４０４，ｓ５０２，ｓ７０２と同様に、フォトレジスト５００は３つの露光領域ＥＲに分割され、当該３つの露光領域ＥＲのそれぞれに対して個別に露光処理が行われる。

次にステップｓ８０４において、露光後のフォトレジスト５００を現像して、当該フォトレジスト５００をパターンニングする。図２５はパターニング後のフォトレジスト５００を示す上面図である。図２５に示されるように、導電膜５１０上には、当該導電膜５１０におけるＮ^-型不純物領域１１の上方部分を露出するフォトレジスト５００が形成されている。

ここで、パターニングされたフォトレジスト５００は、互いに隣接する２つの露光領域ＥＲの間でレジストパターンがその境界線ＤＬを境にしてＹ軸方向にずれた形状となっている。これは、フォトレジスト５００における互いに隣接する２つの露光領域ＥＲを露光する際にそれぞれ使用する２種類のマスクパターンの間で、Ｙ軸方向の位置ずれが発生したためである。その結果、フォトレジスト５００の内側面には、分割露光の境界線ＤＬを境にして段差５０１が発生している。

次にステップｓ８０５において、フォトレジスト５００をマスクに用いて、当該フォトレジスト５００から露出する導電膜５１０をエッチングして除去する。その後、ステップｓ８０６において、マスクに使用したフォトレジスト５００を除去する。これにより、図２６に示されるように、層間絶縁膜６０上に配線８０が形成される。格子状の配線８０の内側面には、フォトレジスト５００に形成された段差５０１に応じて段差９２が形成されている。

以上のように、本実施の形態に係る固体撮像素子の製造方法では、半導体基板１に活性領域ＡＲを区画する際に使用されるフォトレジスト１００を分割露光する際には、その境界線ＤＬが、少なくとも、半導体基板１において活性領域ＡＲが区画される領域ＰＡＲ上に位置している。

これに対して、分割露光の境界線ＤＬが、半導体基板１において素子分離構造３が形成される領域上のみに位置している場合には、当該境界線ＤＬを挟む２つの露光領域ＥＲを露光する際にそれぞれ使用される２種類のマスクパターンの位置ずれによって、境界線ＤＬの下方に形成される素子分離構造３の寸法が本来よりも小さくなることがある。そのため、素子分離構造３による素子間の電気的絶縁性が十分に確保されず、本固体撮像素子の性能劣化、あるいは誤動作を引き起こすことがある。近年、固体撮像素子において要求される画素数が多くなり、それにともない複数の画素部１０が密集して配置されることから、素子分離構造３の寸法も小さくなりつつある。そのため、素子分離構造３の寸法変化に起因する本固体撮像素子の性能劣化の問題は非常に顕著となってきている。特に、境界線ＤＬが、隣接する画素部１０の間に存在する素子分離構造３が形成される領域上のみに配置される場合には、画素部１０の間の間隔が本来の大きさを維持できず、画素部１０の間のクロストークが非常に問題となり、本固体撮像素子の撮像性能が大きく劣化することになる。

本実施の形態では、フォトレジスト１００における互いに隣接する２つの露光領域ＥＲの境界線ＤＬは、半導体基板１における素子分離構造３が形成される領域上だけではなく、半導体基板１において活性領域ＡＲが形成される領域上にも位置しているため、当該２つの露光領域ＥＲを露光する際にそれぞれ使用される２種類のマスクパターンに位置ずれが生じた場合に、素子分離構造３のうち寸法変化が生じる部分を小さくすることができる。その結果、本固体撮像素子の性能劣化を抑制することができる。別の観点から見れば、許容できるマスクパターンの位置ずれ量を大きくすることができることから、製造上でのスループットの向上や製造マージンの増加が可能となる。

また、本実施の形態では、フォトレジスト１００を分割露光する際の境界線ＤＬは、半導体基板１において活性領域ＡＲが形成される領域ＰＡＲのうち、特に、フォトダイオードＰＤの構成要素たるＮ^-型不純物領域１１が形成される領域、つまり部分活性領域ＡＲ１が形成される領域上に位置している。活性領域ＡＲのうち、Ｎ^-型不純物領域１１が形成される部分活性領域ＡＲ１の表面積は、他の部分活性領域と比べて大きくすることができることから、マスクパターンの位置ずれによって部分活性領域ＡＲ１の寸法が変化した場合であっても、その変化はそれほど固体撮像素子の性能に影響を与えない。したがって、本固体撮像素子の性能劣化をさらに抑制することができる。

また、本実施の形態では、フォトレジスト１００を分割露光する際の境界線ＤＬは、半導体基板１において活性領域ＡＲが形成される領域ＰＡＲのうち、フローティングディフュージョンＦＤとして機能するＮ⁺型不純物領域１２が形成される領域、つまり部分活性領域ＡＲ５が形成される領域上には位置していないため、マスクパターンの位置ずれが生じた場合であっても、部分活性領域ＡＲ５の寸法は変化しない。したがって、Ｎ⁺型不純物領域１２の寸法変化を抑制できる。Ｎ⁺型不純物領域１２に寸法変化が生じると、フローティングディフュージョンＦＤでの電荷の蓄積容量が変化することから、当該Ｎ⁺型不純物領域１２を有する画素部１０に対応する画素の特性が変化することがある。これは画質の劣化を招来する。本実施の形態では、マスクパターンの位置ずれに起因するＮ⁺型不純物領域１２の寸法変化を抑制できることから画質の劣化を抑制できる。

また、本実施の形態では、活性領域ＡＲの上面視上での周縁には境界線ＤＬの位置に応じて段差９０，９１が形成されるため、当該段差９０，９１を検出することによって、境界線ＤＬの位置を容易に把握することができる。したがって、境界線ＤＬを基準としたレジストパターンの寸法測定や、形成素子の寸法測定を簡単に実行することができ、その寸法測定結果を露光条件に容易にフィードバックすることができる。

さらに、本実施の形態では、配線８０の側面にも境界線ＤＬの位置に応じて段差９２が形成されるため、当該段差９２を検出することによっても、境界線ＤＬの位置を容易に把握することができる。

また、半導体基板１に活性領域ＡＲを区画する際の分割露光処理での境界線ＤＬは、図９に示されるように、半導体基板１での部分活性領域ＡＲ１が形成される領域上においてＹ軸方向に沿って延在している。つまり、当該境界線ＤＬは、半導体基板１での部分活性領域ＡＲ１が形成される領域上において当該領域の短手方向に沿って延在している。

これに対して、半導体基板１に活性領域ＡＲを区画する際の分割露光処理での境界線ＤＬが、半導体基板１での部分活性領域ＡＲ１が形成される領域上においてＸ軸方向に沿って、つまり当該領域の長手方向に沿って延在している場合には、上面視上において、境界線ＤＬが当該領域を横切る長さが長くなるため、分割露光時にマスクパターンの位置ずれが生じると、部分活性領域ＡＲ１の表面積の変動量が大きくなる。図２７はその様子を示す図である。図２７の領域７００は、本実施の形態のように、境界線ＤＬが、半導体基板１での部分活性領域ＡＲ１が形成される領域の短手方向に沿って延在している場合の部分活性領域ＡＲ１の表面積の変動量を示している。図２７の領域７０１は、境界線ＤＬが、半導体基板１での部分活性領域ＡＲ１が形成される領域の長手方向に沿って延在している場合の部分活性領域ＡＲ１の表面積の変動量を示している。

このように、半導体基板１に活性領域ＡＲを区画する際の分割露光処理での境界線ＤＬが、半導体基板１での部分活性領域ＡＲ１が形成される領域の長手方向に延在する場合には、マスクパターンの位置ずれに起因する、部分活性領域ＡＲ１の表面積の変動量が大きくなる。部分活性領域ＡＲ１には、フォトダイオードＰＤのＮ^-型不純物領域１１が形成されることから、部分活性領域ＡＲ１の表面積が変動すると、Ｎ^-型不純物領域１１の表面積が変動し、フォトダイオードＰＤでの光電変換の感度が変動する。その結果、画質の劣化が生じる。よって、本実施の形態のように、半導体基板１に活性領域ＡＲを区画する際の分割露光処理での境界線ＤＬが、半導体基板１での部分活性領域ＡＲ１が形成される領域の短手方向に沿って延在することによって、部分活性領域ＡＲ１の表面積の変動を抑制でき、画質の劣化を抑制できる。

また、本実施の形態では、半導体基板１に活性領域ＡＲを区画する際の分割露光処理での境界線ＤＬは、複数の部分活性領域ＡＲ１〜ＡＲ７のうち、コンタクトプラグ４０と接触する部分活性領域ＡＲ２〜ＡＲ４，ＡＲ６，ＡＲ７が半導体基板１において形成される領域上には位置していない。

これに対して、境界線ＤＬが、例えば、コンタクトプラグ４０と接触する部分活性領域ＡＲ２が半導体基板１において形成される領域上に位置している場合には、分割露光時のマスクパターンの位置ずれによって、部分活性領域ＡＲ５の段差９１と同様な段差が部分活性領域ＡＲ２の周縁に生じて、当該部分活性領域ＡＲ２の周りの素子分離構造３と、コンタクトプラグ４０との距離が小さくなり、コンタクトプラグ４０とウェル領域２との間のリーク電流が増大することがある。

本実施の形態では、分割露光時にマスクパターンの位置ずれが発生した場合には、コンタクトプラグ４０とは接触しない部分活性領域ＡＲ１，ＡＲ５の周縁に段差が生じるため、マスクパターンの位置ずれに起因するコンタクトプラグ４０とウェル領域２との間のリーク電流の増大を抑制できる。

また、一般的に、半導体装置の製造工程においては、先の工程で形成される構造に対して後の工程で形成される構造が位置合わせされる場合、両構造の位置合わせ精度を高めて装置の微細化を図るために、先の工程で使用されるフォトマスクのマスクパターンが、後の工程で使用されるフォトマスクのマスクパターンに基づいて設計される。例えば、後の工程で形成されるゲート電極２０は、先の工程で形成される活性領域ＡＲに対して位置合わせされることから、ゲート電極２０を形成する際に使用されるフォトマスクのマスクパターンは、活性領域ＡＲを半導体基板１に区画する際に使用されるフォトマスクのマスクパターンに基づいて設計される。また、コンタクトプラグ４０はゲート電極２０に対して位置合わせされることから、コンタクトプラグ４０を形成する際に使用されるフォトマスクのマスクパターンは、ゲート電極２０を形成する際に使用されるフォトマスクのマスクパターンに基づいて設計される。また、下層の配線５０はコンタクトプラグ４０に対して位置合わせされることから、配線５０を形成する際に使用されるフォトマスクのマスクパターンは、コンタクトプラグ４０を形成する際に使用されるフォトマスクのマスクパターンに基づいて設計される。また、ビアプラグは配線５０に対して位置合わせされることから、ビアプラグを形成する際に使用されるフォトマスクのマスクパターンは、配線５０を形成する際に使用されるフォトマスクのマスクパターンに基づいて設計される。そして、上層の配線８０はビアプラグに対して位置合わせされることから、配線８０を形成する際に使用されるフォトマスクのマスクパターンは、ビアプラグを形成する際に使用されるフォトマスクのマスクパターンに基づいて設計される。

このように、互いに位置合わせされる２つの構造をそれぞれ形成する２つの工程においては、分割露光の境界線ＤＬの位置は同じに設定される方が好ましい。例えば、本実施の形態のように、活性領域ＡＲを半導体基板１に区画する際とゲート電極２０を形成する際の分割露光の境界線ＤＬは同じ位置に設定される方が好ましい。

これに対して、互いに位置合わせされる２つの構造をそれぞれ形成する２つの工程において、分割露光の境界線ＤＬが異なる位置に設定された場合には、マスクパターンの位置ずれによって位置合わせ精度が劣化して、歩留りが低下することがある。例えば、図２８に示されるように、ゲート電極２０を形成する際の境界線ＤＬたる境界線ＤＬＡが部分活性領域ＡＲ５上に設定され、コンタクトプラグ４０を形成する際の境界線ＤＬたる境界線ＤＬＢが、部分活性領域ＡＲ４において、それに接触するコンタクトプラグ４０が形成される領域よりも部分活性領域ＡＲ３側（図中では右側）の領域上に設定された場合を考える。この場合において、ゲート電極２０を形成する際に境界線ＤＬＡよりも部分活性領域ＡＲ４側（図中では右側）の露光領域ＥＲを露光する際のマスクパターンがＸ軸の矢印方向（図中では右方向）に位置ずれし、コンタクトプラグ４０を形成する際に境界線ＤＬＢよりも部分活性領域ＡＲ５側（図中では左側）の露光領域ＥＲを露光する際のマスクパターンがＸ軸の矢印とは反対方向（図中では左方向）に位置ずれした場合には、増幅トランジスタＡＭＩのゲート電極２０と、部分活性領域ＡＲ４上のコンタクトプラグ４０とが許容間隔以上に近づいてしまい、歩留りが低下することがある。

本実施の形態のように、互いに位置合わせされる２つの構造をそれぞれ形成する２つの工程において、分割露光の境界線ＤＬの位置を同じに設定することによって、位置合わせ精度を向上することができ、その結果、歩留りを向上することができる。

なお、半導体基板１にＮ^-型不純物領域１１を形成する際の分割露光処理での境界線ＤＬは、図２９に示されるように、部分活性領域ＡＲ１上には位置していない方が望ましい。Ｎ^-型不純物領域１１を形成する際の境界線ＤＬが部分活性領域ＡＲ１上に位置する場合には、分割露光時のマスクパターンの位置ずれによって、上述のフォトレジスト３００の開口部３００ａの形状が変化して、Ｎ^-型不純物領域１１の形状が変化する。その結果、フォトダイオードＰＤでの光電変換の感度が大きく変化することがあり、画質が劣化する。したがって、図２９に示されるように、Ｎ^-型不純物領域１１を形成する際の境界線ＤＬを部分活性領域ＡＲ１上には配置しないことによって、Ｎ^-型不純物領域１１の形状変化が抑制され、画質の劣化を抑制できる。

また、図２９に示されるように、Ｎ^-型不純物領域１１、Ｎ⁺型不純物領域１２、ソース・ドレイン領域１３〜１６及びＰ⁺型不純物領域１７を形成する際の境界線ＤＬは、常に、活性領域ＡＲのうち部分活性領域ＡＲ７上のみに位置することが望ましい。この場合には、各種不純物領域を形成する際の境界線ＤＬの位置は一定となり、フォトマスクの設計が容易になる。また、Ｎ^-型不純物領域１１を形成する際には、境界線ＤＬは、部分活性領域ＡＲ１上には位置していないため、画質の劣化を抑制できる。Ｐ⁺型不純物領域１７を形成する際には、境界線ＤＬは部分活性領域ＡＲ７上に配置されるため、分割露光時のマスクパターンの位置ずれによって、Ｐ⁺型不純物領域１７の形状が変化することがあるが、Ｐ⁺型不純物領域１７は、マイナス側電源電位たる接地電位ＧＮＤが印加される不純物領域であるため、Ｐ⁺型不純物領域１７の形状が変化しても画素部１０の特性はそれほど変化しない。

また、本発明を固体撮像素子に係る発明として捉えれば、本固体撮像素子では、画素部１０が形成された活性領域ＡＲは、上面視上の周縁に段差９０，９１をそれぞれ有する部分活性領域ＡＲ１，ＡＲ５を含んでいるため、本実施の形態のように、半導体基板１に活性領域ＡＲを区画する際に使用されるフォトレジスト１００に対して、当該部分活性領域ＡＲ１，ＡＲ５の段差９０，９１の位置を境界として分割露光している際には、当該段差９０，９１を検出することによって、分割露光の境界線ＤＬの位置を容易に把握することができる。

さらに、配線８０の側面にも段差９２が形成されているため、配線８０を形成する際に当該段差９２の位置を境界として分割露光が行われている場合には、当該段差９２を検出することによって、分割露光の境界線ＤＬの位置を容易に把握することができる。

また、周縁に段差９０，９１がそれぞれ形成されている部分活性領域ＡＲ１，ＡＲ５上には、コンタクトプラグ４０は接触していないため、コンタクトプラグ４０とウェル領域２との間のリーク電流の増加を抑制できる。

本発明の実施の形態に係る固体撮像素子の構成を示す図である。本発明の実施の形態に係る画素部の回路構成を示す図である。本発明の実施の形態に係る画素部の構造を示す上面図である。本発明の実施の形態に係る画素部の構造を示す上面図である。本発明の実施の形態に係る画素部の構造を示す断面図である。本発明の実施の形態に係る固体撮像素子の製造方法を示すフローチャートである。本発明の実施の形態での分割露光処理を示す図である。本発明の実施の形態に係る素子分離構造の製造方法を示すフローチャートである。本発明の実施の形態に係る素子分離構造の製造工程を示す上面図である。本発明の実施の形態に係る素子分離構造の製造工程を示す上面図である。本発明の実施の形態に係る素子分離構造の製造工程を示す上面図である。本発明の実施の形態に係るゲート構造の製造方法を示すフローチャートである。本発明の実施の形態に係るゲート構造の製造工程を示す上面図である。本発明の実施の形態に係るゲート構造の製造工程を示す上面図である。本発明の実施の形態に係るゲート構造の製造工程を示す上面図である。本発明の実施の形態に係るゲート構造の製造工程を示す上面図である。本発明の実施の形態に係る不純物領域の製造方法を示すフローチャートである。本発明の実施の形態に係る不純物領域の製造工程を示す上面図である。本発明の実施の形態に係る不純物領域の製造工程を示す上面図である。本発明の実施の形態に係る不純物領域の製造工程を示す上面図である。本発明の実施の形態に係るコンタクトプラグ及びビアプラグの製造方法を示すフローチャートである。本発明の実施の形態に係るコンタクトプラグの製造工程を示す上面図である。本発明の実施の形態に係る配線の製造方法を示すフローチャートである。本発明の実施の形態に係る配線の製造工程を示す上面図である。本発明の実施の形態に係る配線の製造工程を示す上面図である。本発明の実施の形態に係る配線の製造工程を示す上面図である。分割露光の境界線の位置によって部分活性領域の表面積の変動量が異なる様子を示す上面図である。分割露光の境界線の位置の変化によって歩留りが低下することを説明するための上面図である。本発明の実施の形態に係る不純物領域の製造工程の変形例を示す上面図である。

符号の説明

１半導体基板、３素子分離構造、１１Ｎ^-型不純物領域、１２Ｎ⁺型不純物領域、１３〜１６ソース・ドレイン領域、１７Ｐ⁺型不純物領域、４０コンタクトプラグ、８０配線、９０〜９２，１０１，５０１段差、９５，１００，２００，３００，４００，５００フォトレジスト、５１０導電膜、ＡＭＩ増幅トランジスタ、ＡＲ活性領域、ＡＲ１〜ＡＲ７部分活性領域、ＤＬ境界線、ＥＲ露光領域、ＧＮＤ接地電位、ＰＡＲ領域、ＳＥＬ選択トランジスタ。

Claims

固体撮像素子の製造方法であって、
（ａ）基板を準備する工程と、
（ｂ）前記基板上に第１フォトレジストを形成する工程と、
（ｃ）前記第１フォトレジストを露光する工程と、
（ｄ）前記工程（ｃ）の後に、前記第１フォトレジストを現像して、当該第１フォトレジストをパターンニングする工程と、
（ｅ）前記工程（ｄ）においてパターンニングされた前記第１フォトレジストを利用して、前記固体撮像素子の画素部となる活性領域を前記基板に区画する絶縁膜からなる素子分離構造を当該基板に形成する工程と
を備え、
前記工程（ｃ）は、
（ｃ−１）前記第１フォトレジストの第１領域を露光する工程と、
（ｃ−２）前記工程（ｃ−１）の後に前記第１フォトレジストにおいて前記第１領域と隣接する第２領域を露光する工程と
を含み、
前記画素部は、第１不純物領域を有するフォトダイオードを備え、
前記活性領域は、前記第１不純物領域が形成される第１部分活性領域を含み、
（ｆ）前記工程（ｅ）の後に、前記基板上に第２フォトレジストを形成する工程と、
（ｇ）前記第２フォトレジストを露光する工程と、
（ｈ）前記第２フォトレジストを現像して、当該第２フォトレジストをパターンニングする工程と、
（ｉ）前記工程（ｈ）でパターンニングされた前記第２フォトレジストから露出する前記第１部分活性領域に対して不純物を導入して、当該第１部分活性領域に前記第１不純物領域を形成する工程と
をさらに備え、
前記工程（ｇ）は、
（ｇ−１）前記第２フォトレジストの第１領域を露光する工程と、
（ｇ−２）前記工程（ｇ−１）の後に前記第２フォトレジストにおいて前記第１領域と隣接する第２領域を露光する工程と
を含み、
前記工程（ｃ）での前記第１及び第２領域の境界線は、少なくとも、前記基板において前記第１部分活性領域が形成される領域上に位置しており、
前記工程（ｇ）での前記第１及び第２領域の境界線は、少なくとも前記活性領域上に位置し、かつ前記第１部分活性領域上には位置していない、固体撮像素子の製造方法。
請求項１に記載の固体撮像素子の製造方法であって、
前記画素部は、光電変換によって前記フォトダイオードに発生した電荷を蓄積するフローティングディフュージョン領域を備え、
前記工程（ｃ）での前記境界線は、前記基板において前記フローティングディフュージョン領域が形成される領域上には位置していない、固体撮像素子の製造方法。
請求項１に記載の固体撮像素子の製造方法であって、
前記工程（ｄ）においてパターンニングされた前記第１フォトレジストの側面には、
前記工程（ｃ）での前記境界線を境にして段差が形成されており、
前記工程（ｅ）では、前記第１フォトレジストに形成された段差に応じて、前記活性領域の上面視上での周縁にも段差が生じる、固体撮像素子の製造方法。
請求項１に記載の固体撮像素子の製造方法であって、
前記画素部は、電源電位が印加される第２不純物領域をさらに備え、
前記活性領域は、前記第２不純物領域が形成される第２部分活性領域をさらに含み、
（ｊ）前記工程（ｅ）の後に、前記基板上に第３フォトレジストを形成する工程と、
（ｋ）前記第３フォトレジストを露光する工程と、
（ｌ）前記第３フォトレジストを現像して、当該第３フォトレジストをパターンニングする工程と、
（ｍ）前記工程（ｌ）でパターンニングされた第３フォトレジストから露出する前記第２部分活性領域に対して不純物を導入して、当該第２部分活性領域に前記２不純物領域を形成する工程と
をさらに備え、
前記工程（ｋ）は、
（ｋ−１）前記第３フォトレジストの第１領域を露光する工程と、
（ｋ−２）前記工程（ｋ−１）の後に前記第３フォトレジストにおいて前記第１領域と隣接する第２領域を露光する工程と
を含み、
前記工程（ｇ）での前記境界線及び前記工程（ｋ）での前記第１及び第２領域の境界線は、互いに同じ位置に設定されるとともに、少なくとも前記第２部分活性領域上に位置し、かつ前記第１部分活性領域上には位置していない、固体撮像素子の製造方法。