JP2912505B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70475—Stitching, i.e. connecting image fields to produce a device field, the field occupied by a device such as a memory chip, processor chip, CCD, flat panel display
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、半導体装置の製造に用いるレティクル、
及び、該レティクルによるパターン形成法に関するもの
である。
に関し、特に、半導体装置の製造に用いるレティクル、
及び、該レティクルによるパターン形成法に関するもの
である。
【０００２】
【従来の技術】以下、固体撮像装置を例にとり、説明す
る。
る。
【０００３】従来、露光領域以上のチップサイズの固体
撮像装置の製造には、分割された描画パターンをもつレ
ティクルが用いられ、分割露光されたパターンの合成に
より、半導体基板上にチップパターンが形成されてき
た。通常、露光領域以上のチップサイズの固体撮像装置
の製造に用いられるレティクルにおいては、ＣＡＤ処理
の簡便性、パタ−ン合成部でのアライメント精度の確認
の容易性、レティクル作製時の電子ビーム描画処理の簡
便性等により、固体撮像装置のチップパターンを構成す
る各層のレティクルの描画パターンの分割位置は、同位
置であった。また、半導体基板上に分割露光、及び、分
割露光されたパターンの合成には、投影座標を平行移動
させるオフセット装置と、レティクルの一部を遮光する
ブラインド装置と、ステップ・アンド・リピート装置と
を有する縮小投影露光装置により行われ、チップパター
ンが形成される。
撮像装置の製造には、分割された描画パターンをもつレ
ティクルが用いられ、分割露光されたパターンの合成に
より、半導体基板上にチップパターンが形成されてき
た。通常、露光領域以上のチップサイズの固体撮像装置
の製造に用いられるレティクルにおいては、ＣＡＤ処理
の簡便性、パタ−ン合成部でのアライメント精度の確認
の容易性、レティクル作製時の電子ビーム描画処理の簡
便性等により、固体撮像装置のチップパターンを構成す
る各層のレティクルの描画パターンの分割位置は、同位
置であった。また、半導体基板上に分割露光、及び、分
割露光されたパターンの合成には、投影座標を平行移動
させるオフセット装置と、レティクルの一部を遮光する
ブラインド装置と、ステップ・アンド・リピート装置と
を有する縮小投影露光装置により行われ、チップパター
ンが形成される。
【０００４】以下、一次元ラインセンサーの場合につい
て説明する。
て説明する。
【０００５】図４に、従来技術のレティクルを示す。図
４のレティクル１０１は、描画パターン１０４、及び、
１０５より構成され、それぞれ、パターンａ、ｃ、及び
パターンｂがＹ方向に２つずつ配置され、前記パターン
の重ね合わせのときに必要な重ねシロ１０２、スクライ
ブライン１０３より構成されている。
４のレティクル１０１は、描画パターン１０４、及び、
１０５より構成され、それぞれ、パターンａ、ｃ、及び
パターンｂがＹ方向に２つずつ配置され、前記パターン
の重ね合わせのときに必要な重ねシロ１０２、スクライ
ブライン１０３より構成されている。
【０００６】図５に、従来技術により半導体基板上に形
成された一次元ラインセンサーのチップパターンを示
す。チップパターン１１４は、領域Ａ，Ｂ，Ｃに分割さ
れ、前記各領域との重ねシロ１１２、スクライブライン
１１３より構成され、合成部境界Ｓ５，Ｓ６を有してい
る。
成された一次元ラインセンサーのチップパターンを示
す。チップパターン１１４は、領域Ａ，Ｂ，Ｃに分割さ
れ、前記各領域との重ねシロ１１２、スクライブライン
１１３より構成され、合成部境界Ｓ５，Ｓ６を有してい
る。
【０００７】すなわち、パターン形成工程において、ブ
ラインド装置により、パターンｂを隠し、パターンａ，
ｃを半導体基板上に縮小投影露光装置により露光し、パ
ターン領域Ａ，Ｃを形成する。次に、ブラインド装置に
より、パターンａ、ｃを隠し、パターンｂを半導体基板
上にオフセット装置により投影座標を移動して、縮小投
影露光装置により露光し、パターン領域Ａ，Ｃに隣接す
るように、パターン領域Ｂを形成する。このようにし
て、一次元ラインセンサーのパターン領域Ａ、Ｂ、Ｃが
形成される。以下、同様にして、同一分割位置のパター
ン構成をもつレティクルにより、一次元ラインセンサー
の各層のパターンが形成される。その結果、合成部境界
Ｓ５，Ｓ６は、固体撮像装置のチップパターン上の、ど
の層においても、ほぼ、同位置にある。
ラインド装置により、パターンｂを隠し、パターンａ，
ｃを半導体基板上に縮小投影露光装置により露光し、パ
ターン領域Ａ，Ｃを形成する。次に、ブラインド装置に
より、パターンａ、ｃを隠し、パターンｂを半導体基板
上にオフセット装置により投影座標を移動して、縮小投
影露光装置により露光し、パターン領域Ａ，Ｃに隣接す
るように、パターン領域Ｂを形成する。このようにし
て、一次元ラインセンサーのパターン領域Ａ、Ｂ、Ｃが
形成される。以下、同様にして、同一分割位置のパター
ン構成をもつレティクルにより、一次元ラインセンサー
の各層のパターンが形成される。その結果、合成部境界
Ｓ５，Ｓ６は、固体撮像装置のチップパターン上の、ど
の層においても、ほぼ、同位置にある。
【０００８】上記方法により、レティクル上で分割され
て、半導体基板上で合成された合成部境界Ｓ５、あるい
は、Ｓ６近傍での、一次元ラインセンサーのチャネルス
トップパターンと遮光メタルパタ−ンの平面パターンを
図６に示す。合成部境界では、チャネルストップパター
ン１２０が、Ｘ方向、及びＹ方向に位置合わせずれを生
じており、また、遮光メタルパターン１２１は、線幅が
細くなり、かつ、Ｙ方向に位置合わせずれを生じてい
る。理想的には図７に示すような平面パターンになる
が、実際には、位置合わせずれやパターン線幅のばらつ
きがあるため、合成部境界は図６に示すようになる。す
なわち、チャネルストップパターン１２０、及び、遮光
メタルパターン１２１で定義される合成部境界Ｓ５、あ
るいは、Ｓ６での受光部１２２の面積が変化する。な
お、チャネルストップパターンは、画素分離の働きを
し、遮光メタルパターンは、光の入射領域を定義する働
きをする。
て、半導体基板上で合成された合成部境界Ｓ５、あるい
は、Ｓ６近傍での、一次元ラインセンサーのチャネルス
トップパターンと遮光メタルパタ−ンの平面パターンを
図６に示す。合成部境界では、チャネルストップパター
ン１２０が、Ｘ方向、及びＹ方向に位置合わせずれを生
じており、また、遮光メタルパターン１２１は、線幅が
細くなり、かつ、Ｙ方向に位置合わせずれを生じてい
る。理想的には図７に示すような平面パターンになる
が、実際には、位置合わせずれやパターン線幅のばらつ
きがあるため、合成部境界は図６に示すようになる。す
なわち、チャネルストップパターン１２０、及び、遮光
メタルパターン１２１で定義される合成部境界Ｓ５、あ
るいは、Ｓ６での受光部１２２の面積が変化する。な
お、チャネルストップパターンは、画素分離の働きを
し、遮光メタルパターンは、光の入射領域を定義する働
きをする。
【０００９】
【発明が解決しようとする課題】従って、チャネルスト
ップパターンの線幅ばらつきと位置合わせずれ、及び、
遮光メタルパターンの線幅ばらつきと位置合わせずれの
双方が、合成部境界の受光部の、ほぼ、同位置で発生す
るため、合成部境界の受光部の面積変化が、大きくな
り、その結果、チップ特性上、特に、チップ内での感度
差が大きくなったり、あるいは、飽和電圧のばらつきが
大きくなるといった問題があった。
ップパターンの線幅ばらつきと位置合わせずれ、及び、
遮光メタルパターンの線幅ばらつきと位置合わせずれの
双方が、合成部境界の受光部の、ほぼ、同位置で発生す
るため、合成部境界の受光部の面積変化が、大きくな
り、その結果、チップ特性上、特に、チップ内での感度
差が大きくなったり、あるいは、飽和電圧のばらつきが
大きくなるといった問題があった。
【００１０】また、パターン線幅ばらつきの主原因であ
る縮小投影露光装置のレンズのディストーションは、レ
ティクル中心、すなわち、光軸中心からの距離に、ほ
ぼ、比例して大きくなるため、レティクル周辺部におい
ては、線幅ばらつきが大きくなるといった問題もあっ
た。
る縮小投影露光装置のレンズのディストーションは、レ
ティクル中心、すなわち、光軸中心からの距離に、ほ
ぼ、比例して大きくなるため、レティクル周辺部におい
ては、線幅ばらつきが大きくなるといった問題もあっ
た。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、半導体装置の製造方法において、第１の
チップパターンを複数の描画パターンに分割配置したレ
ティクルを用いて、分割露光し、上記描画パターンを半
導体基板上に転写してパターンを形成し、該パターンの
合成により、上記第１のチップパターンを形成する工程
と、第２のチップパターンを、上記第１のチップパター
ンの分割位置とは異なる位置で、複数の描画パターンに
分割配置したレティクルを用いて、分割露光し、上記描
画パターンを半導体基板上に転写してパターンを形成
し、該パターンの合成により、上記第２のチップパター
ンを形成する工程とを有することを特徴とする半導体装
置の製造方法によるものである。
め、本発明は、半導体装置の製造方法において、第１の
チップパターンを複数の描画パターンに分割配置したレ
ティクルを用いて、分割露光し、上記描画パターンを半
導体基板上に転写してパターンを形成し、該パターンの
合成により、上記第１のチップパターンを形成する工程
と、第２のチップパターンを、上記第１のチップパター
ンの分割位置とは異なる位置で、複数の描画パターンに
分割配置したレティクルを用いて、分割露光し、上記描
画パターンを半導体基板上に転写してパターンを形成
し、該パターンの合成により、上記第２のチップパター
ンを形成する工程とを有することを特徴とする半導体装
置の製造方法によるものである。
【００１２】さらに、上記半導体装置の製造方法におい
て、レティクル中心からチップパターンを形成する上下
左右の最遠描画パタ−ンまでの距離が等しくなるように
した描画パターンを有するレティクルを用いて、該レテ
ィクル中心と光軸を合致させて露光することを特徴とす
る半導体装置の製造方法によるものである。
て、レティクル中心からチップパターンを形成する上下
左右の最遠描画パタ−ンまでの距離が等しくなるように
した描画パターンを有するレティクルを用いて、該レテ
ィクル中心と光軸を合致させて露光することを特徴とす
る半導体装置の製造方法によるものである。
【００１３】
【作用】本発明によるレティクル構成では、合成部境界
で、チップ特性上のばらつきをもたらすチャネルストッ
プパターンの線幅ばらつきと位置合わせずれ、あるい
は、遮光メタルパターンの線幅ばらつきと位置合わせず
れのいずれか一方のみの影響となるため、チップ特性の
ばらつきを抑えることができる。
で、チップ特性上のばらつきをもたらすチャネルストッ
プパターンの線幅ばらつきと位置合わせずれ、あるい
は、遮光メタルパターンの線幅ばらつきと位置合わせず
れのいずれか一方のみの影響となるため、チップ特性の
ばらつきを抑えることができる。
【００１４】さらに、レティクル中心、すなわち、光軸
中心に対して描画パタ−ン配置を上下左右等距離とする
ことで、レンズのディストーションに起因する線幅ばら
つきを小さくすることができ、その結果、チップ特性の
ばらつきも小さく抑えることができる。
中心に対して描画パタ−ン配置を上下左右等距離とする
ことで、レンズのディストーションに起因する線幅ばら
つきを小さくすることができ、その結果、チップ特性の
ばらつきも小さく抑えることができる。
【００１５】
【実施例】本発明の実施例として、一次元ラインセンサ
ーの場合について説明する。
ーの場合について説明する。
【００１６】図１（ａ），（ｂ）に、本発明によるレテ
ィクルの構成を示す。図１（ａ）のレティクル１は、描
画パターン４、及び、５より構成され、それぞれ、パタ
ーンａ、ｃ、及び、パターンｂがＹ方向に２つずつ配置
され、前記パターンの重ね合わせのときに必要な重ねシ
ロ２、スクライブライン３より構成されている。また、
図１（ｂ）のレティクル１０は、描画パターン８、及
び、９より構成され、それぞれ、パターンａ′、ｃ′、
及び、パターンｂがＹ方向に２つずつ配置され、前記パ
ターンの重ね合わせのときに必要な重ねシロ６、スクラ
イブライン７より構成されている。なお、レティクル上
でのパターンは露光領域内であれば、配置する個数は任
意である。また、位置合わせ、及び、線幅ばらつきを考
慮したマージン以上であれば、重ねシロの大きさは、任
意である。
ィクルの構成を示す。図１（ａ）のレティクル１は、描
画パターン４、及び、５より構成され、それぞれ、パタ
ーンａ、ｃ、及び、パターンｂがＹ方向に２つずつ配置
され、前記パターンの重ね合わせのときに必要な重ねシ
ロ２、スクライブライン３より構成されている。また、
図１（ｂ）のレティクル１０は、描画パターン８、及
び、９より構成され、それぞれ、パターンａ′、ｃ′、
及び、パターンｂがＹ方向に２つずつ配置され、前記パ
ターンの重ね合わせのときに必要な重ねシロ６、スクラ
イブライン７より構成されている。なお、レティクル上
でのパターンは露光領域内であれば、配置する個数は任
意である。また、位置合わせ、及び、線幅ばらつきを考
慮したマージン以上であれば、重ねシロの大きさは、任
意である。
【００１７】図２（ａ），（ｂ）に、本発明により半導
体基板上に形成された一次元ラインセンサーのチップパ
ターンを示す。図２（ａ）は、図１（ａ）のレティクル
を用いて半導体基板上に形成されたチップパターンを示
し、チップパターン１４は領域Ａ，Ｂ，Ｃに分割され、
前記各領域との重ねシロ１２、スクライブライン１３よ
り構成され、合成部境界Ｓ１，Ｓ２を有している。図２
（ｂ）は、図１（ｂ）のレティクルを用いて半導体基板
上に形成されたチップパターンを示し、チップパターン
１８は領域Ａ′，Ｂ，Ｃ′に分割され、前記各領域との
重ねシロ１６、スクライブライン１７より構成され、合
成部境界Ｓ３，Ｓ４を有している。なお、本実施例で
は、チップパターンの分割を３分割にしているが、分割
数は任意である。
体基板上に形成された一次元ラインセンサーのチップパ
ターンを示す。図２（ａ）は、図１（ａ）のレティクル
を用いて半導体基板上に形成されたチップパターンを示
し、チップパターン１４は領域Ａ，Ｂ，Ｃに分割され、
前記各領域との重ねシロ１２、スクライブライン１３よ
り構成され、合成部境界Ｓ１，Ｓ２を有している。図２
（ｂ）は、図１（ｂ）のレティクルを用いて半導体基板
上に形成されたチップパターンを示し、チップパターン
１８は領域Ａ′，Ｂ，Ｃ′に分割され、前記各領域との
重ねシロ１６、スクライブライン１７より構成され、合
成部境界Ｓ３，Ｓ４を有している。なお、本実施例で
は、チップパターンの分割を３分割にしているが、分割
数は任意である。
【００１８】図１（ａ）のレティクルを用いて、チャネ
ルストップパターンを形成するとき、ブラインド装置に
より、パターンｂを隠し、パターンａ，ｃを半導体基板
上に縮小投影露光装置により露光し、パターン領域Ａ，
Ｃを形成する。次に、ブラインド装置により、パターン
ａ、ｃを隠し、パターンｂを半導体基板上にオフセット
装置により投影座標を移動して、縮小投影露光装置によ
り露光し、パターン領域Ａ，Ｃに隣接するように、パタ
ーン領域Ｂを形成する。このようにして、一次元ライン
センサーのチャネルストップパターンＡ、Ｂ、Ｃが形成
される。
ルストップパターンを形成するとき、ブラインド装置に
より、パターンｂを隠し、パターンａ，ｃを半導体基板
上に縮小投影露光装置により露光し、パターン領域Ａ，
Ｃを形成する。次に、ブラインド装置により、パターン
ａ、ｃを隠し、パターンｂを半導体基板上にオフセット
装置により投影座標を移動して、縮小投影露光装置によ
り露光し、パターン領域Ａ，Ｃに隣接するように、パタ
ーン領域Ｂを形成する。このようにして、一次元ライン
センサーのチャネルストップパターンＡ、Ｂ、Ｃが形成
される。
【００１９】同様にして、図１（ｂ）のレティクルを用
いて、遮光メタルパターンを形成するとき、ブラインド
装置により、パターンｂを隠し、パターンａ′，ｃ′を
半導体基板上に縮小投影露光装置により露光し、パター
ン領域Ａ′，Ｃ′を形成する。次に、ブラインド装置に
より、パターンａ′、ｃ′を隠し、パターンｂを半導体
基板上にオフセット装置により投影座標を移動して、縮
小投影露光装置により露光し、パターン領域Ａ′，Ｃ′
に隣接するように、パターン領域Ｂを形成する。このよ
うにして、一次元ラインセンサーの遮光メタルパターン
Ａ′、Ｂ、Ｃ′が形成される。
いて、遮光メタルパターンを形成するとき、ブラインド
装置により、パターンｂを隠し、パターンａ′，ｃ′を
半導体基板上に縮小投影露光装置により露光し、パター
ン領域Ａ′，Ｃ′を形成する。次に、ブラインド装置に
より、パターンａ′、ｃ′を隠し、パターンｂを半導体
基板上にオフセット装置により投影座標を移動して、縮
小投影露光装置により露光し、パターン領域Ａ′，Ｃ′
に隣接するように、パターン領域Ｂを形成する。このよ
うにして、一次元ラインセンサーの遮光メタルパターン
Ａ′、Ｂ、Ｃ′が形成される。
【００２０】その結果、上記チャネルストップパターン
と遮光メタルパターンは、同一チップ内にあるため、チ
ャネルストップパターンの合成部境界Ｓ１，Ｓ２と遮光
メタルパターンの合成部境界Ｓ３，Ｓ４は、一次元ライ
ンセンサーのチップパターン内の異なる位置に形成され
る。
と遮光メタルパターンは、同一チップ内にあるため、チ
ャネルストップパターンの合成部境界Ｓ１，Ｓ２と遮光
メタルパターンの合成部境界Ｓ３，Ｓ４は、一次元ライ
ンセンサーのチップパターン内の異なる位置に形成され
る。
【００２１】つまり、合成部境界Ｓ１、あるいは、Ｓ２
では、図３（ａ）に示すように、チャネルストップパタ
ーン２０のみ、位置合わせずれをＸ方向、及び、Ｙ方向
に生じており、遮光メタルパターン２１は、何らの位置
合わせずれや線幅ばらつきを生じていない。なお、この
場合、チャネルストップパターン２０の線幅が、ばらつ
くことも有り得る。その結果、合成部境界Ｓ１、あるい
は、Ｓ２での受光部２２の特性、すなわち、面積に影響
をあたえるのは、チャネルストップパターン２０の線幅
ばらつきと位置合わせずれである。
では、図３（ａ）に示すように、チャネルストップパタ
ーン２０のみ、位置合わせずれをＸ方向、及び、Ｙ方向
に生じており、遮光メタルパターン２１は、何らの位置
合わせずれや線幅ばらつきを生じていない。なお、この
場合、チャネルストップパターン２０の線幅が、ばらつ
くことも有り得る。その結果、合成部境界Ｓ１、あるい
は、Ｓ２での受光部２２の特性、すなわち、面積に影響
をあたえるのは、チャネルストップパターン２０の線幅
ばらつきと位置合わせずれである。
【００２２】一方、合成部境界Ｓ３、あるいは、Ｓ４で
は、図３（ｂ）に示すように、遮光メタルパターン２１
のみ、線幅ばらつき、すなわち、線幅細り、及び、Ｙ方
向に位置合わせずれを生じており、チャネルストップパ
タ−ン２０は、何らの位置合わせずれや線幅ばらつきを
生じていない。なお、この場合、遮光メタルパターン２
１のＸ方向への位置合わせずれが、生ずることも有り得
る。その結果、合成部境界Ｓ３、あるいは、Ｓ４での受
光部２２の特性、すなわち、面積に影響をあたえるの
は、遮光メタルパターン２１の線幅ばらつきと位置合わ
せずれである。
は、図３（ｂ）に示すように、遮光メタルパターン２１
のみ、線幅ばらつき、すなわち、線幅細り、及び、Ｙ方
向に位置合わせずれを生じており、チャネルストップパ
タ−ン２０は、何らの位置合わせずれや線幅ばらつきを
生じていない。なお、この場合、遮光メタルパターン２
１のＸ方向への位置合わせずれが、生ずることも有り得
る。その結果、合成部境界Ｓ３、あるいは、Ｓ４での受
光部２２の特性、すなわち、面積に影響をあたえるの
は、遮光メタルパターン２１の線幅ばらつきと位置合わ
せずれである。
【００２３】以上の結果、チャネルストップパターンと
遮光メタルパターンのレティクル上での分割境界の位置
をずらすことにより、チップ内で、従来技術では３〜５
％程度であった出力感度差を１％以下にすることが可能
となり、実用上、全く、問題ないレベルにすることがで
きる。
遮光メタルパターンのレティクル上での分割境界の位置
をずらすことにより、チップ内で、従来技術では３〜５
％程度であった出力感度差を１％以下にすることが可能
となり、実用上、全く、問題ないレベルにすることがで
きる。
【００２４】さらに、レティクル上の描画パターンを、
レティクル中心、すなわち、縮小投影露光装置の光軸中
心から、Ｘ方向、及びＹ方向とも等距離に配置すること
により、主に、縮小投影露光装置のレンズのディストー
ションに起因する線幅ばらつきを低減できる。
レティクル中心、すなわち、縮小投影露光装置の光軸中
心から、Ｘ方向、及びＹ方向とも等距離に配置すること
により、主に、縮小投影露光装置のレンズのディストー
ションに起因する線幅ばらつきを低減できる。
【００２５】なお、本実施例では、チップパターンの分
割位置を一次元ラインセンサーの受光部の中央とした
が、必ずしも受光部の中央である必要はなく、チャネル
ストップパターン上でもよく、分割位置は任意である。
割位置を一次元ラインセンサーの受光部の中央とした
が、必ずしも受光部の中央である必要はなく、チャネル
ストップパターン上でもよく、分割位置は任意である。
【００２６】また、一次元ラインセンサーを実施例とし
たが、Ｘ方向、あるいは、Ｙ方向に、多数回の分割露
光、パターン合成により形成される、より多画素なライ
ンセンサーについても、同様に実施でき、また、他の固
体撮像装置、更には、他の半導体装置においても、本発
明を実施できることは言うまでもない。
たが、Ｘ方向、あるいは、Ｙ方向に、多数回の分割露
光、パターン合成により形成される、より多画素なライ
ンセンサーについても、同様に実施でき、また、他の固
体撮像装置、更には、他の半導体装置においても、本発
明を実施できることは言うまでもない。
【００２７】
【発明の効果】以上、詳述したように、チップパターン
上での分割位置をずらすことにより、半導体装置のチッ
プ特性のばらつきを抑え、チップ特性の向上、歩留りの
向上が図れる。
上での分割位置をずらすことにより、半導体装置のチッ
プ特性のばらつきを抑え、チップ特性の向上、歩留りの
向上が図れる。
【００２８】さらに、レティクル中心、すなわち、光軸
中心にたいして描画パタ−ン配置を上下左右等距離とす
ることで、レンズのディストーションに起因する線幅ば
らつきを小さくすることができ、その結果、半導体装置
のチップ特性のばらつきを小さく抑えることができ、チ
ップ特性の向上、歩留りの向上が図れる。
中心にたいして描画パタ−ン配置を上下左右等距離とす
ることで、レンズのディストーションに起因する線幅ば
らつきを小さくすることができ、その結果、半導体装置
のチップ特性のばらつきを小さく抑えることができ、チ
ップ特性の向上、歩留りの向上が図れる。
【図１】（ａ）は本発明に係るレティクルの一実施例を
示す図である。（ｂ）は本発明に係る分割位置の異なる
レティクルの一実施例を示す図である。
示す図である。（ｂ）は本発明に係る分割位置の異なる
レティクルの一実施例を示す図である。
【図２】（ａ）は本発明により形成されたチャネルスト
ップパターンのチップパタ−ンを示す図である。（ｂ）
は本発明により形成された遮光メタルパターンのチップ
パタ−ンを示す図である。
ップパターンのチップパタ−ンを示す図である。（ｂ）
は本発明により形成された遮光メタルパターンのチップ
パタ−ンを示す図である。
【図３】（ａ）本発明によるチャネルストップパターン
の合成部境界を示す平面図である。（ｂ）本発明による
遮光メタルパターンの合成部境界を示す平面図である。
の合成部境界を示す平面図である。（ｂ）本発明による
遮光メタルパターンの合成部境界を示す平面図である。
【図４】従来の技術によるレティクルの構成例を示す図
である。
である。
【図５】従来の技術によるチップパターンを示す図であ
る。
る。
【図６】従来の技術によるチャネルストップパターンと
遮光メタルパターンの合成部境界を示す平面図である。
遮光メタルパターンの合成部境界を示す平面図である。
【図７】チャネルストップパターンと遮光メタルパター
ンが、理想的に形成された場合の合成部境界を示す平面
図である。
ンが、理想的に形成された場合の合成部境界を示す平面
図である。
１，１０ レティクル ２，６ 重ねシロ ３，７ スクライブライン ４，５，８，９ 描画パターン １２，１６ チップパターン上の重ねシロ １３，１７ チップパターン上のスクライブライン １４，１８ チップパターン ２０ チャネルストップパターン ２１ 遮光メタルパターン ２２ 受光部
Claims (1)
- 【請求項１】 第１のチップパターンを複数の描画パタ
ーンに分割配置したレティクルを用いて、分割露光し、
上記描画パターンを半導体基板上に転写してパターンを
形成し、該パターンの合成により、上記第１のチップパ
ターンを形成する工程と、 第２のチップパターンを、上記第１のチップパターンの
分割位置とは異なる位置で、複数の描画パターンに分割
配置したレティクルを用いて、分割露光し、上記描画パ
ターンを半導体基板上に転写してパターンを形成し、該
パターンの合成により、上記第２のチップパターンを形
成する工程とを有する半導体装置の製造方法において、 レティクル中心からチップパターンを形成する上下左右
の最遠描画パターンまでの距離が等しくなるようにした
描画パターンを有するレティクルを用いて、該レティク
ル中心と光軸を合致させて露光する ことを特徴とする半
導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273913A JP2912505B2 (ja) | 1992-10-13 | 1992-10-13 | 半導体装置の製造方法 |
| US08/134,043 US5451488A (en) | 1992-10-13 | 1993-10-08 | Reticle having sub-patterns and a method of exposure using the same |
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| DE69332773T DE69332773T2 (de) | 1992-10-13 | 1993-10-13 | Maske mit Teilmustern und Belichtungsverfahren unter Verwendung derselben |
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| JP4273913A JP2912505B2 (ja) | 1992-10-13 | 1992-10-13 | 半導体装置の製造方法 |
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| JP2912505B2 true JP2912505B2 (ja) | 1999-06-28 |
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ID=17534318
Family Applications (1)
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| JP4273913A Expired - Fee Related JP2912505B2 (ja) | 1992-10-13 | 1992-10-13 | 半導体装置の製造方法 |
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| US (1) | US5451488A (ja) |
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