JP6362478B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP6362478B2
JP6362478B2 JP2014172686A JP2014172686A JP6362478B2 JP 6362478 B2 JP6362478 B2 JP 6362478B2 JP 2014172686 A JP2014172686 A JP 2014172686A JP 2014172686 A JP2014172686 A JP 2014172686A JP 6362478 B2 JP6362478 B2 JP 6362478B2
Authority
JP
Japan
Prior art keywords
region
photodiode
semiconductor device
gate
gate layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014172686A
Other languages
English (en)
Other versions
JP2016048711A (ja
Inventor
木村　雅俊
雅俊 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014172686A priority Critical patent/JP6362478B2/ja
Priority to TW104127419A priority patent/TW201620125A/zh
Priority to KR1020150118564A priority patent/KR20160025466A/ko
Priority to US14/833,605 priority patent/US20160064447A1/en
Priority to CN201510535372.9A priority patent/CN105390445A/zh
Publication of JP2016048711A publication Critical patent/JP2016048711A/ja
Application granted granted Critical
Publication of JP6362478B2 publication Critical patent/JP6362478B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、固体撮像素子を含む半導体装置およびその製造方法に適用して有効な技術に関するものである。
自動焦点システム機能を搭載したデジタルカメラなどに用いられる固体撮像素子（画像素子）であって、像面位相差技術を適用した固体撮像素子では、撮像素子を構成する複数の画素のそれぞれに２以上のフォトダイオードを設けることが知られている。
特許文献１（特開２０１３−１０６１９４号公報）および特許文献２（特開２０００−２９２６８５公報）には、像面位相差検出方式の原理および画素内に２つのフォトダイオードを設けることが記載されている。
特開２０１３−１０６１９４号公報 特開２０００−２９２６８５号公報
半導体装置を構成する各半導体領域または各層の形成位置は、以下のようなパターンの形成位置を基準として決められることが考えられる。例えば、画素を構成するフォトダイオードの形成位置は、半導体基板の主面の素子分離領域を基準として決められる。これに対し、基板上に配線層を介して形成されたマイクロレンズの形成位置は、配線層内に複数積層された配線のうち、一般的には最上層の配線を基準として決められることが多い。
当該最上層の配線の形成位置は、当該配線の下のビアホールを基準として決められ、当該ビアホールの形成位置は、当該ビアホールの下の配線を基準として決められる。配線層のうち、最下層の配線の形成位置は、当該配線の下のコンタクトホールを基準として決められ、当該コンタクトホールの形成位置は、半導体基板上のゲート電極を基準として決められ、ゲート電極の形成位置は、上記素子分離領域を基準として決められる。
このように、マイクロレンズはフォトダイオードと異なり、いくつもの階層に亘って間接的に重ね合わせずれの管理を行って形成されるため、フォトダイオードとマイクロレンズとの間には大きな位置ずれが生じやすい。このような位置ずれが生じると、撮像素子により得られる画像に擬似的に焦点ずれが生じるように、撮像素子において検知が行われる問題がある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、画素内で並ぶ２つのフォトダイオードの対向する辺の形成位置を、ゲートパターンにより自己整合的に規定し、かつ、配線層上のマイクロレンズの形成位置を、ゲート層と同層の検査パターンを基準として検査・決定するものである。
また、他の実施の形態である半導体装置は、基板上の第１領域の画素内において並ぶ２つのフォトダイオードと、当該２つのフォトダイオード同士の間の基板上に形成されたゲートパターンと、画素の上部のマイクロレンズとを有し、さらに、基板上の第２領域に、ゲートパターンと同層の検査パターンおよびマイクロレンズと同層の検査パターンを有するものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、撮像素子の合焦精度を高めることができる。
本発明の実施の形態１である半導体装置の製造工程のフローを示す図である。 本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。 図２に続く半導体装置の製造工程を説明する平面図である。 図２に続く半導体装置の製造工程を説明する断面図である。 図３に続く半導体装置の製造工程を説明する平面図である。 図４に続く半導体装置の製造工程を説明する断面図である。 図５に続く半導体装置の製造工程を説明する平面図である。 図６に続く半導体装置の製造工程を説明する断面図である。 図７に続く半導体装置の製造工程を説明する平面図である。 図９に続く半導体装置の製造工程を説明する平面図である。 図８に続く半導体装置の製造工程を説明する断面図である。 図１０に続く半導体装置の製造工程を説明する平面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 図１２に続く半導体装置の製造工程を説明する平面図である。 図１３に続く半導体装置の製造工程を説明する断面図である。 図１４に続く半導体装置の製造工程を説明する平面図である。 図１５に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態１である半導体装置の構成を示す概略図である。 本発明の実施の形態１である半導体装置を示す等価回路図である。 本発明の実施の形態１である半導体装置を示す平面図である。 本発明の実施の形態１である半導体装置を示す平面図である。 本発明の実施の形態１である半導体装置を示す平面図である。 本発明の実施の形態１である半導体装置を示す平面図である。 本発明の実施の形態１である半導体装置を示す平面図である。 本発明の実施の形態２である半導体装置の示す平面図である。 本発明の実施の形態２である半導体装置の示す断面図である。 本発明の実施の形態３である半導体装置の製造工程を説明する平面図である。 図２７に続く半導体装置の製造工程を説明する平面図である。 本発明の実施の形態３である半導体装置の製造工程を説明する断面図である。 本発明の実施の形態４である半導体装置の製造工程を説明する平面図である。 本発明の実施の形態４である半導体装置の製造工程を説明する断面図である。 本発明の実施の形態４である半導体装置の製造工程を説明する平面図である。 本発明の実施の形態４である半導体装置の製造工程を説明する断面図である。 本発明の実施の形態４である半導体装置の製造工程を説明する平面図である。 図３４に続く半導体装置の製造工程を説明する平面図である。 図３５に続く半導体装置の製造工程を説明する平面図である。 本発明の実施の形態４である半導体装置の製造工程を説明する断面図である。 本発明の実施の形態５である半導体装置の製造工程を説明する平面図である。 本発明の実施の形態５である半導体装置の製造工程を説明する断面図である。 図３８に続く半導体装置の製造工程を説明する平面図である。 図４０に続く半導体装置の製造工程を説明する平面図である。 図３９に続く半導体装置の製造工程を説明する断面図である。 図４１に続く半導体装置の製造工程を説明する平面図である。 図４２に続く半導体装置の製造工程を説明する断面図である。 比較例である半導体装置を示す平面図である。 比較例である半導体装置を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、以下では、画素のウェル領域がＰ型半導体領域からなり、フォトダイオードをＮ型半導体領域により構成する場合について説明するが、当該ウェル領域および当該フォトダイオードのそれぞれが反対の導電型を有する場合についても同様の効果を奏する。また、以下では、固体撮像素子の上面側から光を入射する素子を例として説明するが、ＢＳＩ（Back Side Illumination、裏面照射）型の固体撮像素子においても、同様の構造またはプロセスフローを用いた場合には、以下の実施の形態と同様の効果を奏することができる。
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。また、ゲート電極、ゲートパターンおよび検査パターンなど、同層の半導体膜により形成された各層をまとめてゲート層と呼ぶ場合がある。
（実施の形態１）
以下に、図１〜図１７を用いて、本実施の形態の半導体装置の製造方法を説明する。また、図１６〜図２４を用いて、本実施の形態の半導体装置について説明する。本実施の形態の半導体装置は、固体撮像素子に係るものであり、特に、一つの画素内に複数のフォトダイオードを有する固体撮像素子に係る。当該固体撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであって、像面位相差式の焦点検出方法により、自動合焦を行うために必要な情報を出力する機能を有するものである。
図１は、本実施の形態の半導体装置の製造工程のフローを示す図である。図２、図４、図６、図８、図１１、図１３、図１５、および図１７は、本実施の形態の半導体装置の製造工程を説明する断面図である。図３、図５、図７、図９、図１０、図１２、図１４、および図１６は、本実施の形態の半導体装置の製造工程を説明する平面図である。上記の各断面図および各平面図では、図の左側に画素領域１Ａを示し、図の右側に検査パターン領域１Ｂを示している。
また、ここでは画素の一例として、ＣＭＯＳイメージセンサにおいて画素実現回路として使用される４トランジスタ型の画素を想定して説明を行うが、それに限るものではない。以下では、そのような画素のうち、一部のトランジスタなどを省略し、フォトダイオードと浮遊拡散容量部のみを描写した平面図を用いて説明を行うものとする。
図４、図６、図８、図１１、図１３、図１５、および図１７は、図３、図５、図７、図１０、図１２、図１４、および図１６のそれぞれのＡ−Ａ線およびＢ−Ｂ線における断面を示す図である。図１８は、本実施の形態の半導体装置の構成を示す概略図である。図１９は、本実施の形態の半導体装置を示す等価回路図である。図２０〜図２４は、本実施の形態の半導体装置の検査パターンの形成位置を説明する平面図である。
画素領域１Ａは、イメージセンサが複数有する画素のうち、１つの画素が形成される領域である。検査パターン領域１Ｂは、マイクロレンズの形成位置を検査・決定するために使用される重ね合わせ検査パターンが形成される領域である。当該検査パターンは、本実施の形態においてはマイクロレンズ以外の半導体領域などの形成位置を検査・決定する際にも用いられる。検査パターン領域１Ｂは、後に図２０〜図２４を用いて説明するように、半導体基板（半導体ウエハ）上に固体撮像素子を形成する領域の横のスクライブライン内、または固体撮像素子を形成する領域内の端部に位置する。
画素領域１Ａでは、複数の画素のそれぞれの活性領域ＡＲが横方向（Ｘ方向）に接するように並んで配置されている。この場合、活性領域ＡＲは横方向に帯上に形成されており、隣接画素間の分離のために、後述する画素間分離注入が必要となる。ただし、隣接画素間に素子分離を設けることでも同様の機能を奏することが可能であり、その場合には画素間分離注入は省略することが可能である。
まず、図２に示すように、半導体基板ＳＢを準備する（図１のステップＳ１）。その後、半導体基板ＳＢの上面にウェル領域ＷＬを形成する（図１のステップＳ２）。ここでは、画素領域１Ａの半導体基板ＳＢの上面にウェル領域ＷＬを形成するが、検査パターン領域１Ｂの半導体基板ＳＢの上面にはウェル領域ＷＬを形成しない。ただし、検査パターン領域１Ｂの半導体基板ＳＢの上面にウェル領域ＷＬを形成しても構わない。
半導体基板ＳＢは例えば単結晶シリコン（Ｓｉ）からなる。ウェル領域ＷＬは、半導体基板ＳＢの主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより導入することで形成する。ウェル領域ＷＬは、比較的不純物濃度が低いＰ−型半導体領域である。
次に、図３および図４に示すように、半導体基板ＳＢの主面に溝を形成し、当該溝内に素子分離領域ＥＩを形成する（図１のステップＳ３）。これにより、素子分離領域ＥＩから半導体基板ＳＢの上面が露出する領域、つまり活性領域を規定（区画）する。素子分離領域ＥＩは、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。ここでは、素子分離領域ＥＩはＳＴＩ法により形成されている。図３では、検査パターン領域１Ｂにおいて素子分離領域ＥＩを示しているが、活性領域ＡＲの周囲を囲う素子分離領域ＥＩの図示を省略している。同様に、後の説明で用いる平面図では、検査パターン領域１Ｂの素子分離領域ＥＩの図示を省略する場合がある。図３に示すように、活性領域ＡＲにおける半導体基板上面の全面にはウェル領域ＷＬが形成されている。
ここでは、ウェル領域ＷＬを形成してから活性領域ＡＲを形成する場合について説明するが、その逆でもよく、その場合には活性領域ＡＲと素子分離領域ＥＩを突き抜けるような加速エネルギーでＰ型不純物を注入すればよい。
また、以下の説明で用いる平面図では、層間絶縁膜の図示を省略し、場合によっては、基板上の配線の図示を省略する。また、図２〜図１７では、画素領域１Ａに形成される構造より、検査パターン領域１Ｂに形成される構造を小さく示しているが、実際には検査パターン領域１Ｂに形成されるパターンは、画素領域１Ａに示す１つの画素よりも大きい。
また、図３に示すように、画素領域１Ａにおいて素子分離領域ＥＩにより囲まれている活性領域ＡＲは、後の工程で２つのフォトダイオードを含む受光部を形成する領域と、転送トランジスタのドレイン領域であり電荷を蓄積する領域である浮遊拡散容量部を形成する領域とを有している。受光部を形成する領域は平面視において矩形の形状を有しており、浮遊拡散容量部を形成する領域の両端は、受光部を形成する領域の４辺のうちの１辺に接している。つまり、活性領域ＡＲは上記の２つの領域からなる環状構造を有しており、上記の２つの領域に囲まれた箇所には素子分離領域ＥＩが形成されている。
言い換えれば、浮遊拡散容量部を形成する領域は、受光部を形成する領域の上記１辺のうちの２箇所から素子分離領域ＥＩ側に突出した２つのパターン同士が相互に一箇所で接続された形状を有している。なお、浮遊拡散容量部を形成する領域である当該２つの突出パターンのそれぞれは、互いに接続されていなくてもよい。この場合、活性領域ＡＲは環状構造を有さない。
検査パターン領域１Ｂの半導体基板上には、素子分離領域ＥＩが半導体基板の上面に沿って、形成されている。図４に示すように、素子分離領域ＥＩの形成深さは、ウェル領域ＷＬの底部よりも浅い。
次に、図示は省略するが、後に形成するフォトダイオードを互いに分離するための不純物注入、つまり画素間分離注入を行う（図１のステップＳ４）。具体的には、画素領域１Ａの半導体基板ＳＢの上面であって、フォトダイオードを形成する領域を囲む領域にＰ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより打ち込むことで、半導体基板の上面にＰ型半導体領域（図示しない）を形成する。当該Ｐ型半導体領域は、後に形成するフォトダイオードを構成するＮ−型半導体領域よりも深く形成する。
画素間分離注入を行うことにより、後に形成する画素間において、電子に対するポテンシャル障壁を形成する。これにより、隣接画素に電子が拡散することを防ぎ、撮像素子の感度特性を向上させることが可能となる。
次に、図５および図６に示すように、半導体基板ＳＢ上にゲート絶縁膜を介してゲート電極を形成する（図１のステップＳ５）。ここでは、画素領域１Ａにおいて、活性領域ＡＲのうち、受光部を形成する領域と、浮遊拡散容量部を形成する領域との境界の上に、ゲート絶縁膜（図示しない）を介してゲート電極Ｇ１、Ｇ２を形成する。つまり、受光部を形成する領域の１辺のうちの２箇所から突出する活性領域ＡＲのパターンの一方の直上にゲート電極Ｇ１を形成し、他方の直上にゲート電極Ｇ２を形成する。ゲート電極Ｇ１、Ｇ２のそれぞれは、後に形成される転送トランジスタのゲート電極を構成する。ここでは、図示していない領域において、後に形成する周辺トランジスタのゲート電極も形成する。
また、ゲート電極Ｇ１、Ｇ２を形成する工程において、画素領域１Ａの活性領域ＡＲのうち、受光部を形成する領域を平面視における中央で２つに分割するように、ゲートパターン（ゲート層）Ｇ３を形成する。ゲートパターンＧ３は半導体基板ＳＢ上に絶縁膜ＧＦを介して形成されている（図６参照）。
平面視において、ゲートパターンＧ３は、半導体基板の主面に沿うＹ方向に延在しており、半導体基板の主面に沿う方向であって、Ｙ方向に対して直交するＸ方向において、ゲートパターンＧ３の横の両側には活性領域ＡＲがゲートパターンＧ３から露出している。受光部を形成する領域は、平面視においてゲートパターンＧ３により分割されており、これにより分割された当該領域の一方に隣接して、活性領域ＡＲの突出部および当該突出部の直上のゲート電極Ｇ１が形成されている。同様に、分割された当該領域の他方に隣接して、活性領域ＡＲの他の突出部および当該他の突出部の直上のゲート電極Ｇ２が形成されている。
また、ゲート電極Ｇ１、Ｇ２およびゲートパターンＧ３を形成する工程において、検査パターン領域１Ｂの素子分離領域ＥＩ上に、絶縁膜ＩＦ１（図６参照）を介して検査パターン（ゲート層）ＧＭを形成する。検査パターンＧＭは、平面視において例えば矩形の形状を有している。なお、図５では、検査パターンＧＭの周囲の素子分離領域ＥＩの図示を省略している。図示はしていないが、検査パターンＧＭは複数形成されている。
ここでは、半導体基板ＳＢ上に絶縁膜および半導体膜を形成した後、フォトリソグラフィ技術およびエッチング法を用いて当該半導体膜および当該絶縁膜を加工する。これにより、当該絶縁膜からなる上記ゲート絶縁膜、図６に示す絶縁膜ＧＦおよびＩＦ１と、当該半導体膜からなるゲート電極Ｇ１、Ｇ２、ゲートパターンＧ３および検査パターンＧＭを形成する。
つまり、上記ゲート絶縁膜、図６に示す絶縁膜ＧＦおよびＩＦ１は、互いに同層の膜である。ここでいう同層の膜とは、製造工程において成膜された時点で一体となっていた膜をいう。言い換えれば、同層の関係にある膜は、同一の工程で成膜された膜からなる。上記ゲート絶縁膜、図６に示す絶縁膜ＧＦおよびＩＦ１は、例えば酸化シリコン膜からなる。なお、上記ゲート絶縁膜を熱酸化法などにより形成する場合、検査パターン領域１Ｂの素子分離領域ＥＩ上に絶縁膜ＩＦ１が形成されなくてもよい。
また、図５に示すゲート電極Ｇ１、Ｇ２、ゲートパターンＧ３および検査パターンＧＭは、互いに同層の膜である。ゲート電極Ｇ１、Ｇ２、ゲートパターンＧ３および検査パターンＧＭは、例えばポリシリコン膜からなるゲート層である。ゲート電極Ｇ１、Ｇ２、ゲートパターンＧ３および検査パターンＧＭは、同一のマスクを用いて形成したフォトレジスト膜をマスクとして用いて加工されたパターンであるため、各パターン同士は所定の間隔で形成される。つまり、ゲートパターンＧ３に対して、検査パターンＧＭの形成位置はがばらつくことは殆どない。
次に、図７および図８に示すように、画素領域１Ａの半導体基板ＳＢの上面に、Ｎ−型半導体領域Ｎ１を含むフォトダイオードＰＤ１、Ｎ−型半導体領域Ｎ２を含むフォトダイオードＰＤ２を形成する（図１のステップＳ６）。すなわち、画素領域１Ａの半導体基板ＳＢの主面に、Ｎ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を、例えばイオン注入法により打ち込むことで、活性領域ＡＲのうち、受光部を形成する領域に、Ｎ−型半導体領域Ｎ１、Ｎ２を形成する。Ｎ−型半導体領域Ｎ１、Ｎ２は、Ｘ方向においてゲートパターンＧ３を挟むように形成される。
ここで、上記イオン注入法による打ち込みは、フォトリソグラフィ技術を用いて形成したフォトレジスト膜（図示しない）と、ゲートパターンＧ３とをマスクとして用いて行う。これにより、Ｎ−型半導体領域Ｎ１、Ｎ２は、活性領域ＡＲの上面において互いに分離して形成される。Ｎ−型半導体領域Ｎ１、Ｎ２は、平面視において概ね矩形の形状を有している。隣り合うＮ−型半導体領域Ｎ１、Ｎ２の対向する辺のそれぞれの形成位置は、ゲートパターンＧ３の形成位置によって決まる。つまり、Ｎ−型半導体領域Ｎ１、Ｎ２の一部であって、Ｎ−型半導体領域Ｎ１、Ｎ２が互いに分離される部分のレイアウトは、ゲートパターンＧ３により自己整合的に決まる。
Ｎ−型半導体領域Ｎ１、Ｎ２のそれぞれの辺のうち、ゲートパターンＧ３に隣接する辺の反対側の辺は、素子分離領域ＥＩに対して離間している。Ｎ−型半導体領域Ｎ１の一部はゲート電極Ｇ１と隣接する領域の半導体基板ＳＢ内に形成され、Ｎ−型半導体領域Ｎ２の一部はゲート電極Ｇ２と隣接する領域の半導体基板ＳＢ内に形成される。つまり、Ｎ−型半導体領域Ｎ１は、ゲート電極Ｇ１を有する電界効果トランジスタであって、後の工程で形成される転送トランジスタＴＸ１のソース領域を構成するものである。また、Ｎ−型半導体領域Ｎ２は、ゲート電極Ｇ２を有する電界効果トランジスタであって、後の工程で形成される転送トランジスタＴＸ２のソース領域を構成するものである。
ゲート電極Ｇ１、Ｇ２の直下の半導体基板ＳＢの主面の一部はチャネル領域であり、Ｎ−型半導体領域Ｎ１、Ｎ２は形成されていない。図８に示すように、Ｎ−型半導体領域Ｎ１、Ｎ２の形成深さは、素子分離領域ＥＩよりも深く、ウェル領域ＷＬよりも浅い。
また、ゲートパターンＧ３と隣接する領域を除くＮ−型半導体領域Ｎ１、Ｎ２のレイアウトを決める上記フォトレジスト膜からなるパターンは、以下に説明するように、検査パターンＧＭを基準として形成位置が決められる。
Ｎ−型半導体領域Ｎ１、Ｎ２の形成工程においてイオン注入マスクとして用いるフォトレジストパターンを形成する際は、まず、半導体基板ＳＢ上にフォトレジスト膜を塗布し、その後、フォトレジスト膜を、露光用マスク（フォトマスク、レチクル）を用いて露光することで、フォトレジスト膜に露光用マスクのパターンを転写する。その後、フォトレジスト膜を現像することで、フォトレジストパターンを形成する。
ここで、上記露光を行う際に露光用マスクの位置ずれを防ぐため、検査パターンＧＭが用いられる。例えば、フォトレジストパターンを形成した後、当該フォトレジストパターンの形成位置のずれ量を、平面視における当該フォトレジストパターンと検査パターンＧＭとの距離から測定し、一旦フォトレジストパターンを除去した後、露光用マスクの位置または半導体基板ＳＢの位置を適正な位置にずらし、再びフォトレジストパターンを形成する。これにより、検査パターンＧＭに対して位置ずれがないフォトレジストパターンを形成することが可能であるため、当該フォトレジストパターンをマスクとして用いて形成したＮ−型半導体領域Ｎ１、Ｎ２のレイアウトが、ゲート電極Ｇ１、Ｇ２、ゲートパターンＧ３および検査パターンＧＭに対してずれることを防ぐことができる。
なお、ゲート電極Ｇ１、Ｇ２、ゲートパターンＧ３および検査パターンＧＭは、素子分離領域ＥＩにより設けられた重ね合わせ検査パターン（図示しない）を用いて形成位置を検査することで、素子分離領域ＥＩのレイアウトに対して位置ずれのないように形成されている。また、Ｎ−型半導体領域Ｎ１、Ｎ２の形成位置を、素子分離領域ＥＩにより設けられた重ね合わせ検査パターン（図示しない）を用いて検査・決定してもよい。この場合、Ｎ−型半導体領域Ｎ１、Ｎ２の形成位置が、素子分離領域ＥＩにより規定された活性領域ＡＲのレイアウトに対してずれることを防ぐことができる。
以上に述べたように、Ｎ−型半導体領域Ｎ１、Ｎ２のレイアウトは、ゲートパターンＧ３により自己整合的に決定される領域と、検査パターンＧＭを用いて決定される領域とを有しているため、Ｎ−型半導体領域Ｎ１、Ｎ２が各ゲートパターンに対して位置ずれを起こすことを防ぐことができる。
Ｎ−型半導体領域Ｎ１、Ｎ２を形成することで、Ｎ−型半導体領域Ｎ１およびウェル領域ＷＬからなる受光部であるフォトダイオードＰＤ１が形成され、Ｎ−型半導体領域Ｎ２およびウェル領域ＷＬからなる受光部であるフォトダイオードＰＤ２が形成される。つまり、Ｎ−型半導体領域Ｎ１とＰＮ接合を形成するウェル領域ＷＬはフォトダイオードＰＤ１のアノードとして機能し、Ｎ−型半導体領域Ｎ１はフォトダイオードＰＤ１のカソードとして機能する。Ｎ−型半導体領域Ｎ２とＰＮ接合を形成するウェル領域ＷＬはフォトダイオードＰＤ２のアノードとして機能し、Ｎ−型半導体領域Ｎ１はフォトダイオードＰＤ２のカソードとして機能する。活性領域ＡＲには、平面視において、ゲートパターンＧ３を挟んでＮ−型半導体領域Ｎ１、Ｎ２が並んでいる。
次に、図９に示すように、活性領域ＡＲ内の一部にＮ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を、例えばイオン注入法により打ち込むことで、Ｎ型の不純物領域である浮遊拡散容量部ＦＤを形成する（図１のステップＳ７）。これにより、浮遊拡散容量部ＦＤをドレイン領域として有し、Ｎ−型半導体領域Ｎ１をソース領域として有し、さらにゲート電極Ｇ１を有する転送トランジスタＴＸ１と、浮遊拡散容量部ＦＤをドレイン領域として有し、Ｎ−型半導体領域Ｎ２をソース領域として有し、さらにゲート電極Ｇ２を有する転送トランジスタＴＸ２とが形成される。また、この工程では、図示していない領域においてソース・ドレイン領域を形成することで、周辺トランジスタであるリセットトランジスタ、増幅トランジスタおよび選択トランジスタを形成する。
浮遊拡散容量部ＦＤは、活性領域ＡＲのうち、矩形の受光部から突出する領域内に形成される。つまり、活性領域ＡＲは、平面視において、ゲート電極Ｇ１、Ｇ２を境にして、フォトダイオードＰＤ１、ＰＤ２を有する受光部と、浮遊拡散容量部ＦＤとに分かれている。転送トランジスタＴＸ１、ＴＸ２は、互いにドレイン領域である浮遊拡散容量部ＦＤを共有している。なお、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域は、レイアウトにおいて分離していてもよい。その場合、後に形成するコンタクトプラグおよび配線を介して、分離されているそれぞれのドレイン領域は、互いに電気的に接続される。
以上の工程により、フォトダイオードＰＤ１、ＰＤ２、転送トランジスタＴＸ１、ＴＸ２およびその他の周辺トランジスタ（図示しない）を含む画素ＰＥが形成される。図示はしていないが、画素ＰＥは半導体基板ＳＢ上の画素アレイ部にマトリクス状に並んで複数形成されている。
Ｎ型のフォトダイオードを形成する場合、上記ドレイン領域は、Ｎ−型半導体領域Ｎ１、Ｎ２の不純物のＮ型不純物濃度より大きいＮ型不純物濃度で形成する。また、図８に示すＮ−型半導体領域Ｎ１、Ｎ２のようなフォトダイオード領域の表面部分に、Ｐ＋型の不純物（例えばＢ（ホウ素））などの不純物を、Ｎ−型半導体領域Ｎ１、Ｎ２よりも浅く打ち込んでＰ＋層を形成するようなフォトダイオードの形成方法も使用されることがあるが、以下の説明においては表面のＰ＋層が存在しない場合について説明する。
次に、図１０および図１１に示すように、半導体基板上に層間絶縁膜ＣＬを形成し（図１のステップＳ８）、その後、層間絶縁膜ＣＬを貫通するコンタクトプラグＣＰを形成する（図１のステップＳ９）。
ここでは、半導体基板ＳＢの主面上に、転送トランジスタＴＸ１、ＴＸ２、フォトダイオードＰＤ１、ＰＤ２および検査パターンＧＭなどを覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＣＬを、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。その後、層間絶縁膜ＣＬ上にフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてドライエッチングを行うことで、ゲート電極Ｇ１、ゲート電極Ｇ２および浮遊拡散容量部ＦＤのそれぞれを露出するコンタクトホールを形成する。ここで、ゲート電極Ｇ１、ゲート電極Ｇ２および浮遊拡散容量部ＦＤのそれぞれの上面にはシリサイド層が形成されていてもよい。このとき、フォトダイオードＰＤ１、ＰＤ２を含む受光部の直上および検査パターンＧＭの直上にコンタクトホールは形成されない。
続いて、複数のコンタクトホール内を含む層間絶縁膜ＣＬ上に金属膜を形成した後、層間絶縁膜ＣＬ上の当該金属膜を、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨することで除去する。これにより、複数のコンタクトホールのそれぞれに埋め込まれた当該金属膜からなるコンタクトプラグＣＰを形成する。コンタクトプラグＣＰは、例えば、コンタクトホール内の側壁および底面を覆う窒化チタン膜と、当該底面上に当該窒化チタン膜を介してコンタクトホール内に埋め込まれたタングステン膜とを含む積層膜により構成される。
コンタクトプラグＣＰの形成位置は、コンタクトホールを形成する位置により決まる。フォトリソグラフィ技術を用いて形成されるコンタクトホールの位置は、ゲート電極Ｇ１、Ｇ２と同層の検査パターンＧＭを基準として決まる。これにより、コンタクトプラグＣＰの形成位置が、ゲート電極Ｇ１、Ｇ２に対してずれることを防ぐことができる。フォトダイオードＰＤ１、ＰＤ２を含む受光部の直上および検査パターンＧＭの直上にコンタクトプラグＣＰは形成されない。
次に、図１２および図１３に示すように、層間絶縁膜ＣＬ上に層間絶縁膜ＩＬ１および下層配線である配線Ｍ１からなる第１配線層を形成する（図１のステップＳ１０）。下層配線は、いわゆるシングルダマシン法により形成する。
ここでは、層間絶縁膜ＣＬ上に、例えばＣＶＤ法を用いて例えば酸化シリコン膜などからなる層間絶縁膜ＩＬ１を形成する。その後、層間絶縁膜ＩＬ１を、フォトリソグラフィ技術およびドライエッチング法を用いて加工することで、層間絶縁膜ＩＬ１を貫通する開口部であって、層間絶縁膜ＣＬの上面およびコンタクトプラグＣＰの上面を露出する配線溝を形成する。続いて、配線溝内を含む層間絶縁膜ＩＬ１上に金属膜を形成し、層間絶縁膜ＩＬ１上の余分な金属膜をＣＭＰ法などにより除去することで、配線溝に埋め込まれた金属膜からなる配線Ｍ１を形成する。フォトダイオードＰＤ１、ＰＤ２および検査パターンＧＭのそれぞれの直上に配線Ｍ１は形成されない。
配線Ｍ１は、例えば窒化タンタル膜および銅膜を順に積層した積層構造を有している。配線溝内の側壁および底面は、窒化タンタル膜により覆われている。配線Ｍ１は、その底面においてコンタクトプラグＣＰの上面に接続されている。なお、図１２では、浮遊拡散容量部ＦＤ上のコンタクトプラグＣＰに接続された配線Ｍ１の図示を省略している。また、図１２では、ゲート電極Ｇ１、Ｇ２のそれぞれと配線Ｍ１との間に設けられたコンタクトプラグＣＰを、配線Ｍ１を透過して示している。
配線Ｍ１の形成位置は、配線溝のパターンの形成位置により決まる。ここで、配線溝の形成位置は、コンタクトホールのパターンを基準として検査・決定される。
次に、図１４および図１５に示すように、層間絶縁膜ＩＬ１（図１３参照）上に複数の上層配線を含む複数の配線層を積層する（図１のステップＳ１１）。これにより、層間絶縁膜、ＩＬ１、層間絶縁膜ＩＬ１上の複数の層間絶縁膜、配線Ｍ１、および配線Ｍ１上に積層された複数の上層配線からなる積層配線層を形成する。ここでは、配線Ｍ１上にビアＶ２を介して配線Ｍ２を形成し、配線Ｍ２上にビアＶ３を介して配線Ｍ３を形成する構造について説明する。各上層配線およびそれらの上層配線のそれぞれの下のビアは、いわゆるデュアルダマシン法により形成する。図１５では、層間絶縁膜ＣＬ、ＩＬ１およびそれらの上の層間絶縁膜の１つの層間絶縁膜ＩＬとして示している。
配線Ｍ２および配線Ｍ３は、平面視において、配線Ｍ１よりもフォトダイオードＰＤ１、ＰＤ２から離れた位置に形成される。つまり、フォトダイオードＰＤ１、ＰＤ２のそれぞれの直上に配線は形成されていない。また、検査パターンＧＭの直上にも配線は形成されていない。また、積層配線層内の最上層配線である配線Ｍ３の上には層間絶縁膜ＩＬが形成されている。図１４では、配線Ｍ３と配線Ｍ２との間に形成されたビアＶ３を、配線Ｍ３を透過して示している。
デュアルダマシン法は、例えば層間絶縁膜を貫通するビアホールを形成した後、当該ビアホールよりも浅い配線溝を当該層間絶縁膜の上面に形成し、その後ビアホールおよび配線溝内に金属を埋め込むことで、ビアホール内のビアと、その上の配線溝内の配線とを同時に形成する方法である。ただし、配線溝を形成してから、当該配線溝の底面から層間絶縁膜の底面まで貫通するビアホールを設けてもよい。ビアＶ２、Ｖ３、配線Ｍ２およびＭ３は、主に銅膜からなる。配線Ｍ１は、ビアＶ２、配線Ｍ２およびビアＶ３を介して配線Ｍ３に電気的に接続されている。
配線溝およびビアホールは、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜を加工することで形成する。上記のようにビアホールを形成してから配線溝を形成する場合、ビアＶ２が埋め込まれたビアホールの形成位置は、配線Ｍ１のパターンを基準に検査・決定される。また、配線Ｍ２が埋め込まれた配線溝の形成位置は、ビアＶ２を埋め込む予定のビアホールのパターンを基準に検査・決定される。同様に、ビアＶ３が埋め込まれたビアホールの形成位置は、配線Ｍ２のパターンを基準に検査・決定される。また、配線Ｍ３が埋め込まれた配線溝の形成位置は、ビアＶ３を埋め込む予定のビアホールのパターンを基準に検査・決定される。
次に、図１６および図１７に示すように、画素領域１Ａの層間絶縁膜ＩＬ上にカラーフィルタＣＦを形成し（図１のステップＳ１２）、その後、カラーフィルタＣＦ上であって、画素ＰＥの直上にマイクロレンズＭＬを形成する（図１のステップＳ１３）。図１６では、マイクロレンズＭＬの輪郭を破線で示している。平面視において、マイクロレンズＭＬと、フォトダイオードＰＤ１、ＰＤ２とは重なっている。
ここで、１つの画素ＰＥは、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散領域（フローティングディフュージョン）以外に、画素を構成する他のトランジスタが有しているが、便宜上、図にはそれらの他のトランジスタを記載していない。実際には、平面視において、マイクロレンズＭＬと重なるようにそれらの他のトランジスタも配置されている。
カラーフィルタＣＦは、例えば層間絶縁膜ＩＬ１の上面に形成された溝内に、所定の波長の光を透過し、他の波長の光を遮断する材料からなる膜を埋め込むことで形成する。ここでは、検査パターンＧＭの直上にカラーフィルタＣＦを形成していない。カラーフィルタＣＦ上のマイクロレンズＭＬは、カラーフィルタＣＦ上に形成した膜を、平面視において円形のパターンに加工した後、例えば当該膜を加熱することで当該膜の表面を丸め、これにより当該膜をレンズ状に加工することで形成する。
また、マイクロレンズＭＬを形成すると同時に、検査パターン領域１Ｂの層間絶縁膜ＩＬ上に、マイクロレンズＭＬと同層の膜からなる検査パターンＭＬＰを形成する。検査パターンＭＬＰの平面レイアウトとしては、特に、平面視において検査パターンＧＭを囲む矩形の環状構造を採用することが考えられる。以下の説明では、検査パターンＭＬＰが、Ｙ方向に延在する２辺と、Ｘ方向に延在する２辺とを含む４辺により構成される環状パターンで形成されている場合について説明する。
平面視において、検査パターンＭＬＰは、検査パターンＧＭから離間している。例えば平面視において正方形の形状を有する検査パターンＧＭの１辺の長さは１５μｍであり、検査パターンＭＬＰの１辺の長さは２５μｍである。検査パターンＧＭを構成する１辺であって、例えばＹ方向に延在するパターンの幅、つまりＸ方向における長さは２〜４μｍである。つまり、検査パターンＧＭと検査パターンＭＬＰとは、Ｘ方向またはＹ方向において、１〜３μｍ離間している。
これに対して、マイクロレンズＭＬの直径は、例えば４μｍである。つまり、図では検査パターンＧＭ、ＭＬＰを比較的小さく示しているが、実際には検査パターンＧＭ、ＭＬＰを含む重ね合わせマークは、１つの画素よりも大きいパターンである。
マイクロレンズＭＬのパターンを形成する際には、カラーフィルタＣＦ上に形成した透過膜を、フォトリソグラフィ技術およびエッチング法を用いて加工する方法を用いることが考えられる。つまり、当該透過膜上にフォトリソグラフィ技術によりフォトレジスト膜を形成した後、フォトレジスト膜を露光・現像することで、フォトレジストパターンを形成し、その後当該フォトレジストパターンをマスクとして用いて当該透過膜を加工することができる。また、当該透過膜自体が感光性を有する場合には、当該透過膜を露光・現像することで、当該透過膜からなるマイクロレンズＭＬおよび検査パターンＭＬＰのパターンを形成することができる。
マイクロレンズＭＬの形成位置の検査は、検査パターンＧＭおよび検査パターンＭＬＰを用いて行う。つまり、マイクロレンズＭＬの形成位置が、画素ＰＥの受光部に対してずれることを防ぐため、半導体基板ＳＢに対する露光用マスクの位置を、検査パターンＧＭおよび検査パターンＭＬＰを用いて調整する。
上記調整は、次のようにして行う。すなわち、上記のようにフォトリソグラフィ技術を用いてマイクロレンズＭＬを形成する場合には、まず、透過膜上にフォトレジストパターンを形成する。当該フォトレジストパターンは、例えば、平面視において、画素領域１ＡのマイクロレンズＭＬが形成される円形の領域に形成され、当該円形の領域の周りに形成されていない。また、当該フォトレジストパターンは、検査パターン領域１Ｂの検査パターンＭＬＰが形成される領域に形成され、検査パターンＭＬＰが形成される環状の領域の外側および内側には形成されていない。
ここで、検査パターンＭＬＰを形成するために当該透過膜の上に形成されたフォトレジストパターン、つまり環状のパターンと、検査パターンＧＭとの平面視における位置関係を検査する。このとき、当該環状のパターンと検査パターンＧＭとの間にずれが生じている場合には、ずれ量を測定した後、フォトレジストパターンを除去する。その後、上記ずれ量を考慮して露光用マスクと半導体基板ＳＢとの相対的な位置を調整して、再度フォトレジストパターンを形成する。これにより、フォトレジストパターンを所望の位置に形成することができる。よって、このフォトレジストパターンをマスクとして用いてエッチングを行ってマイクロレンズＭＬおよび検査パターンＭＬＰを形成すれば、マイクロレンズＭＬの形成位置が、画素ＰＥに対してずれることを防ぐことができる。
また、フォトレジストパターンと検査パターンＧＭとを観察してずれの有無および量を検査するのではなく、フォトレジストパターンを用いて透過膜の加工を行い、マイクロレンズＭＬのパターンおよび検査パターンＭＬＰを形成してから、検査パターンＭＬＰと検査パターンＧＭとを観察してずれの有無および量を検査してもよい。この場合、検査パターンＭＬＰの形成位置が所望の位置からずれていた場合には、マイクロレンズＭＬおよび検査パターンＭＬＰを一度除去してから、ずれ量を考慮して形成位置を修正した上で、マイクロレンズＭＬおよび検査パターンＭＬＰを再度形成する。
また、フォトレジストパターンを形成せず、感光性を有する透過膜を露光・現像により直接加工する場合には、一旦マイクロレンズＭＬおよび検査パターンＭＬＰを形成してから、検査パターンＧＭ、ＭＬＰを用いて、マイクロレンズＭＬの位置ずれを検査する。検査の結果、検査パターンＭＬＰの形成位置が所望の位置からずれていた場合には、マイクロレンズＭＬおよび検査パターンＭＬＰを一度除去してから、形成位置を修正して再度形成する。
このように、本実施の形態では、ゲート電極Ｇ１、Ｇ２、ゲートパターンＧ３と同層の膜からなる検査パターンＧＭを重ね合わせマークとして使用することで、マイクロレンズＭＬの形成位置を検査・決定する。上記のように、特定の膜のパターン、当該パターンを形成するために用いるフォトレジストパターン、またはイオン注入のために用いるマスクパターンを形成した後に、それらのパターンの形成された位置を、検査パターンＧＭを利用して検査することができる。ただし、検査パターンＧＭは、露光を行う前の露光マスクの位置決めをするために観測するマーク、つまりアライメントマークとして使用することもできる。
本実施の形態の主な特徴は、Ｎ−型半導体領域Ｎ１、Ｎ２の分離部を、ゲートパターンＧ３により自己整合的に形成し、かつ、各ゲート電極と同層の検査パターンＧＭを基準としてマイクロレンズＭＬの形成位置を規定することにより、Ｎ−型半導体領域Ｎ１、Ｎ２とマイクロレンズＭＬとの形成位置のずれを抑えることにある。
この後の工程では、半導体基板ＳＢ、つまり半導体ウエハのスクライブラインをダイシングして切削することにより、半導体ウエハを複数のセンサチップに個片化することで、当該センサチップからなる固体撮像素子を複数形成する。これにより、当該固体撮像素子を含む本実施の形態の半導体装置が完成する。
以下では、固体撮像素子の構造、動作について図１６〜図１９を用いて説明する。本実施の形態の半導体装置である固体撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであって、図１８に示すように、画素アレイ部ＰＥＡと、読み出し回路ＣＣ１、ＣＣ２と、出力回路ＯＣと、行選択回路ＲＣと、制御回路ＣＯＣと、記憶回路ＭＣとを備えている。
画素アレイ部ＰＥＡには、複数の画素ＰＥが行列状に配置されている。つまり、固体撮像素子を構成する半導体基板の上面には、複数の画素ＰＥが、Ｘ軸方向およびＹ軸方向に並んでいる。画素ＰＥの周縁は素子分離領域（素子分離構造）により囲まれている。図１８に示すＸ軸方向は、固体撮像素子を構成する半導体基板の主面に沿う方向であって、画素ＰＥが配列されている行方向に沿う方向である。また、当該半導体基板の主面に沿う方向であって、当該Ｘ軸方向に対して直交するＹ軸方向は、画素ＰＥが配列されている列方向に沿う方向である。つまり、画素ＰＥはマトリクス状に並んで配置されている。
複数の画素ＰＥのそれぞれは、照射される光の強度に応じた信号を生成する。行選択回路ＲＣは、複数の画素ＰＥを行単位で選択する。行選択回路ＲＣによって選択された画素ＰＥは、生成した信号を後述する出力線ＯＬ（図１９参照）に出力する。読み出し回路ＣＣ１、ＣＣ２は、画素アレイ部ＰＥＡを間に挟むようにＹ軸方向で互いに対向して配置されている。読み出し回路ＣＣ１、ＣＣ２のそれぞれは、画素ＰＥから出力線ＯＬに出力された信号を読み出して出力回路ＯＣに出力する。記憶回路ＭＣは、出力線ＯＬから出力された上記信号を一時的に記憶する記憶部である。
読み出し回路ＣＣ１は、複数の画素ＰＥのうち、当該読み出し回路ＣＣ１側の半分の画素ＰＥの信号を読み出し、読み出し回路ＣＣ２は、当該読み出し回路ＣＣ２側の残りの半分の画素ＰＥの信号を読み出す。出力回路ＯＣは、読み出し回路ＣＣ１、ＣＣ２が読み出した画素ＰＥの信号を、本固体撮像素子の外部に出力する。制御回路ＣＯＣは、本固体撮像素子全体の動作を統括的に管理し、本固体撮像素子の他の構成要素の動作を制御する。記憶回路ＭＣは、画素ＰＥ内の２つのフォトダイオードのうちの一方から出力された信号を記憶することで、当該２つのフォトダイオードのそれぞれから出力される電荷の大きさを測るために用いられる。
次に、図１９に画素の回路を示す。図１８に示す複数の画素ＰＥのそれぞれが、図１９に示す回路を有している。図１９に示すように、画素は、光電変換を行うフォトダイオードＰＤ１、ＰＤ２と、フォトダイオードＰＤ１で発生した電荷を転送する転送トランジスタＴＸ１と、フォトダイオードＰＤ２で発生した電荷を転送する転送トランジスタＴＸ２とを有している。また、画素は、転送トランジスタＴＸ１、ＴＸ２から転送される電荷を蓄積する浮遊拡散容量部ＦＤと、浮遊拡散容量部ＦＤの電位を増幅する増幅トランジスタＡＭＩとを有している。画素はさらに、増幅トランジスタＡＭＩで増幅された電位を、読み出し回路ＣＣ１、ＣＣ２（図１８参照）の一方に接続された出力線ＯＬに出力するか否かを選択する選択トランジスタＳＥＬと、フォトダイオードＰＤ１、ＰＤ２のカソードおよび浮遊拡散容量部ＦＤの電位を所定電位に初期化するリセットトランジスタＲＳＴとを備えている。転送トランジスタＴＸ１、ＴＸ２、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれは、例えばＮ型のＭＯＳトランジスタである。
フォトダイオードＰＤ１、ＰＤ２のそれぞれのアノードには、マイナス側電源電位である接地電位ＧＮＤが印加され、フォトダイオードＰＤ１、ＰＤ２のカソードは、転送トランジスタＴＸ１、ＴＸ２のソースにそれぞれ接続されている。浮遊拡散容量部ＦＤは、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレインと、リセットトランジスタＲＳＴのソースと、増幅トランジスタＡＭＩのゲートとに接続されている。リセットトランジスタＲＳＴのドレインと、増幅トランジスタＡＭＩのドレインとには、プラス側電源電位ＶＣＣが印加される。増幅トランジスタＡＭＩのソースは、選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは、上述の読み出し回路ＣＣ１、ＣＣ２のいずれか一方に接続された出力線ＯＬに接続されている。
次に画素の動作について説明する。まず、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴのゲート電極に所定電位が印加されて、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴがともにオン状態となる。そうすると、フォトダイオードＰＤ１、ＰＤ２に残存する電荷および浮遊拡散容量部ＦＤに蓄積された電荷がプラス側電源電位ＶＣＣに向かって流れて、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散容量部ＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴがオフ状態となる。
次に、入射光がフォトダイオードＰＤ１、ＰＤ２のＰＮ接合に照射されて、フォトダイオードＰＤ１、ＰＤ２で光電変換が発生する。その結果、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷が発生する。この電荷は、転送トランジスタＴＸ１、ＴＸ２によってすべて浮遊拡散容量部ＦＤに転送される。浮遊拡散容量部ＦＤは転送されてきた電荷を蓄積する。これにより、浮遊拡散容量部ＦＤの電位が変化する。
次に、選択トランジスタＳＥＬがオン状態となると、変化後の浮遊拡散容量部ＦＤの電位が、増幅トランジスタＡＭＩによって増幅され、その後、出力線ＯＬに出力される。そして、読み出し回路ＣＣ１、ＣＣ２の一方は、出力線ＯＬの電位を読み出す。なお、像面位相差式の自動合焦を行う際には、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を、転送トランジスタＴＸ１、ＴＸ２により同時に浮遊拡散容量部ＦＤに転送するのではなく、各電荷を順次転送および読み出しを行うことで、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷の値を読み出す。撮像を行う際には、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を同時に浮遊拡散容量部ＦＤに転送する。
以下では、主に図１９を用いて、本実施の形態の半導体装置である固体撮像素子の動作について、より具体的に説明する。固体撮像素子の動作としては、撮像動作および自動合焦動作が挙げられる。
最初に、撮像をする際の画素の動作について説明する。この場合にはまず、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴのゲート電極に所定電位を印加して、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴをオン状態とする。そうすると、フォトダイオードＰＤ１、ＰＤ２に残存する電荷および浮遊拡散容量部ＦＤに蓄積された電荷がプラス側電源電位ＶＣＣに向かって流れて、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散容量部ＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴをオフ状態とする。
次に、入射光がフォトダイオードＰＤ１、ＰＤ２のＰＮ接合に照射されて、フォトダイオードＰＤ１、ＰＤ２のそれぞれで光電変換が起こる。その結果、フォトダイオードＰＤ１には電荷Ｌ１が発生し、フォトダイオードＰＤ２には電荷Ｒ１が発生する。このように、フォトダイオードＰＤ１、ＰＤ２は、入射光の光量に応じた信号電荷を光電変換によりそれらの内部に生成する受光素子、つまり光電変換素子である。
次に、これらの電荷を浮遊拡散容量部ＦＤに転送する。撮像動作においては、画素ＰＥ内の２つのフォトダイオードＰＤ１、ＰＤ２を１個の光電変換部と見なして動作させるため、フォトダイオードＰＤ１、ＰＤ２の各電荷を１つの信号として合成して読み出す。すなわち、撮像動作においては、２つのフォトダイオードＰＤ１、ＰＤ２のそれぞれにおいて発生した電荷信号を、加算して一つの画素情報として取得する。
したがって、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を別々に読み出す必要はない。この際、転送トランジスタＴＸ１、ＴＸ２をオンさせることにより、電荷を浮遊拡散容量部ＦＤに転送する。これにより、浮遊拡散容量部ＦＤは、フォトダイオードＰＤ１、ＰＤ２から転送されてきた電荷を蓄積する。これにより、浮遊拡散容量部ＦＤの電位が変化する。
ここで、上記の電荷の合成の過程を具体的に説明する。ここでは、まず、フォトダイオードＰＤ１の電荷Ｌ１と、フォトダイオードＰＤ２の電荷Ｒ１が蓄積されている状態でゲート電極Ｇ１、Ｇ２に電圧を印加し、転送トランジスタＴＸ１、ＴＸ２をオン状態とする。これにより、電荷Ｌ１、Ｒ１は、浮遊拡散容量部ＦＤに転送されて合成される。
次に、選択トランジスタＳＥＬをオン状態にして、変化後の浮遊拡散容量部ＦＤの電位を、増幅トランジスタＡＭＩによって増幅することで、浮遊拡散容量部ＦＤの電位変動に対応する電気信号を、出力線ＯＬに出力する。つまり、選択トランジスタＳＥＬを動作させることで、増幅トランジスタＡＭＩが出力する電気信号を外部に出力する。これにより、読み出し回路ＣＣ１、ＣＣ２（図１８参照）の一方は、出力線ＯＬの電位を読み出す。
続いて、像面位相差式の自動合焦をする際の画素の動作について説明する。本実施の形態の半導体装置である固体撮像素子は、１個の画素内に複数の光電変換部（例えばフォトダイオード）を設けたものである。このように画素内に複数のフォトダイオードを設けているのは、当該固体撮像素子を、例えば像面位相差型の自動焦点検出システムを有するデジタルカメラに利用した場合に、自動合焦の精度および速度を向上させることができるためである。
このようなデジタルカメラでは、画素内の一方のフォトダイオードと、もう一方のフォトダイオードとのそれぞれが検出した信号のずれ量、つまり位相差から、合焦に必要なレンズの駆動量を算出し、短時間での合焦を実現することができる。よって、画素内に複数のフォトダイオードを設けることで、固体撮像素子内に微細なフォトダイオードをより多く形成することができるため、自動合焦の精度を向上させることができる。したがって、自動合焦を行う際には、上記撮像動作と異なり、画素内の複数のフォトダイオードのそれぞれに生じた電荷を別々に読み出す必要がある。
自動焦点検出の動作においては、まず、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴのゲート電極に所定電位を印加し、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴをともにオン状態とする。これにより、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散容量部ＦＤの電荷を初期化する。その後、リセットトランジスタＲＳＴをオフ状態とする。
次に、入射光がフォトダイオードＰＤ１、ＰＤ２のＰＮ接合に照射されて、フォトダイオードＰＤ１、ＰＤ２のそれぞれで光電変換が起こる。その結果、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷が発生する。ここでは仮に、フォトダイオードＰＤ１に生じる電荷をＬ１、フォトダイオードＰＤ２に生じる電荷をＲ１とする。
次に、これらの電荷のうちの一方を浮遊拡散容量部ＦＤに転送する。ここでは、まず、転送トランジスタＴＸ１をオンさせることで、フォトダイオードＰＤ１の電荷Ｌ１を浮遊拡散容量部ＦＤに読み出し、浮遊拡散容量部ＦＤの電位を変化させる。その後、選択トランジスタＳＥＬをオン状態にして、変化後の浮遊拡散容量部ＦＤの電位を、増幅トランジスタＡＭＩによって増幅し、その後、出力線ＯＬに出力する。つまり、電荷検出部である浮遊拡散容量部ＦＤの電位変動に対応する電気信号を、増幅トランジスタＡＭＩにより増幅して出力する。これにより、読み出し回路ＣＣ１、ＣＣ２（図１８参照）の一方は、出力線ＯＬの電位を読み出す。これにより読み出された電荷Ｌ１からなる信号は、記憶回路ＭＣ（図１８参照）に記憶される。
このとき、浮遊拡散容量部ＦＤはフォトダイオードＰＤ１で生じた電荷Ｌ１が残っており、浮遊拡散容量部ＦＤの電位は変化したままとなっている。また、フォトダイオードＰＤ２内の電荷Ｒ１は未だ転送されていない。
次に、転送トランジスタＴＸ２をオンさせることで、フォトダイオードＰＤ２の電荷Ｒ１を浮遊拡散容量部ＦＤに読み出し、浮遊拡散容量部ＦＤの電位をさらに変化させる。
これにより、浮遊拡散容量部ＦＤにおいては、元々蓄積されていたフォトダイオードＰＤ１の電荷Ｌ１と、その後転送されたフォトダイオードＰＤ２の電荷Ｒ１とが合成された電荷が蓄積される。つまり、浮遊拡散容量部ＦＤ内にはＬ１＋Ｒ１の電荷が蓄積される。
その後、選択トランジスタＳＥＬをオン状態にして、変化後の浮遊拡散容量部ＦＤの電位を、増幅トランジスタＡＭＩによって増幅し、その後、出力線ＯＬに出力する。これにより、読み出し回路ＣＣ１、ＣＣ２（図１８参照）の一方は、出力線ＯＬの電位を読み出す。これにより読み出された電荷Ｌ１＋Ｒ１からフォトダイオードＰＤ２に生じた電荷Ｒ１を算出するため、次のような計算を行う。すなわち、当該電荷Ｌ１＋Ｒ１の値から、記憶回路ＭＣ（図１８参照）に記憶された電荷Ｌ１の値を引く。これにより、フォトダイオードＰＤ２の電荷Ｒ１を読み出すことができる。このような演算は、例えば制御回路ＣＯＣ（図１８参照）にて行われる。
次に、画素アレイ部ＰＥＡ（図１８参照）の各画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２の検出した電荷Ｌ１、Ｒ１のずれ量、つまり位相差から、合焦に必要なレンズの駆動量を算出し、自動合焦点の検出を行う。
なお、上記のようにフォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を順に読み出す際、先に読み出しを行う対象をフォトダイオードＰＤ２の電荷Ｒ１とし、その後にフォトダイオードＰＤ１の電荷Ｌ１を読み出してもよい。
また、自動合焦時の他の動作として、合成した電荷Ｌ１＋Ｒ１から電荷Ｒ１を算出する動作を省略する方法も考えられる。つまり、先に転送トランジスタＴＸ１をオンさせて電荷Ｌ１を読み出して記憶した後、リセットトランジスタＲＳＴをオンさせることで浮遊拡散容量部ＦＤをリセットさせれば、その後転送トランジスタＴＸ２をオンさせることでフォトダイオードＰＤ２の電荷Ｒ１を単独で読み出すことができる。この場合も電荷Ｌ１を記憶回路ＭＣ（図１８参照）に記憶する必要があるが、上記のような計算を行わなくとも、電荷Ｌ１と電荷Ｒ１とを単独で読み出すことができる。
本実施の形態の固体撮像素子をデジタルカメラに用いた場合、静止画および動画のいずれの撮像においても、上記撮像動作を各画素において行う。また、動画の撮像においては、撮像とともに上記自動合焦動作を各画素において行う。静止画の撮像においては、上記自動合焦動作を各画素で行うことにより合焦を行う場合と、上記自動合焦動作を画素において行わず、固体撮像素子外の他の自動合焦装置を用いる場合とがある。
次に、図１６および図１７を用いて、本実施の形態の半導体装置の構造を説明する。図１６の画素領域１Ａに示すように、１個の画素ＰＥの面積の大部分は、フォトダイオードＰＤ１、ＰＤ２が形成された受光部が占めている。当該受光部の周囲には複数の周辺トランジスタ（図示しない）が配置されており、受光部および周辺トランジスタのそれぞれの活性領域の周縁は、素子分離領域ＥＩにより囲まれている。ここでいう周辺トランジスタとは、図１９に示すリセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれを指す。
図１６に示す上記受光部の活性領域ＡＲは、平面視において矩形に近い形状を有している。活性領域ＡＲ内には、Ｘ軸方向においてフォトダイオードＰＤ１、ＰＤ２が並んで配置されている。フォトダイオードＰＤ１、ＰＤ２は互いに離間して形成されており、平面視において、フォトダイオードＰＤ１、ＰＤ２はいずれも矩形の形状を有している。フォトダイオードＰＤ１、ＰＤ２のそれぞれの間の半導体基板の直上には、ゲートパターンＧ３が形成されている。
浮遊拡散容量部ＦＤは、転送トランジスタＴＸ１およびＴＸ２のドレイン領域として機能する半導体領域であり、活性領域ＡＲ内に形成されている。浮遊拡散容量部ＦＤは電気的に浮遊状態にあるため、リセットトランジスタを動作させなければ、浮遊拡散容量部ＦＤ内に蓄積された電荷は保持される。
転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域は、半導体基板の主面に形成されたＮ＋型の半導体領域であり、当該半導体領域の上面には、コンタクトプラグＣＰが接続されている。また、ゲート電極Ｇ１、Ｇ２のそれぞれの上面にもコンタクトプラグＣＰが接続されている。
フォトダイオードＰＤ１は、半導体基板の主面に形成されたＮ−型半導体領域Ｎ１と、Ｐ型の半導体領域であるウェル領域ＷＬとからなる。同様に、フォトダイオードＰＤ２は、半導体基板の主面に形成されたＮ−型半導体領域Ｎ２と、ウェル領域ＷＬとからなる。受光素子であるフォトダイオードＰＤ１、ＰＤ２は、Ｎ−型半導体領域Ｎ１、Ｎ２の形成領域にそれぞれ形成されているものとみなすことができる。活性領域ＡＲ内において、Ｎ−型半導体領域Ｎ１、Ｎ２が形成された領域のそれぞれの周囲には、Ｐ−型のウェル領域ＷＬが形成されている。
活性領域ＡＲは平面視において矩形に近い形状を有しているが、矩形の４辺のうちの１辺には突出部が２つ形成されており、それらの突出部は、延在した先で接続されている。つまり、活性領域ＡＲは、これらの突出部と、受光部の矩形のパターンとからなる環状の平面レイアウトを有している。当該環状の平面レイアウトの内側には素子分離領域ＥＩが形成されている。それらの突出部には、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域が形成されている。つまり、転送トランジスタＴＸ１、ＴＸ２のそれぞれは、ドレイン領域である浮遊拡散容量部ＦＤを共有している。また、当該２つの突出部の上を跨ぐように、ゲート電極Ｇ１、Ｇ２がそれぞれ配置されている。
なお、撮影画像を出力する際には、画素内の２つのフォトダイオードの信号（電荷）を一つの信号としてまとめて出力する。これにより、１個のフォトダイオードのみを有する画素を複数備えた固体撮像素子と同等の画質で画像を得ることができる。
半導体基板上には配線Ｍ１、Ｍ２、Ｍ３を含む積層配線層が形成されているが、各配線は、フォトダイオードＰＤ１、ＰＤ２を含む受光部と平面視において重なっていない。
図１６の検査パターン領域１Ｂに示すように、半導体基板上には素子分離領域ＥＩが形成されており、素子分離領域ＥＩ上には、ゲート電極Ｇ１、Ｇ２およびゲートパターンＧ３と同層の膜からなる検査パターンＧＭが形成されている。検査パターンＧＭ上の層間絶縁膜（図示しない）の上には、マイクロレンズＭＬと同層の膜からなる検査パターンＭＬＰが形成されている。検査パターンＭＬＰは、平面視において、検査パターン領域１Ｂを囲うように形成された環状構造を有している。互いに同層の関係にあるゲート電極Ｇ１、Ｇ２およびゲートパターンＧ３と同層の膜からなる検査パターンＧＭは、同じ高さに形成されている。また、互いに同層の関係にあるマイクロレンズＭＬと検査パターンＭＬＰとは、同じ高さに形成されている。
図１７の画素領域１Ａには、１個の画素ＰＥ（図１６参照）内のフォトダイオードＰＤ１、ＰＤ２が並ぶ方向に沿う断面図を示している。図１７に示す断面図では、半導体基板ＳＢ上に積層された複数の層間絶縁膜同士の境界の図示を省略している。図１７の画素領域１Ａに示すように、Ｎ型の単結晶シリコンなどからなる半導体基板ＳＢの上面内には、Ｐ−型のウェル領域ＷＬが形成されている。ウェル領域ＷＬ上には、活性領域と、他の活性領域とを区画する素子分離領域ＥＩが形成されている。素子分離領域ＥＩは例えば酸化シリコン膜からなり、半導体基板ＳＢの上面に形成された溝内に埋め込まれている。
ウェル領域ＷＬの上面内には、Ｎ−型半導体領域Ｎ１、Ｎ２が互いに隔てられて形成されている。Ｎ−型半導体領域Ｎ１とＰＮ接合を形成するウェル領域ＷＬはフォトダイオードＰＤ１のアノードとして機能する。Ｎ−型半導体領域Ｎ２とＰＮ接合を形成するウェル領域ＷＬはフォトダイオードＰＤ２のアノードとして機能する。Ｎ−型半導体領域Ｎ１とＮ−型半導体領域Ｎ２とは、素子分離領域ＥＩに挟まれた一つの活性領域内に設けられている。Ｎ−型半導体領域Ｎ１、Ｎ２の相互間の半導体基板ＳＢの直上には、絶縁膜ＧＦを介してゲートパターンＧ３が形成されている。
このように、画素に形成された活性領域内には、Ｎ−型半導体領域Ｎ１およびウェル領域ＷＬからなるフォトダイオードＰＤ１と、Ｎ−型半導体領域Ｎ２およびウェル領域ＷＬからなるフォトダイオードＰＤ２とが形成されている。活性領域内においてフォトダイオードＰＤ１、ＰＤ２は、半導体基板ＳＢの上面にウェル領域ＷＬが露出している領域を挟むようにして、並んで配置されている。
Ｎ−型半導体領域Ｎ１、Ｎ２の形成深さは、ウェル領域ＷＬの形成深さよりも浅い。また、素子分離領域ＥＩが埋め込まれた半導体基板ＳＢの上面の溝の深さは、Ｎ−型半導体領域Ｎ１、Ｎ２の形成深さよりも浅い。
半導体基板ＳＢ上には、素子分離領域ＥＩ、フォトダイオードＰＤ１およびＰＤ２を覆うように層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、複数の絶縁膜を積層した積層膜である。層間絶縁膜ＩＬ内には、複数の配線層が積層されており、最下層の配線層には、層間絶縁膜ＩＬに覆われた配線Ｍ１が形成されている。配線Ｍ１上には層間絶縁膜ＩＬを介して配線Ｍ２が形成されており、配線Ｍ２上には層間絶縁膜ＩＬを介して配線Ｍ３が形成されている。層間絶縁膜ＩＬの上部にはカラーフィルタＣＦが形成されており、カラーフィルタＣＦ上にはマイクロレンズＭＬが形成されている。固体撮像素子の動作時において、光はマイクロレンズＭＬおよびカラーフィルタＣＦを介して、フォトダイオードＰＤ１、ＰＤ２に照射される。
フォトダイオードＰＤ１、ＰＤ２を含む活性領域の直上には配線は形成されていない。これは、マイクロレンズＭＬから入射した光が配線により遮蔽され、画素の受光部であるフォトダイオードＰＤ１、ＰＤ２に照射されなくなることを防ぐためである。逆に、活性領域以外の領域に配線Ｍ１〜Ｍ３を配置することで、周辺トランジスタなどが形成された活性領域において光電変換が起こることを防いでいる。
また、図１７の検査パターン領域１Ｂでは、半導体基板ＳＢの上面に形成された溝内に素子分離領域ＥＩが形成されており、素子分離領域ＥＩ上に、絶縁膜ＩＦ１を介して検査パターンＧＭが形成されている。検査パターンＧＭ上には、層間絶縁膜ＩＬが形成されており、検査パターンＧＭの上面および側壁は層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬ上には、検査パターンＭＬＰが形成されている。
検査パターンＭＬＰは、検査パターンＧＭの横の領域の直上に形成されており、検査パターンＧＭの直上には形成されていない。また、検査パターンＧＭの直上に、配線は形成されていない。これは、マイクロレンズＭＬを形成する際、検査パターンＧＭを重ね合わせマークとして使用する場合に、層間絶縁膜ＩＬの上方から検査パターンＧＭを観察する際に、検査パターンＧＭが配線により視認できなくなることを防ぐためである。
次に、図２０〜図２４を用いて、重ね合わせマークとして使用される検査パターンの形成位置を説明する。図２０〜図２３では、図１６に示す検査パターンＧＭ、ＭＬＰをまとめて重ね合わせマークＭＫとして示している。図２０〜図２３は、半導体ウエハに並ぶ複数のセンサチップ領域ＳＣのうち、２つのセンサチップ領域ＳＣを示す平面図である。つまり、図２０〜図２３は、半導体ウエハをダイシング工程により個片化する前の段階における平面図である。
図２０〜図２３は、重ね合わせマークＭＫの形成位置を、それぞれ異なる例を用いて説明するものである。重ね合わせマークＭＫの形成位置としては、図２０〜図２３のいずれのレイアウトを採用してもよく、その他のレイアウトを採用してもよい。図２０〜図２４において、重ね合わせマークＭＫは、画素アレイ部の外側に複数配置されている。
センサチップ領域ＳＣは、半導体ウエハをダイシングなどにより個片化したときに、１つのセンサチップとなる領域である。半導体ウエハの表面において、Ｙ方向およびＸ方向に複数並んで配置されたセンサチップ領域ＳＣ同士の間は、スクライブライン（スクライブ領域、ダイシング領域）ＳＬを介して隔てられている。スクライブラインＳＬは、半導体ウエハを個片化する際に、ダイシングブレードにより切削される領域である。
図２０に示すように、各センサチップ領域ＳＣは、その中央部に画素アレイ部ＰＥＡを有している。画素アレイ部ＰＥＡには、複数の画素ＰＥ（図１８参照）が行列状に並んで配置されている。センサチップ領域ＳＣ内の領域であって、画素アレイ部ＰＥＡの周りの領域、つまりセンサチップ領域ＳＣの端部は、読み出し回路、出力回路、行選択回路、制御回路および記憶回路などの回路、またはワイヤボンディングなどに用いられるパッドが形成される領域である。
平面視において矩形の形状を有する各センサチップ領域ＳＣの周囲は、スクライブラインＳＬに囲まれている。つまり、隣り合うセンサチップ領域ＳＣ同士の間にはスクライブラインＳＬが存在する。図２０に示す例において、重ね合わせマークＭＫはスクライブラインＳＬに形成されている。ここでは、センサチップ領域ＳＣの４隅に対し、Ｘ方向において隣り合う位置に重ね合わせマークＭＫを配置している。つまり、平面視におけるセンサチップ領域ＳＣの角部の近傍に重ね合わせマークＭＫを配置している。また、図２１に示すように、センサチップ領域ＳＣの４辺のそれぞれの中央部に隣接するスクライブラインＳＬに重ね合わせマークＭＫを配置してもよい。
また、図２２に示すように、重ね合わせマークＭＫをセンサチップ領域ＳＣ内に形成してもよい。ここでは、重ね合わせマークＭＫを、センサチップ領域ＳＣ内角部であって、画素アレイ部ＰＥＡの外側に配置している。ダイシング技術が向上してスクライブラインＳＬの幅が狭くなり、スクライブラインＳＬに重ね合わせマークＭＫを配置することが困難な場合などは、センサチップ領域ＳＣ内に重ね合わせマークＭＫを形成することが考えられる。また、スクライブラインＳＬに多数の種類のＴＥＧ（Test Elemental Group）などを配置し、スクライブラインＳＬ内に重ね合わせマークＭＫを配置することができない場合には、センサチップ領域ＳＣ内に重ね合わせマークＭＫを形成することが考えられる。
また、図２３に示すように、センサチップ領域ＳＣ内に重ね合わせマークＭＫを形成する場合には、センサチップ領域ＳＣの角部ではなく、センサチップ領域ＳＣの各辺に沿ってセンサチップ領域ＳＣの端部に複数並んで配置されたパッドＰＤ同士の間に、重ね合わせマークＭＫを配置させてもよい。図２３は、センサチップ領域ＳＣの角部近傍を拡大して示す平面図である。
このようにセンサチップ領域ＳＣ内に重ね合わせマークＭＫを配置した場合には、半導体ウエハをダイシングして個片化することでセンサチップを形成した場合でも、センサチップ内に重ね合わせマークＭＫが確実に残る。
ただし、図２０および図２１に示したように、センサチップ領域ＳＣの外側のスクライブラインＳＬに重ね合わせマークＭＫを形成し、ダイシング工程を行った後であっても、センサチップの端部に重ね合わせマークＭＫの一部が残る場合がある。つまり、ダイシングブレードによりスクライブラインＳＬを切削した際に、ダイシングブレードの幅が小さく、スクライブラインＳＬがセンサチップの端部に大きく残る場合には、重ね合わせマークＭＫの一部または全部がセンサチップの端部に残ることが考えられる。
つまり、図２４に示すように、重ね合わせマークＭＫを構成する検査パターンＧＭ、ＭＬＰのそれぞれの一部が残ることが考えられる。図２４は、センサチップＳＣＨの端部に残ったスクライブラインの一部を示す拡大平面図であり、図の左側にセンサチップＳＣＨの端部であって、ダイシングにより切削された切削面ＤＳを示している。ここでは、残ったスクライブラインもセンサチップＳＣＨの一部であるものとして説明する。すなわち、切削面ＤＳがセンサチップＳＣＨの１辺を構成している。
平面視において、切削面ＤＳに接して検査パターンＧＭ、ＭＬＰがそれぞれ形成されており、センサチップの端部、つまり切削面ＤＳより外側を除いて、検査パターンＧＭを囲むように検査パターンＭＬＰが形成されている。平面視において、検査パターンＧＭ、ＭＬＰの相互間および検査パターンＭＬＰの外側には、素子分離領域ＥＩが形成されている。このように、スクライブラインに重ね合わせマークＭＫを形成しても、個片化後のセンサチップＳＣＨに重ね合わせマークＭＫが残る場合がある。
以下では、図４５および図４６に示す比較例を用いて、本実施の形態の半導体装置の効果について説明する。図４５は、比較例である半導体装置を示す平面図である。図４６は、比較例である半導体装置を示す断面図である。図４５では、図１６と同様に画素領域１Ａと検査パターン領域１Ｂとを示している。図４６では、図１７と同様に画素領域１Ａと検査パターン領域１Ｂとを示している。なお、図４６では、画素に対してマイクロレンズの形成位置がずれた場合の断面図を示している。
図４５および図４６に示す比較例の半導体装置は、下記の点を除いて、図２〜図１７を用いて説明した本実施の形態の半導体装置と同様の構造を有している。すなわち、比較例では、互いに隣り合うＮ−型半導体領域Ｎ１、Ｎ２同士の間の半導体基板ＳＢの直上にゲートパターンＧ３（図１６参照）が形成されていない。また、検査パターン領域１Ｂに形成された検査パターンは、配線Ｍ３と、マイクロレンズＭＬと同層の検査パターンＭＬＰとにより構成されている。平面視において、検査パターン領域１Ｂの検査パターンＭＬＰは、配線Ｍ３からなる検査パターンを囲むように形成されている。
つまり、Ｎ−型半導体領域Ｎ１、Ｎ２は、ゲート電極Ｇ１、Ｇ２と同層のパターンをマスクとして用いて自己整合的に形成されていない。また、比較例の半導体装置のマイクロレンズＭＬは、半導体基板ＳＢ上の積層配線層のうち、最上層の配線Ｍ３を基準として形成されたものである。これらの点は、本実施の形態と異なる。
比較例の半導体装置の製造工程では、素子分離領域ＥＩを基準としてリソグラフィを行うことで、Ｎ−型半導体領域Ｎ１、Ｎ２を形成するための不純物注入を行う。また、フォトダイオードＰＤ１、ＰＤ２に光を照射するために用いられる１つのマイクロレンズＭＬは、最上層の配線Ｍ３を基準としてリソグラフィを行うことで形成される。最上層の配線Ｍ３は、その下のビアＶ３が埋め込まれたビアホールの形成工程において形成されたホールからなるマークを基準としてリソグラフィを行うことで形成されている。また、当該ビアホールは、その下の配線Ｍ２の形成工程で形成された金属膜のマークを基準として形成されている。
また、最下層の配線Ｍ１は、その下のコンタクトプラグＣＰが埋め込まれたコンタクトホールからなるマークを基準として形成されており、コンタクトホールは、ゲート電極Ｇ１、Ｇ２と同層のパターンを基準として形成されている。ゲート電極Ｇ１、Ｇ２は、素子分離領域ＥＩを基準として形成されている。
このように、Ｎ−型半導体領域Ｎ１、Ｎ２は素子分離領域ＥＩを基準として形成位置が決まるのに対し、マイクロレンズＭＬは、素子分離領域ＥＩからいくつもの階層にも亘って間接的に重ね合わせずれ管理を行いながらリソグラフィを行い形成される。このため、Ｎ−型半導体領域Ｎ１、Ｎ２とマイクロレンズＭＬとは、大きな重ね合わせずれが生じやすい。図４６では、半導体基板ＳＢの主面に対して垂直な方向における線であって、マイクロレンズＭＬの中心線を一点鎖線で示し、Ｎ−型半導体領域Ｎ１、Ｎ２の相互間の中心線を破線で示している。本来はこれらの中心線は重なることが望ましいが、Ｎ−型半導体領域Ｎ１、Ｎ２の形成位置とマイクロレンズＭＬの形成位置にずれが生じると、図４６に示すように各中心線が横方向にずれる。
また、像面位相差検出方式による焦点検出の際、合焦の状態であれば１つの被写体を撮像した場合の固体撮像素子に対する射出瞳（カメラのレンズ）からの入射光は、フォトダイオードＰＤ１、ＰＤ２のそれぞれに均等に入射され、同一の入射光出力が得られるはずである。しかし、Ｎ−型半導体領域Ｎ１、Ｎ２およびマイクロレンズＭＬの形成位置のずれが生じた比較例の半導体装置では、合焦状態であっても、フォトダイオードＰＤ１、ＰＤ２のそれぞれの出力が一致しない場合が生じる。その場合、焦点が合っているのに、上記形成位置のずれ量分だけカメラのレンズを移動させてしまい、結果として、得られる撮像画像に焦点ずれが生じるという問題がある。
これに対し、本実施の形態では、図１６および図１７に示すように、１つの画素ＰＥ内における同一の活性領域ＡＲにおいて、複数のフォトダイオードＰＤ１、ＰＤ２の相互間にゲートパターンＧ３を設けて、Ｎ−型半導体領域Ｎ１、Ｎ２の分離部を自己整合的に形成している。また、本実施の形態では、当該ゲートパターンＧ３をと同層の検査パターンＧＭを重ね合わせマークとして形成し、検査パターンの直上に配線パターンを形成せず、検査パターンＧＭをマイクロレンズＭＬを形成するための基準層として用いている。
ゲートパターンＧ３をマスクとして自己整合的にイオン注入を行って形成されたＮ−型半導体領域Ｎ１、Ｎ２の相互間の終端部は、ゲートパターンＧ３に対してずれが生じていない。また、検査パターンＧＭを基準として、検査パターンＭＬＰを用いてマイクロレンズＭＬをリソグラフィによって形成することで、マイクロレンズＭＬの中心と、Ｎ−型半導体領域Ｎ１、Ｎ２の相互間の中心との間におけるずれを非常に小さくすることが可能である。これは、マイクロレンズＭＬ、Ｎ−型半導体領域Ｎ１およびＮ２がいずれもゲートパターンを基準として形成されているからである。
これにより、固体撮像素子（センサチップ）を用いて行う自動合焦において、合焦精度を高めることができる。したがって、半導体装置の性能を向上させることができる。
また、マイクロレンズＭＬの直下に存在するカラーフィルタＣＦの影響で、マイクロレンズＭＬを形成する際に、直接的に検査パターンＧＭを基準としたリソグラフィが不可能な場合には、最上層の配線Ｍ３を、検査パターンＧＭを基準としたリソグラフィで形成し、その後、当該配線Ｍ３を基準としてマイクロレンズＭＬを形成するためのリソグラフィを行ってもよい。
この場合、比較例のように、素子分離領域から最上層配線まで間接的に重ね合わせ調整を行うことで、複数階層の重ね合わせ誤差を含むマイクロレンズを形成する場合に比べ、マイクロレンズＭＬとＮ−型半導体領域Ｎ１、Ｎ２との重ね合わせずれ量を大きく低減することができる。これにより、固体撮像素子（センサチップ）を用いて行う自動合焦において、合焦精度を高めることができる。したがって、半導体装置の性能を向上させることができる。
また、図２０〜図２３に示すように、ここでは、重ね合わせマークＭＫを、平面視において有効画素領域（画素アレイ部ＰＥＡ）全体よりも外側に配置すれば、実際にＮ−型半導体領域Ｎ１、Ｎ２とマイクロレンズＭＬとの重ね合わせを正確に形成する必要がある画素アレイ部ＰＥＡを囲むように重ね合わせマークＭＫを設けている。このため、例えば４隅の重ね合わせマークＭＫでの計測値をその重ね合わせ管理規格内に抑え込めば、その４隅の重ね合わせマークＭＫにより囲まれる領域内にある、各画素におけるマイクロレンズとゲート層との重ね合わせ誤差は、その四隅の重ね合わせ計測値以内に抑えることが容易となる。
また、図１６および図１７に示すゲートパターンＧ３は、その電位を変化させる必要はなく、電位固定またはフローティングにしておくことが好ましい。例えば接地電位に固定しておいた場合には、画素ＰＥ内には既に接地電位領域が存在するので、新たな電位供給配線をイメージエリア（画素アレイ部）の外側の制御回路領域から追加で引き回してくる必要がない。したがって、画素領域１Ａ内での配線数を削減できるので、光学的な遮蔽物による光のけられが減少して感度特性が向上するなどの効果を得ることができる。
また、ゲートパターンＧ３を負電位に固定しておいた場合には、負電位供給線が新たには必要となるが、ゲートパターンＧ３近傍の界面準位などから発生した暗電子に対して、負電位によるホール発生で暗電子を再結合させることができ、暗時の撮像特性においてノイズ低減の効果が得ることができる。また、ゲートパターンＧ３をフローティング状態にすれば、ゲートパターンＧ３に接続するゲート配線またはメタル配線などを削減できるので、光のけられ削減により感度特性を向上させることができる。
また、ゲートパターンＧ３に接続するゲート配線またはメタル配線などを形成しないでよいため、フォトダイオードＰＤ１、ＰＤ２の電荷を浮遊拡散容量部ＦＤに転送するための転送トランジスタＴＸ１、ＴＸ２の制御信号線と、他の配線との間に生じる結合容量を低減することができる。よって、ゲート電極Ｇ１、Ｇ２の制御信号配線容量が低減でき、当該容量による充放電電流を削減できるため、半導体装置の消費電力を低減することができる。
なお、本実施の形態では、フォトダイオードとしてＰ型のウェル領域をアノードとし、Ｎ−型半導体領域である拡散層をカソードとした場合について記載している。しかし、これに限らず、Ｎ型ウェルと当該Ｎ型ウェル中のＰ−型拡散層とからなるフォトダイオード、または、それらの表面に画素ウェルと同じ導電型の拡散層が表面に存在するフォトダイオードを有する固体撮像素子においても、同様の効果を奏することが可能である。また、配線層の配線材料については銅（Ｃｕ）を用いる場合について説明したが、これに限られるものではなく、アルミニウム（Ａｌ）またはＷ（タングステン）などの別の金属を主に含む配線を用いてもよい。
（実施の形態２）
本実施の形態は、前記実施の形成１に比べ、フォトダイオードの一部であって、ゲートパターンを用いて自己整合的に形成する部分さらに増やすものである。本実施の形態の半導体装置の平面図を図２５に示し、図２５のＡ−Ａ線およびＢ−Ｂ線における断面図を図２６に示す。図２５および図２６では、図１６および図１７と同様に画素領域１Ａおよび検査パターン領域１Ｂを示している。図２５は完成した画素ＰＥを示すものであるが、図を分かりやすくするため、配線Ｍ１以外の配線およびビアの図示を省略している。
図２５および図２６に示すように、本実施の形態では、Ｘ方向において、ゲートパターンＧ３を挟むように一対のゲートパターン（ゲート層）Ｇ４を形成している点で、前記実施の形態１と異なる。ゲートパターンＧ４は、半導体基板ＳＢ上に絶縁膜ＧＦを介して形成された、ゲート電極Ｇ１、Ｇ２、ゲートパターンＧ３および検査パターンＧＭと同層の膜である。
つまり、ゲートパターンＧ４は、ゲート電極Ｇ１、Ｇ２、ゲートパターンＧ３および検査パターンＧＭと同じ形成工程において形成される。本実施の形態が前記実施の形態１と異なる点における主な特徴は、ゲートパターンＧ３、Ｇ４の両方を用いてＮ−型半導体領域Ｎ１およびＮ２を自己整合的に形成することにある。すなわち、本実施の形態は、Ｎ−型半導体領域Ｎ１、Ｎ２を構成する辺のうち、Ｘ方向における画素ＰＥの中心側の辺のみでなく、Ｘ方向における画素ＰＥの外側の辺もゲート層により自己整合的に規定するものである。
ここで、ゲートパターンＧ４を形成しない場合の問題点について説明する。すなわち、図７および図８を用いて説明したイオン注入工程（図１のステップＳ６）で、イオン注入のマスクとして用いるレジストパターンを形成するリソグラフィにおいて、基準層をゲート層とした場合に、ゲート層とレジストパターンとの間に重ね合わせずれが左右、つまりＸ方向に生じることが考えられる。この場合、Ｎ−型半導体領域Ｎ１およびＮ２を形成する工程で不純物イオンが打ち込まれる面積が、ゲートパターンＧ３を挟んだ左右で異なり、例えばＮ−型半導体領域Ｎ１およびＮ２のそれぞれの面積が異なるものとなる。したがって、完全な合焦状態であってもフォトダイオードＰＤ１、ＰＤ２のそれぞれの出力値が異なって出力されるという問題が生じる。
これに対し、本実施の形態では、図５および図６を用いて説明したゲート層形成工程（図１のステップＳ５）において、フォトダイオードＰＤ１、ＰＤ２の間のゲートパターンＧ３以外に、ゲートパターンＧ３、フォトダイオードＰＤ１およびＰＤ２を挟むように、Ｙ方向に延在する一対のゲートパターンＧ４を設けている。これにより、Ｎ−型半導体領域Ｎ１およびＮ２のそれぞれのＸ方向における一方の１辺は、ゲートパターンＧ３をマスクとしたイオン注入により自己整合的に形成され、他方の１辺は、ゲートパターンＧ４をマスクとしたイオン注入により自己整合的に形成される。
つまり、矩形のＮ−型半導体領域Ｎ１およびＮ２のうち、Ｙ方向に延在する辺はいずれも自己整合的に形成位置が決まる。したがって、Ｎ−型半導体領域Ｎ１、Ｎ２を形成するイオン注入工程で、そのリソグラフィの基準層を例えばゲート層とした場合に、左右の重ね合わせずれが生じても、フォトダイオードＰＤ１、ＰＤ２のそれぞれの面積に違いが生じることを防ぐことができる。これにより、上記重ね合わせずれが生じたとしても、ゲート層と各フォトダイオードＰＤ１、ＰＤ２との相対的な位置関係は変化しない。よって、重ね合わせずれに対する製造マージンを向上することが可能となる。また、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、前記実施の形態１と同様の効果を得ることができる。
また、ゲートパターンＧ４は、ゲートパターンＧ３と同様に、電位を敢えて変化させる必要が無く、負電位もしくは接地電位に固定し、またはフローティング状態とすることが好ましい。
（実施の形態３）
本実施の形態は、前記実施の形成１においてフォトダイオード間に形成したゲートパターンを、フォトダイオードの形成後に除去するものである。本実施の形態の半導体装置の製造工程中の平面図を図２７および図２８に示し、図２８のＡ−Ａ線およびＢ−Ｂ線における断面図を図２９に示す、図２７〜図２９では、図１６および図１７と同様に画素領域１Ａおよび検査パターン領域１Ｂを示している。
画素において、２つの光電変換部であるフォトダイオードの近傍にゲート層が形成されている固体撮像素子においては、当該ゲート層が光の遮蔽物となり、固体撮像素子の感度の低下を引き起こす問題がある。ゲート電極の材料に使用されるポリシリコンは、光電変換により光を吸収する性質があり、特に斜めに入射した光においては、上記ゲート層の陰になるフォトダイオードの一部分には光が到達せずに、撮像素子の感度が低下する。
これに対し、本発実施の形態では、図５および図６を用いて説明した工程（図１のステップＳ５）でゲートパターンＧ３を形成し、続いて、Ｎ−型半導体領域Ｎ１、Ｎ２を、ゲートパターンＧ３をマスクとして用いて自己整合的に形成する。その後、図２７に示すように、新たなリソグラフィを行って、ゲートパターンＧ３のみを露出させ、ドライエッチングまたはウェットエッチングによりゲートパターンＧ３を除去する。
本実施の形態の半導体装置の製造工程は、このようにゲートパターンＧ３の除去工程を有する点以外、前記実施の形態１の製造工程と同様である。よって、図２８および図２９に示すように、ゲートパターンＧ３（図１６参照）が形成されていない点を除いて、本実施の形態の半導体装置の構造は前記実施の形態１と同様である。ゲートパターンＧ３の除去は、少なくとも層間絶縁膜ＣＬ（図１１参照）の形成工程（図１のステップＳ８）の前に行う。
本実施の形態では、本実施の形態では、前記実施の形態１と同様の効果を得ることができる。
また、本実施の形態では、フォトダイオードＰＤ１、ＰＤ２の相互間に設けたゲートパターンＧ３を、Ｎ−型半導体領域Ｎ１、Ｎ２の形成のために行うイオン注入工程後に除去することで、完成した半導体装置の画素に対し斜めから光が入射した際に、ゲートパターンＧ３によりフォトダイオードＰＤ１またはＰＤ２に影が生じることを防ぐことができる。したがって、固体撮像素子の感度が低下することを防ぐことができる。よって、半導体装置の性能を向上させることができる。
（実施の形態４）
本実施の形態は、前記実施の形成２において形成した３本のゲートパターンのそれぞれの近傍の半導体基板内に、画素分離のためのイオン注入を、ゲート層を基準として行うものである。本実施の形態の半導体装置の製造工程中の平面図を図３０に、断面図を図３１に示す。図３０および図３１では、図１６および図１７と同様に画素領域１Ａおよび検査パターン領域１Ｂを示している。
前記実施の形態１では図示を省略して説明した画素間分離注入（図１のステップＳ４）を、本実施の形態では、図３０に示すように、図２〜図６を用いて説明した工程と同様の工程を行った後に行う。なお、ここでは前記実施の形態２と同様にゲートパターンＧ４を形成する。つまり、図３０は、ゲート電極Ｇ１、Ｇ２、ゲートパターンＧ３、Ｇ４および検査パターンＧＭを含むゲート層を形成した後、フォトリソグラフィ技術を用いて所定の領域にＰ型の不純物（例えばＢ（ホウ素））を比較的低い濃度で注入することで、Ｐ−分離領域ＰＳを形成した構造を示す平面図である。Ｐ−分離領域ＰＳは、ゲート層（例えば検査パターンＧＭ）を基準として形成する。ここでは、ゲートパターンＧ４の直下の領域を含む半導体基板ＳＢの主面にイオン注入を行うことで、Ｐ−分離領域ＰＳを形成する。
そのようにしてＰ−分離領域ＰＳを形成した後は、図９〜図１７を用いて説明した工程と同様の工程を行うことで、図３１に示す構造を得る。ここでは、Ｘ方向において一対のゲートパターンＧ４に挟まれた領域、つまり一対のＰ−分離領域ＰＳにより挟まれた領域に自己整合的にＮ−型半導体領域Ｎ１、Ｎ２を形成する。
図３１に示すように、Ｐ−分離領域ＰＳはゲートパターンＧ４の上から垂直に半導体基板ＳＢに対してイオン注入を行っているため、ゲートパターンＧ４の直下のＰ−分離領域ＰＳの形成深さは、ゲートパターンＧ４の横のＰ−分離領域ＰＳの形成深さよりも浅い。つまり、Ｐ−分離領域ＰＳの底面の一部は、ゲートパターンＧ４の直下において、半導体基板ＳＢの主面に向かって凹んでいる。このように、Ｐ−分離領域ＰＳを形成するために打ち込んだ不純物の一部は、ゲートパターンＧ４を貫通して半導体基板ＳＢ内に導入されている。
なお、Ｐ−分離領域ＰＳの形成深さは、ゲートパターンＧ４の直下であっても、その横の、Ｐ−分離領域ＰＳが深く形成されている領域であっても、Ｎ−型半導体領域Ｎ１、Ｎ２の形成深さより深い。これは、半導体基板ＳＢの主面に形成されたフォトダイオードＰＤ１、ＰＤ２を、各画素間において分離する必要があるためである。ここでは、ゲートパターンＧ４の直下に素子分離領域ＥＩを形成しない。
Ｐ−分離領域ＰＳは、画素において光電変換された電子が、隣接する他の画素へ拡散することを防止し、これにより撮像素子の感度特性を向上させるために設ける分離部である。つまり、Ｐ型不純物を注入することで、電子に対するポテンシャル障壁を形成し、隣接画素への電子の拡散を防止している。
しかし、Ｐ−分離領域ＰＳを形成するためのＰ−分離注入を行う位置が、Ｎ−型半導体領域Ｎ１、Ｎ２の形成位置との関係でずれた場合、２つのフォトダイオードＰＤ１、ＰＤ２のうちの一方の出力が大きくなる。このため、合焦状態であっても２つのフォトダイオードＰＤ１、ＰＤ２の相互間で出力に差が生じ、正確な自動合焦が行えなくなる問題が生じる。
これに対し、本実施の形態では、ゲート層を基準としてＰ−分離注入を行ってＰ−分離領域ＰＳを形成し、その後、同じくゲート層を基準としてＮ型不純物の注入を行ってＮ−型半導体領域Ｎ１、Ｎ２を形成している。これにより、Ｐ−分離領域ＰＳ、Ｎ−型半導体領域Ｎ１およびＮ２の形成位置と、ゲート層との重ね合わせずれを小さく抑えることができる。
また、前記実施の形態２と同様の効果を得ることができる。
＜第１変形例について＞
以下に、本実施の形態の第１変形例について説明する。本変形例は、図３０および図３１を用いて説明した実施の形態と、前記実施の形態２と、前記実施の形態３とを組み合わせたものである。つまり、３つのゲートパターンをマスクとして自己整合的にフォトダイオードを形成した後、受光部の３つのゲートパターンを除去し、その後、ゲート層を基準としてＰ−分離注入を行うものである。
本実施の形態の半導体装置の製造工程中の平面図を図３２に、断面図を図３３に示す。図３２および図３３では、図１６および図１７と同様に画素領域１Ａおよび検査パターン領域１Ｂを示している。
すなわち、本変形例では、まず、図２〜図６を用いて説明した工程と同様の工程を行う。ただし、前記実施の形態２と同様に、ゲートパターンＧ３に加えてゲートパターンＧ４（図２５参照）を形成する。また、図１のステップＳ４の注入工程は、後の工程でゲートパターンＧ３、Ｇ４を除去した後に行う。その後、図７および図８を用いて説明した注入工程を行う。ここでは、ゲートパターンＧ３およびゲートパターンＧ４をマスクとしてイオン注入を行い、自己整合的にフォトダイオードＰＤ１、ＰＤ２を形成する。
次に、ゲートパターンＧ３、Ｇ４を、フォトリソグラフィ技術およびエッチング法を用いて選択的に除去する。その後、ゲート層（例えば検査パターンＧＭ）を基準として、一対のＰ−分離領域ＰＳを形成する。Ｐ−分離領域ＰＳは、Ｎ−型半導体領域Ｎ１、Ｎ２よりも形成深さが深い半導体領域である。ここでは、Ｎ−型半導体領域Ｎ１、Ｎ２を含む受光部をＸ方向において挟むように、活性領域ＡＲに一対のＰ−分離領域ＰＳを形成する。Ｐ−分離領域ＰＳのＹ方向における幅は、Ｎ−型半導体領域Ｎ１、Ｎ２のそれぞれの同方向における幅よりも大きい。Ｐ−分離領域ＰＳを形成することにより、フォトダイオードＰＤ１、ＰＤ２は、他の画素のとの間で電気的に分離される。
図３１を用いて説明した製造方法と異なり、ここではゲートパターンＧ４を除去してからＰ−分離注入を行っているため、Ｐ−分離領域ＰＳの底部に凹みはない。これにより、図３２に示す構造を得る。その後の工程は、図９〜図１７を用いて説明した工程と同様の工程を行うことで、図３３に示す半導体装置が完成する。
本変形例では、図３０および図３１を用いて説明した実施の形態と同様の効果を得ることができる。つまり、例えば、Ｎ−型半導体領域Ｎ１、Ｎ２、Ｐ−分離領域ＰＳおよび各ゲート層との相互間での位置ずれの発生を防ぐことができる。
また、本変形例では、ゲートパターンによる遮光に起因して、固体撮像素子の感度が低下することを防ぐことができる。
＜第２変形例について＞
以下に、本実施の形態の第２変形例について説明する。本変形例は、受光部にゲートパターンを形成することなく、受光部のほぼ全体にＮ−型半導体領域を形成した後、当該Ｎ−型半導体領域を分離し、フォトダイオードを規定するＰ＋分離注入を行うものである。
本実施の形態の半導体装置の製造工程中の平面図を図３４〜図３６に、断面図を図３７に示す。図３４〜図３７では、図１６および図１７と同様に画素領域１Ａおよび検査パターン領域１Ｂを示している。
すなわち、本変形例では、まず、図３４に示すように、図２〜図６を用いて説明した工程と同様の工程を行う。ただし、ここでは、ゲートパターンＧ３（図５参照）およびゲートパターンＧ４（図２５参照）を形成せず、ゲート電極Ｇ１、Ｇ２および検査パターンＧＭを形成する。
次に、図３５に示すように、活性領域ＡＲの受光部を形成する領域において、Ｘ方向に延在するＮ−型半導体領域Ｎ３を形成する。Ｎ−型半導体領域Ｎ３は、例えば活性領域ＡＲのＸ方向における一方の端部から他方の端部に亘って形成されており、画素領域１Ａ内では分断されていない。Ｎ−型半導体領域Ｎ３は、Ｎ−型半導体領域Ｎ１、Ｎ２（図８参照）と同じく、フォトダイオードの一部となる半導体領域である。なお、Ｎ−型半導体領域Ｎ３の一部は、ゲート電極Ｇ１、Ｇ２のそれぞれに隣接する半導体基板ＳＢの上面に形成されている。これにより、活性領域ＡＲの受光部を形成する領域の大部分にＮ−型半導体領域Ｎ３が形成される。
次に、図３６に示すように、ゲート層（例えば検査パターンＧＭ）を基準としてフォトレジストパターンを形成し、Ｐ＋分離注入を行うことで、活性領域ＡＲの３箇所に、Ｙ方向に延在するＰ＋分離領域ＰＲを形成する。つまり、ゲート層（例えば検査パターンＧＭ）を基準として形成したフォトレジストパターンをマスクとして、半導体基板ＳＢの主面にＰ型の不純物（例えばＢ（ホウ素））を比較的高い濃度でイオン注入する。これにより、Ｘ方向に並ぶ３つのＰ＋分離領域ＰＲを形成する。
ゲート電極Ｇ１に近い領域のＮ−型半導体領域Ｎ３（図３５参照）を挟むように、３つのＰ＋分離領域ＰＲのうちの２つが形成される。同様に、ゲート電極Ｇ２に近い領域のＮ−型半導体領域Ｎ３（図３５参照）を挟むように、３つのＰ＋分離領域ＰＲのうちの２つが形成される。これにより、Ｎ−型半導体領域Ｎ３からなる領域であって、レイアウトが規定されたＮ−型半導体領域Ｎ１およびＮ２が形成される。
つまり、３つのＰ＋分離領域ＰＲのうちの真ん中に位置する１つのＰ＋分離領域ＰＲは、Ｎ−型半導体領域Ｎ１およびＮ２の相互間を分離する位置に形成されている。また、他の２つのＰ＋分離領域ＰＲは、Ｎ−型半導体領域Ｎ１およびＮ２の外側のレイアウトを規定し、かつ、各画素間を分離するために設けられている。このように、Ｐ＋分離領域ＰＲを形成することで、Ｎ−型半導体領域Ｎ１、Ｎ２を規定し、フォトダイオードＰＤ１、ＰＤ２を形成する。
この後の工程は、図９〜図１７を用いて説明した工程と同様の工程を行うことで、図３７に示す半導体装置が完成する。
上記Ｐ＋分離注入は、フォトダイオードＰＤ１、ＰＤ２のレイアウトを規定し、フォトダイオードＰＤ１、ＰＤ２の相互間を分離させ、さらに、画素ＰＥにおいて光電変換された電子が、隣接する他の画素へ拡散することを防止して、固体撮像素子の感度特性を向上させるために行うものである。
しかし、例えば、当該Ｐ＋分離注入と、Ｎ−型半導体領域Ｎ１、Ｎ２を形成するためのリソグラフィ工程およびイオン注入とを両方行った場合、Ｐ＋分離領域ＰＲの形成位置と、Ｎ−型半導体領域Ｎ１、Ｎ２の形成位置とがずれることで、２つのフォトダイオードＰＤ１、ＰＤ２のうちの一方の出力が大きくなる場合がある。この場合、合焦状態であっても、２つのフォトダイオードＰＤ１、ＰＤ２間で出力差が生じ、正確な自動合焦をすることができない問題が生じる。
本変形例では、活性領域ＡＲの広い領域にＮ−型半導体領域Ｎ３（図３５参照）を形成した後、ゲート層を基準としてＰ＋分離領域ＰＲを形成することで、Ｎ−型半導体領域Ｎ１、Ｎ２を規定している。これにより、Ｐ＋分離領域ＰＲ、Ｎ−型半導体領域Ｎ１およびＮ２の、ゲート層に対する位置ずれの発生を抑えることができる。加えて、ゲート層の重ね合わせ管理パターン、つまり検査パターンＧＭを基準としてマイクロレンズＭＬを形成することで、マイクロレンズＭＬとＰ＋分離領域ＰＲ、Ｎ−型半導体領域Ｎ１およびＮ２との間の重ね合わせずれを抑えることができる。
なお、本変形例のようにＰ＋分離注入によりフォトダイオードのレイアウトを規定する方法は、画素間分離のために行う注入以外の注入であって、フォトダイオードを構成するＮ−型半導体領域の周辺に位置する領域に注入処理を行う場合について適用可能である。その場合には、Ｐ＋分離領域、Ｎ−型半導体領域との重ね合わせ誤差が低減できるので、画素に形成する２つのフォトダイオードの相互間の出力誤差が低減することができる。
（実施の形態５）
本実施の形態は、画素内の２つのフォトダイオード同士の間を素子分離領域により分離し、かつ、素子分離領域により形成された重ね合わせマークを用いて、マイクロレンズの形成位置を検査・決定するものである。
本実施の形態の半導体装置の製造工程中の平面図を図３８、図４０、図４１および図４３に、断面図を図３９、図４２および図４４に示す。図３８〜図４４では、図１６および図１７と同様に画素領域１Ａおよび検査パターン領域１Ｂを示している。
すなわち、本変形例では、まず、図３８および図３９に示すように、図２〜図４を用いて説明した工程を行う。ただし、ここでは、素子分離領域ＥＩにより、画素領域１Ａの活性領域ＡＲのうち、受光部を形成する領域を分断する。つまり、活性領域ＡＲは環状構造を有していない。ここで形成する素子分離領域ＥＩの深さは、例えば、半導体基板ＳＢの主面から５００ｎｍ以上の大きさを有する。
平面視において、活性領域ＡＲは、平面視において矩形形状を有する領域であって、後に受光部を形成する領域を２つ有している。当該２つの領域は、Ｘ方向において、素子分離領域ＥＩを介して隣接している。当該２つの領域のそれぞれの１辺であって、当該２つの領域の対向する辺以外の辺からは、活性領域ＡＲの一部が突出している。当該２つの領域のそれぞれから突出した部分は互いに接続されている。
また、ここで検査パターン領域１Ｂでは、重ね合わせマークを構成する検査パターンＥＩＭを形成する。検査パターンＥＩＭは、活性領域ＡＲと同様に、周囲を囲む素子分離領域ＥＩにより規定されたパターンである。つまり、検査パターンＥＩＭは、素子分離領域ＥＩから露出する半導体基板ＳＢの主面からなる。検査パターンＥＩＭを規定する素子分離領域ＥＩは、画素領域１Ａに形成された素子分離領域ＥＩと同層の膜からなる。言い換えれば、検査パターンＥＩＭは、素子分離領域ＥＩによりレイアウトが規定された素子分離パターンである。
次に、図４０に示すように、半導体基板ＳＢ上にゲート絶縁膜（図示しない）を介して、ゲート電極Ｇ１、Ｇ２を形成する。ゲート電極Ｇ１、Ｇ２は、前記実施の形態１と同様の構造を有し、後の工程で形成する２つの転送トランジスタをそれぞれ構成するものである。ここでは、ゲート電極Ｇ１、Ｇ２と同層の検査パターンは形成しない。また、ゲート電極Ｇ１、Ｇ２と同層のゲートパターンであって、ゲート電極Ｇ１、Ｇ２以外のパターンを、受光部を形成する領域の近傍に形成しない。
次に、図４１および図４２に示すように、検査パターンＥＩＭを基準として、フォトリソグラフィ技術およびイオン注入法を用いて、画素領域１Ａの活性領域ＡＲに、Ｎ−型半導体領域Ｎ１、Ｎ２を形成する。これによりＮ−型半導体領域Ｎ１を含むフォトダイオードＰＤ１と、Ｎ−型半導体領域Ｎ２を含むフォトダイオードＰＤ２とを形成する。フォトダイオードＰＤ１とフォトダイオードＰＤ２との間は、素子分離領域ＥＩにより分離されている。
Ｎ−型半導体領域Ｎ１、Ｎ２はＸ方向において対向しており、Ｎ−型半導体領域Ｎ１、Ｎ２の対向する辺は、それぞれ素子分離領域ＥＩと活性領域ＡＲとの境界により規定されている。つまり、Ｎ−型半導体領域Ｎ１、Ｎ２の対向する辺は、素子分離領域ＥＩに対して自己整合的に形成される。つまり、本実施の形態では、活性領域ＡＲに挟まれた素子分離領域ＥＩを、Ｎ−型半導体領域Ｎ１、Ｎ２を形成するために行うイオン注入工程において、マスクとして用いる。
次に、図４３および図４４に示すように、図９〜図１７を用いて説明した工程と同様の工程を行うことで、図３７に示す半導体装置が完成する。ただし、ここでは、前記実施の形態１と異なり、素子分離領域ＥＩにより規定された検査パターンＥＩＭを基準として、マイクロレンズＭＬの形成位置を検査する。図４３に示すように、検査パターンＥＩＭの周囲を囲むように、検査パターンＭＬＰが形成されている。これらの検査パターンＥＩＭ、ＭＬＰを用いてマイクロレンズＭＬの重ね合わせ管理を行うことで、マイクロレンズＭＬを、素子分離領域ＥＩのパターンに対してずれの少ない位置で形成することができる。
本実施の形態では、フォトダイオードＰＤ１、ＰＤ２を形成する際のイオン注入工程において、素子分離領域ＥＩをマスクとして使用することで、素子分離領域ＥＩのエッジ部分で自己整合的にＮ−型半導体領域Ｎ１、Ｎ２を設けることができる。つまり、フォトダイオードＰＤ、ＰＤ２の対向する辺のそれぞれは、フォトダイオードＰＤ１、ＰＤ２の相互間の素子分離領域ＥＩに接している。ここで、本実施の形態では、素子分離領域ＥＩに対して自己整合的に形成されたＮ−型半導体領域Ｎ１、Ｎ２と、マイクロレンズＭＬとの間で位置ずれが生じることを防ぐため、マイクロレンズＭＬの形成位置を、素子分離領域ＥＩにより規定された検査パターンＥＩＭを用いて検査・決定している。
したがって、Ｎ−型半導体領域Ｎ１、Ｎ２およびマイクロレンズＭＬは、素子分離領域ＥＩを基準として形成される。よって、Ｎ−型半導体領域Ｎ１、Ｎ２を、素子分離領域ＥＩを基準として形成する場合であって、マイクロレンズＭＬをゲート層または上層配線を基準として形成する場合に比べて、Ｎ−型半導体領域Ｎ１、Ｎ２と、マイクロレンズＭＬとの間の位置ずれを抑えることができる。よって、固体撮像素子を用いて自動合焦を行う場合において、合焦精度を高めることができる。したがって、半導体装置の性能を向上させることができる。
また、ここではフォトダイオードＰＤ１、ＰＤ２の相互間などにゲートパターンを設けていないため、画素に対して入射した光が当該ゲートパターンにより遮蔽され、固体撮像素子の感度特性が低下することを防ぐことができる。
なお、前記実施の形態４において説明した、画素分離などのためのＰ型不純物の注入を、素子分離領域ＥＩを埋め込むための溝の形成後、または素子分離領域ＥＩの形成後に行ってもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）第１フォトダイオード、第２フォトダイオードおよびレンズを含む画素を備えた固体撮像素子を有する半導体装置の製造方法であって、
（ａ）上面に第１領域および第２領域を有する基板を準備する工程、
（ｂ）前記第１領域の前記基板の上面に第１導電型のウェル領域を形成する工程、
（ｃ）前記第１領域の前記基板の上面に、前記第１導電型とは異なる第２導電型の第１半導体領域を形成する工程、
（ｄ）前記第２領域の前記基板上にゲート層を形成する工程、
（ｅ）前記（ｃ）工程後、前記第１領域の前記基板の上面に、前記ゲート層を基準として形成位置を決定した第１導電型の第２半導体領域、第３半導体領域および第４半導体領域を所定の方向に並べて形成することで、
前記第２半導体領域および前記第３半導体領域により規定された前記第１半導体領域を含む第１フォトダイオードと、
前記第３半導体領域および前記第４半導体領域により規定された前記第１半導体領域を含む第２フォトダイオードとをそれぞれ形成する工程、
（ｆ）前記（ｅ）工程後、前記基板上に配線層を形成する工程、
（ｇ）前記配線層上に、前記ゲート層を基準として形成位置を決定した前記レンズを形成する工程、
を有し、
前記第１半導体領域の形成深さは、前記第２〜第４半導体領域のそれぞれの形成深さより浅い、半導体装置の製造方法。
（２）第１フォトダイオード、第２フォトダイオードおよびレンズを含む画素を備えた固体撮像素子を有する半導体装置であって、
上面に第１領域および第２領域を有する基板と、
前記第１領域の前記基板上に形成された第１素子分離領域と、
前記第１素子分離領域を挟むように、前記第１素子分離領域と接して前記基板の上面に形成された前記第１フォトダイオードおよび前記第２フォトダイオードと、
前記第２領域の前記基板上に形成された素子分離パターンと、
前記第１素子分離領域上および前記素子分離パターン上に形成された配線層と、
前記第１領域の前記配線層上に形成された前記レンズと、
前記第２領域の前記配線層上に形成され、平面視において前記素子分離パターンの周囲に形成された検査パターンと、
を有し、
前記素子分離パターンは、前記第１素子分離領域と同層の第２素子分離領域により規定され、
前記レンズと前記検査パターンとは同層の膜である、半導体装置。
１Ａ 画素領域
１Ｂ 検査パターン領域
ＡＲ 活性領域
ＣＰ コンタクトプラグ
ＥＩ 素子分離領域
ＦＤ 浮遊拡散容量部
Ｇ１、Ｇ２ ゲート電極
Ｇ３、Ｇ４ ゲートパターン
ＧＭ、ＭＬＰ 検査パターン
Ｍ１〜Ｍ３ 配線
ＭＬ マイクロレンズ
Ｎ１、Ｎ２ Ｎ−型半導体領域
ＰＤ１、ＰＤ２ フォトダイオード
ＰＥ 画素
ＴＸ１、ＴＸ２ 転送トランジスタ
Ｖ２、Ｖ３ ビア
ＷＬ ウェル領域

Claims (15)

  1. 第１フォトダイオード、第２フォトダイオードおよびレンズを含む画素を備えた固体撮像素子を有する半導体装置の製造方法であって、
    （ａ）上面に第１領域および第２領域を有する基板を準備する工程、
    （ｂ）前記第１領域の前記基板の上面に第１導電型のウェル領域を形成する工程、
    （ｃ）前記第１領域の前記基板上に第１ゲート層を形成し、
    前記第２領域の前記基板上に第２ゲート層を形成する工程、
    （ｄ）前記第１領域の前記基板の上面に、前記第１ゲート層をマスクとして用いて不純物を打ち込むことで、前記第１ゲート層の横の前記基板の上面に、前記第１導電型とは異なる第２導電型の第１半導体領域を含む前記第１フォトダイオードおよび前記第２フォトダイオードをそれぞれ形成する工程、
    （ｅ）前記（ｄ）工程後、前記基板上に配線層を形成する工程、
    （ｆ）前記配線層上に、前記第２ゲート層を基準として形成位置を決定した前記レンズを形成する工程、
    を有し、
    前記（ｄ）工程では、前記第１フォトダイオードおよび前記第２フォトダイオードを、平面視において前記第１ゲート層を挟むように配置する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記第１領域に、前記第２ゲート層、一対の第３ゲート層、および、一対の前記第３ゲート層の相互間に位置する前記第１ゲート層を形成し、
    前記（ｄ）工程では、前記第１ゲート層および一対の前記第３ゲート層をマスクとして用いて、
    一対の前記第３ゲート層のうちの一方と前記第１ゲート層との間に前記第１フォトダイオードを形成し、
    一対の前記第３ゲート層のうちの他方と前記第１ゲート層との間に前記第２フォトダイオードを形成する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    （ｄ１）前記（ｄ）工程後、前記第１ゲート層を除去する工程をさらに有する、半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、
    （ｃ１）前記（ｄ）工程前に、一対の前記第３ゲート層のそれぞれの直下の領域を含む前記第１領域の前記基板の上面に対し、不純物を打ち込むことで、前記基板の上面に、前記第１ゲート層の直下の領域を挟むように、前記第１導電型の一対の第２半導体領域を形成する工程をさらに有し、
    前記（ｄ）工程では、一対の前記第２半導体領域の相互間に前記第１フォトダイオードおよび前記第２フォトダイオードを形成し、
    前記（ｃ１）工程では、前記第２ゲート層を基準として一対の前記第２半導体領域の形成位置を決定し、
    前記第２半導体領域の形成深さは、前記第１半導体領域の形成深さより深く、
    前記第２半導体領域の底面は、前記第３ゲート層の直下において、前記基板の上面側へ凹んでいる、半導体装置の製造方法。
  5. 請求項２記載の半導体装置の製造方法において、
    （ｄ２）前記（ｄ）工程後、前記第１ゲート層を除去する工程、
    （ｄ３）前記（ｄ２）工程後、前記基板の上面に対して不純物を打ち込むことで、前記基板の上面に、前記第１導電型の一対の第２半導体領域を形成する工程、
    をさらに有し、
    一対の前記第２半導体領域は、前記第１フォトダイオードおよび前記第２フォトダイオードが並ぶ方向において、前記第１フォトダイオードおよび前記第２フォトダイオードを挟むように形成され、
    前記（ｄ３）工程では、前記第２ゲート層を基準として一対の前記第２半導体領域の形成位置を決定し、
    前記第２半導体領域の形成深さは、前記第１半導体領域の形成深さより深い、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記固体撮像素子は、複数の前記画素が並べて設けられた画素アレイ部を有し、
    前記第２ゲート層は、前記画素アレイ部の外側に複数配置されている、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記第２ゲート層の直上には、配線が形成されていない、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記固体撮像素子は、像面位相差式の焦点検出方法により自動合焦を行う、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程では、平面視において前記第１ゲート層と隣接する部分以外の前記第１フォトダイオードおよび前記第２フォトダイオードのパターンの形成位置を、前記第２ゲート層を基準として決定する、半導体装置の製造方法。
  10. 第１フォトダイオード、第２フォトダイオードおよびレンズを含む画素を備えた固体撮像素子を有する半導体装置であって、
    上面に第１領域および第２領域を有する基板と、
    前記第１領域の前記基板の上面に形成された、第１導電型のウェル領域と、
    前記第１領域の前記基板上に形成された第１ゲート層と、
    前記第１ゲート層を挟むように、前記第１ゲート層と隣接して前記基板の上面に形成された前記第１フォトダイオードおよび前記第２フォトダイオードと、
    前記第２領域の前記基板上に形成された第２ゲート層と、
    前記第１ゲート層上および前記第２ゲート層上に形成された配線層と、
    前記第１領域の前記配線層上に形成された前記レンズと、
    前記第２領域の前記配線層上に形成され、平面視において前記第２ゲート層の周囲に形成された検査パターンと、
    を有し、
    前記第１フォトダイオードおよび前記第２フォトダイオードのそれぞれは、前記第１導電型とは異なる第２導電型の第１半導体領域を有し、
    前記第１ゲート層および前記第２ゲート層は同層の膜であり、
    前記レンズと前記検査パターンとは同層の膜である、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第１フォトダイオード、前記第１ゲート層および前記第２フォトダイオードが並ぶ方向において、前記第１フォトダイオードおよび前記第２フォトダイオードを挟むように前記第１領域に形成された一対の第３ゲート層をさらに有し、
    一対の前記第３ゲート層のうち、一方は前記第１フォトダイオードに隣接し、もう一方は前記第２フォトダイオードに隣接している、半導体装置。
  12. 請求項１１記載の半導体装置において、
    一対の前記第３ゲート層のそれぞれの直下の前記基板の上面に形成された前記第１導電型の第２半導体領域をさらに有し、
    前記第２半導体領域の形成深さは、前記第１フォトダイオードおよび前記第２フォトダイオードのそれぞれを構成する、前記第１導電型とは異なる第２導電型の第１半導体領域の形成深さより深く、
    前記第２半導体領域の底面は、前記第３ゲート層の直下において、前記基板の上面側へ凹んでいる、半導体装置。
  13. 請求項１０記載の半導体装置において、
    前記固体撮像素子は、複数の前記画素が並べて設けられた画素アレイ部を有し、
    前記第２ゲート層は、前記画素アレイ部の外側に複数配置されている、半導体装置。
  14. 請求項１０記載の半導体装置において、
    前記第２ゲート層の直上には、配線が形成されていない、半導体装置。
  15. 請求項１０記載の半導体装置において、
    前記固体撮像素子は、像面位相差式の焦点検出方法により自動合焦を行う、半導体装置。
JP2014172686A 2014-08-27 2014-08-27 半導体装置の製造方法および半導体装置 Expired - Fee Related JP6362478B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014172686A JP6362478B2 (ja) 2014-08-27 2014-08-27 半導体装置の製造方法および半導体装置
TW104127419A TW201620125A (zh) 2014-08-27 2015-08-24 半導體裝置之製造方法及半導體裝置
KR1020150118564A KR20160025466A (ko) 2014-08-27 2015-08-24 반도체 장치의 제조 방법 및 반도체 장치
US14/833,605 US20160064447A1 (en) 2014-08-27 2015-08-24 Semiconductor device manufacturing method and semiconductor device
CN201510535372.9A CN105390445A (zh) 2014-08-27 2015-08-27 半导体器件制造方法和半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014172686A JP6362478B2 (ja) 2014-08-27 2014-08-27 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JP2016048711A JP2016048711A (ja) 2016-04-07
JP6362478B2 true JP6362478B2 (ja) 2018-07-25

Family

ID=55403442

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014172686A Expired - Fee Related JP6362478B2 (ja) 2014-08-27 2014-08-27 半導体装置の製造方法および半導体装置

Country Status (5)

Country Link
US (1) US20160064447A1 (ja)
JP (1) JP6362478B2 (ja)
KR (1) KR20160025466A (ja)
CN (1) CN105390445A (ja)
TW (1) TW201620125A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017054966A (ja) * 2015-09-10 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US10043905B2 (en) * 2015-09-11 2018-08-07 Toshiba Memory Corporation Semiconductor device
US10204943B2 (en) 2016-08-10 2019-02-12 Canon Kabushiki Kaisha Image sensor, method of manufacturing the same, and camera with pixel including light waveguide and insulation film
JP6860467B2 (ja) * 2017-10-26 2021-04-14 ソニーセミコンダクタソリューションズ株式会社 フォトダイオード、画素回路、および、フォトダイオードの製造方法
US10429743B2 (en) * 2017-11-30 2019-10-01 International Business Machines Corporation Optical mask validation
US10650111B2 (en) 2017-11-30 2020-05-12 International Business Machines Corporation Electrical mask validation
CN109167941B (zh) * 2018-11-09 2021-02-09 德淮半导体有限公司 图像传感器及其制造方法
US11521997B2 (en) * 2020-04-16 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-protrusion transfer gate structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4077577B2 (ja) 1999-04-01 2008-04-16 オリンパス株式会社 撮像素子
JP2001250931A (ja) * 2000-03-07 2001-09-14 Canon Inc 固体撮像装置およびこれを用いた撮像システム
JP2003179221A (ja) * 2001-12-11 2003-06-27 Mitsubishi Electric Corp リニアイメージセンサの製造方法及びその構造
JP4221940B2 (ja) * 2002-03-13 2009-02-12 ソニー株式会社 固体撮像素子及び固体撮像装置並びに撮像システム
JP2006351853A (ja) * 2005-06-16 2006-12-28 Fujifilm Holdings Corp 固体撮像素子およびその製造方法
JP4710660B2 (ja) * 2006-03-10 2011-06-29 株式会社ニコン 固体撮像素子及びこれを用いた電子カメラ
JP5164370B2 (ja) * 2006-12-13 2013-03-21 キヤノン株式会社 撮像装置の製造方法
JP5076528B2 (ja) * 2007-02-06 2012-11-21 株式会社ニコン 光電変換部の連結／分離構造、固体撮像素子及び撮像装置
KR100904589B1 (ko) * 2007-06-25 2009-06-25 주식회사 동부하이텍 이미지 센서의 제조방법
JP5470928B2 (ja) * 2009-03-11 2014-04-16 ソニー株式会社 固体撮像装置の製造方法
JP2011044887A (ja) * 2009-08-20 2011-03-03 Canon Inc 固体撮像装置
JP6039165B2 (ja) * 2011-08-11 2016-12-07 キヤノン株式会社 撮像素子及び撮像装置
JP5950514B2 (ja) * 2011-08-12 2016-07-13 キヤノン株式会社 光電変換装置の製造方法
US8804021B2 (en) * 2011-11-03 2014-08-12 Omnivision Technologies, Inc. Method, apparatus and system for providing improved full well capacity in an image sensor pixel
JP5755111B2 (ja) 2011-11-14 2015-07-29 キヤノン株式会社 撮像装置の駆動方法
JP6055598B2 (ja) * 2012-02-17 2016-12-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW201620125A (zh) 2016-06-01
KR20160025466A (ko) 2016-03-08
CN105390445A (zh) 2016-03-09
US20160064447A1 (en) 2016-03-03
JP2016048711A (ja) 2016-04-07

Similar Documents

Publication Publication Date Title
JP6362478B2 (ja) 半導体装置の製造方法および半導体装置
US9893109B2 (en) Method for manufacturing a solid state image sensor with pixels having photodiodes patterned through overlapping divided exposure
US9704906B2 (en) Manufacturing method of semiconductor device and semiconductor device
JP5814626B2 (ja) 光電変換装置及び光電変換装置の製造方法
US9842869B2 (en) Method for manufacturing semiconductor device and semiconductor device
JP5950514B2 (ja) 光電変換装置の製造方法
JP6406585B2 (ja) 撮像装置
US10074686B2 (en) Method of manufacturing semiconductor unit and the semiconductor unit
US9935141B2 (en) Semiconductor device and manufacturing method thereof
JP2011061239A (ja) 固体撮像装置及びその製造方法並びに電子機器
JP2009071310A (ja) イメージセンサー及びその製造方法
JP4479729B2 (ja) 固体撮像装置、電子モジュール及び電子機器
JP2004134790A (ja) 固体撮像装置及びその製造方法並びに電子機器
JP2016219792A (ja) 固体撮像装置、固体撮像装置の製造方法、および撮像システム
JP2013162077A (ja) 固体撮像装置
JP7097773B2 (ja) 固体撮像装置、基板および撮像システム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180416

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180612

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180626

R150 Certificate of patent or registration of utility model

Ref document number: 6362478

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees