JP2902506B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法及
び半導体装置に関し、特に縮小投影露光装置の１回の投
影露光で可能なフィールドサイズ以上の回路パターンを
半導体基板上に形成した半導体装置の製造方法及び半導
体装置に関する。
び半導体装置に関し、特に縮小投影露光装置の１回の投
影露光で可能なフィールドサイズ以上の回路パターンを
半導体基板上に形成した半導体装置の製造方法及び半導
体装置に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法は、半導体
基板上にチップサイズの大きな半導体装置を形成する場
合、露光領域の大きな等倍露光、例えば、反射型投影露
光装置を使用し、縮小投影露光装置を使用しなかった。
基板上にチップサイズの大きな半導体装置を形成する場
合、露光領域の大きな等倍露光、例えば、反射型投影露
光装置を使用し、縮小投影露光装置を使用しなかった。
【０００３】また、従来の半導体装置が有する主要な機
能は、マイコン機能のみ、あるいはメモリー機能のみと
いうように、ＩＣチップに対して通常１つである。
能は、マイコン機能のみ、あるいはメモリー機能のみと
いうように、ＩＣチップに対して通常１つである。
【０００４】これは、複数の機能を有するものを形成し
ようとした場合、各機能とも充分な能力を持たせようと
するとそのチップサイズが巨大化してしまうためであ
る。複数の機能を有するパターンを形成しようとした場
合、縮小投影露光装置を使用して、１回で焼き付けられ
る領域よりもずっと大きな露光領域が必要となってしま
う。このため、１回の露光領域内に複数の充分な能力の
機能を有する回路パターンを形成することは事実上不可
能であった。また、チップサイズの大型化、パターンサ
イズの微細化が進んでいくにつれて、反射投影型露光装
置を使用しようとする場合には種々の不都合な点が発生
した。
ようとした場合、各機能とも充分な能力を持たせようと
するとそのチップサイズが巨大化してしまうためであ
る。複数の機能を有するパターンを形成しようとした場
合、縮小投影露光装置を使用して、１回で焼き付けられ
る領域よりもずっと大きな露光領域が必要となってしま
う。このため、１回の露光領域内に複数の充分な能力の
機能を有する回路パターンを形成することは事実上不可
能であった。また、チップサイズの大型化、パターンサ
イズの微細化が進んでいくにつれて、反射投影型露光装
置を使用しようとする場合には種々の不都合な点が発生
した。
【０００５】反射型投影露光装置の一例を説明するため
の第１図を参照しつつ以下にその理由を説明する。反射
型投影露光装置は、凹面鏡１１と凸面鏡１２とを組合
せ、円弧スリット状照明光束１３を用いて、焼き付ける
光学系を有しており、図中矢印Ａの方向にマスク１４
と、ウェハ１５とを等速度で移動することにより、マス
ク１４のパターンをウェハ１５全面に、１：１の倍率で
転写する。したがつて、チップサイズの大きな半導体製
造装置を形成しようとした場合、チップサイズと同じ大
きさのパターンを有するマスクを用いることでウェハ１
５へのマスクのパターンの転写が可能となる。反射型投
影露光装置の限界解像度は、約２μｍ程度であり、たと
えば０．５〜１．０μｍルールでパターンを形成し、微
細化により一尺の集積度を上げるのは困難である。ま
た、アライメントマーク精度は、ウェハ上の左右２点に
形成したアライメントマークでアライメントするため、
３σ≒１．５μｍ程度であり、この種の反射型投影露光
装置を用いるかぎりサブミクロンルールに対応する微細
化は事実上不可能である。つまり、反射型投影露光装置
を用いた場合、マスクサイズと同じ大きさのチップサイ
ズのＩＣが形成されるが、解像度とアライメント精度の
２点において近年の更なる微細化の要求には応えられな
い。
の第１図を参照しつつ以下にその理由を説明する。反射
型投影露光装置は、凹面鏡１１と凸面鏡１２とを組合
せ、円弧スリット状照明光束１３を用いて、焼き付ける
光学系を有しており、図中矢印Ａの方向にマスク１４
と、ウェハ１５とを等速度で移動することにより、マス
ク１４のパターンをウェハ１５全面に、１：１の倍率で
転写する。したがつて、チップサイズの大きな半導体製
造装置を形成しようとした場合、チップサイズと同じ大
きさのパターンを有するマスクを用いることでウェハ１
５へのマスクのパターンの転写が可能となる。反射型投
影露光装置の限界解像度は、約２μｍ程度であり、たと
えば０．５〜１．０μｍルールでパターンを形成し、微
細化により一尺の集積度を上げるのは困難である。ま
た、アライメントマーク精度は、ウェハ上の左右２点に
形成したアライメントマークでアライメントするため、
３σ≒１．５μｍ程度であり、この種の反射型投影露光
装置を用いるかぎりサブミクロンルールに対応する微細
化は事実上不可能である。つまり、反射型投影露光装置
を用いた場合、マスクサイズと同じ大きさのチップサイ
ズのＩＣが形成されるが、解像度とアライメント精度の
２点において近年の更なる微細化の要求には応えられな
い。
【０００６】また、この露光装置を用いた場合、ハード
ウェアのディストーションにより、そのパターンの直交
度が悪くなることや、工程間のオートアライメント精度
が、３σ≒１．５μｍ程度であり、サブミクロンルール
には対応できない等の問題がある。
ウェアのディストーションにより、そのパターンの直交
度が悪くなることや、工程間のオートアライメント精度
が、３σ≒１．５μｍ程度であり、サブミクロンルール
には対応できない等の問題がある。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法は、チップサイズの大きな半導体装置を
製造するために反射投影型露光装置を用いた場合、下記
のような問題点がある。 （１）限界解像度が、２．５〜３μｍ程度であり、たと
えば０．５〜１．０μｍルールで作成されたパターンを
形成し、微細化により集積度を上げることは不可能であ
る。
装置の製造方法は、チップサイズの大きな半導体装置を
製造するために反射投影型露光装置を用いた場合、下記
のような問題点がある。 （１）限界解像度が、２．５〜３μｍ程度であり、たと
えば０．５〜１．０μｍルールで作成されたパターンを
形成し、微細化により集積度を上げることは不可能であ
る。
【０００８】（２）反射投影型露光装置を用いた場合、
ハードウェアのディストーションにより、そのパターン
の直交度が悪くなる。
ハードウェアのディストーションにより、そのパターン
の直交度が悪くなる。
【０００９】（３）工程間のオートアライメント精度
が、３σ≒１．５μｍ程度でありサブミクロンルールに
は対応できない。
が、３σ≒１．５μｍ程度でありサブミクロンルールに
は対応できない。
【００１０】このように障害となっている限界解像度や
アライメント精度を向上させるためには、縮小投影露光
装置を用いる方法がある。縮小投影露光装置の一例を説
明するための模式的構成図である第２図に示されるよう
に、縮小投影露光装置ではレクチル２２に形成されたパ
ターンを、縮小投影レンズ２３により、そのレンズのも
つ倍率で縮小し、ウェハ２７上に１ショット毎、ＸＹス
テージ２８をステップアンドリピートして焼き付けてい
く。このため、限界解像度を１．０μｍ以下とすること
ができ、アライメント精度においても、１ショット毎に
アライメントするために、３σ＜０．２μｍ程度におさ
えられる。
アライメント精度を向上させるためには、縮小投影露光
装置を用いる方法がある。縮小投影露光装置の一例を説
明するための模式的構成図である第２図に示されるよう
に、縮小投影露光装置ではレクチル２２に形成されたパ
ターンを、縮小投影レンズ２３により、そのレンズのも
つ倍率で縮小し、ウェハ２７上に１ショット毎、ＸＹス
テージ２８をステップアンドリピートして焼き付けてい
く。このため、限界解像度を１．０μｍ以下とすること
ができ、アライメント精度においても、１ショット毎に
アライメントするために、３σ＜０．２μｍ程度におさ
えられる。
【００１１】そこで、縮小投影露光装置を用いて、チッ
プサイズの大きな半導体装置を形成する場合、そのレン
ズの倍率として５：１，１０：１のように大きいもので
はなく、その倍率が２．５：１等のものを使用すること
が考えられるが、この場合でもその露光領域が（フィー
ルドサイズ）は、現実にはφ４０ｍｍ程度である。
プサイズの大きな半導体装置を形成する場合、そのレン
ズの倍率として５：１，１０：１のように大きいもので
はなく、その倍率が２．５：１等のものを使用すること
が考えられるが、この場合でもその露光領域が（フィー
ルドサイズ）は、現実にはφ４０ｍｍ程度である。
【００１２】これは、マスクサイズは大きくすることは
可能であっても、それを歪なく、かつ、露光ムラなく大
面積に露光できるような露光装置の光学系が事実上得ら
れていないためである。
可能であっても、それを歪なく、かつ、露光ムラなく大
面積に露光できるような露光装置の光学系が事実上得ら
れていないためである。
【００１３】このようにチップサイズの一辺が５０ｍｍ
を超す、チップサイズの大きな、しかも微細化された半
導体装置は、従来の方法を単に利用するだけでは、製造
できないのが実情である。
を超す、チップサイズの大きな、しかも微細化された半
導体装置は、従来の方法を単に利用するだけでは、製造
できないのが実情である。
【００１４】本発明は上記事項に鑑みなされたもので、
その目的とするところは上記方法では製造することので
きなかった大型の半導体装置の製造方法を提供すること
にある。
その目的とするところは上記方法では製造することので
きなかった大型の半導体装置の製造方法を提供すること
にある。
【００１５】さらに、本発明の目的は、露光装置の１回
の露光で可能なフィールドサイズ以上の領域の所望パタ
ーンを複数に分割し、この分割されたパターンをつなぎ
合わせて露光することで前記所望パターンを形成する半
導体装置の製造方法を提供することである。
の露光で可能なフィールドサイズ以上の領域の所望パタ
ーンを複数に分割し、この分割されたパターンをつなぎ
合わせて露光することで前記所望パターンを形成する半
導体装置の製造方法を提供することである。
【００１６】および、本発明の目的は、縮小投影型露光
装置により回路パターンを半導体基板に焼き付ける工程
を繰り返すことにより、前記回路パターンを順次つなぎ
合わせ、前記縮小投影型露光装置の１回の投影露光で可
能なフィールドサイズ以上のパターンを前記半導体基板
上に形成する半導体装置の製造方法を提供することであ
る。
装置により回路パターンを半導体基板に焼き付ける工程
を繰り返すことにより、前記回路パターンを順次つなぎ
合わせ、前記縮小投影型露光装置の１回の投影露光で可
能なフィールドサイズ以上のパターンを前記半導体基板
上に形成する半導体装置の製造方法を提供することであ
る。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、露光装置の１回の露光で可能なフィールドサ
イズ以上の領域の所望パターンを複数に分割し、この分
割されたパターンをつなぎ合わせて露光することで前記
所望パターンを形成する半導体装置の製造方法におい
て、前記分割されたパターンの分割部分は半導体装置の
素子分離領域上に対応して配され、前記分割されたパタ
ーンは隣接する分割されたパターンの一部にオーバーラ
ップ領域を有し、該オーバーラップ領域のパターン幅は
該オーバーラップ領域の近傍の該オーバーラップ領域に
続くパターン幅よりも広くされていることを特徴とす
る。
造方法は、露光装置の１回の露光で可能なフィールドサ
イズ以上の領域の所望パターンを複数に分割し、この分
割されたパターンをつなぎ合わせて露光することで前記
所望パターンを形成する半導体装置の製造方法におい
て、前記分割されたパターンの分割部分は半導体装置の
素子分離領域上に対応して配され、前記分割されたパタ
ーンは隣接する分割されたパターンの一部にオーバーラ
ップ領域を有し、該オーバーラップ領域のパターン幅は
該オーバーラップ領域の近傍の該オーバーラップ領域に
続くパターン幅よりも広くされていることを特徴とす
る。
【００１８】また、露光装置を用いて半導体基体上に回
路パターンを露光する工程を繰り返すとともに、露光さ
れる回路パターンを相互に順次つなぎあわせることによ
り、前記露光装置の１回の露光で可能なフィールドサイ
ズ以上のパターンを前記半導体基体上に形成する半導体
装置の製造方法であって、前記半導体装置において、つ
なぎあわされる部分の少なくとも一部が、素子分離領域
に存在する。
路パターンを露光する工程を繰り返すとともに、露光さ
れる回路パターンを相互に順次つなぎあわせることによ
り、前記露光装置の１回の露光で可能なフィールドサイ
ズ以上のパターンを前記半導体基体上に形成する半導体
装置の製造方法であって、前記半導体装置において、つ
なぎあわされる部分の少なくとも一部が、素子分離領域
に存在する。
【００１９】さらに、露光装置を用いて半導体基板に回
路パターンを露光する工程を繰り返すと共に、露光され
る回路パターンを相互に順次連結することにより、前記
露光装置の１回の露光で可能なフィールドサイズ以上の
パターンを前記半導体基板上に形成する半導体装置の製
造方法であって、複数回行う露光工程のうち、少なくと
も１回以上の露光工程を反射型投影露光装置あるいは近
接露光及び密着露光装置を用いて行うとともに、該回路
パターンの連結部を半導体装置の素子分離領域となるよ
うにすることである。
路パターンを露光する工程を繰り返すと共に、露光され
る回路パターンを相互に順次連結することにより、前記
露光装置の１回の露光で可能なフィールドサイズ以上の
パターンを前記半導体基板上に形成する半導体装置の製
造方法であって、複数回行う露光工程のうち、少なくと
も１回以上の露光工程を反射型投影露光装置あるいは近
接露光及び密着露光装置を用いて行うとともに、該回路
パターンの連結部を半導体装置の素子分離領域となるよ
うにすることである。
【００２０】また、本発明の半導体装置は、露光装置の
１回の露光で可能なフィールドサイズ以上の領域の所望
パターンを複数に分割し、この分割されたパターンをつ
なぎ合わせて露光することで前記所望パターンを形成す
る半導体装置の製造方法を用いて、前記分割されたパタ
ーンは隣接する分割されたパターンの一部にオーバーラ
ップ領域を有し、該オーバーラップ領域のパターン幅は
該オーバーラップ領域の近傍の該オーバーラップ領域に
続くパターン幅よりも広くされているとともに、該分割
されたパターンの分割部分が半導体装置の素子分離領域
上に対応している。 さらに、露光装置を用いて半導体
基板上に回路パターンを露光する工程を繰り返すととも
に、露光される回路パターンを相互に順次つなぎあわせ
ることにより、露光装置の１回の露光で可能なフィール
ドサイズ以上のパターンを前記半導体基体上に形成する
半導体装置の製造方法を用いて、つなぎあわせる部分の
少なくとも一部が前記半導体装置における素子分離領域
に配設されている。
１回の露光で可能なフィールドサイズ以上の領域の所望
パターンを複数に分割し、この分割されたパターンをつ
なぎ合わせて露光することで前記所望パターンを形成す
る半導体装置の製造方法を用いて、前記分割されたパタ
ーンは隣接する分割されたパターンの一部にオーバーラ
ップ領域を有し、該オーバーラップ領域のパターン幅は
該オーバーラップ領域の近傍の該オーバーラップ領域に
続くパターン幅よりも広くされているとともに、該分割
されたパターンの分割部分が半導体装置の素子分離領域
上に対応している。 さらに、露光装置を用いて半導体
基板上に回路パターンを露光する工程を繰り返すととも
に、露光される回路パターンを相互に順次つなぎあわせ
ることにより、露光装置の１回の露光で可能なフィール
ドサイズ以上のパターンを前記半導体基体上に形成する
半導体装置の製造方法を用いて、つなぎあわせる部分の
少なくとも一部が前記半導体装置における素子分離領域
に配設されている。
【００２１】上述したように本発明は所望パターンを形
成するにあたつて、パターンを複数の領域に分割したパ
ターンを用い、複数回露光を行うことで、最終的に所望
パターンを分割パターンのつなぎ合わせによって形成す
る。
成するにあたつて、パターンを複数の領域に分割したパ
ターンを用い、複数回露光を行うことで、最終的に所望
パターンを分割パターンのつなぎ合わせによって形成す
る。
【００２２】従って、パターン形成時の有効領域よりも
広い領域のパターン形成が可能になるばかりでなく、縮
小投影露光することによってより微細なパターン形成す
ることができる。
広い領域のパターン形成が可能になるばかりでなく、縮
小投影露光することによってより微細なパターン形成す
ることができる。
【００２３】又、分割パターンのパターンニングを工夫
すれば、同一の分割パターンの繰り返し露光で自由な大
きさのパターンニングが少ないマスク数あるいは分割パ
ターン数で可能になる。
すれば、同一の分割パターンの繰り返し露光で自由な大
きさのパターンニングが少ないマスク数あるいは分割パ
ターン数で可能になる。
【００２４】更に、分割する部分を素子分離領域や素子
非形成領域にすることで、万一分割パターンのパターン
ずれが生じた場合でも形成される素子特性に影響を与え
ることがなくなり、歩留りも向上する。
非形成領域にすることで、万一分割パターンのパターン
ずれが生じた場合でも形成される素子特性に影響を与え
ることがなくなり、歩留りも向上する。
【００２５】加えて、分割パターンを少しずつオーバー
ラップさせることで、露光時のわずかな位置ズレを補償
することができる。
ラップさせることで、露光時のわずかな位置ズレを補償
することができる。
【００２６】パターンを機能ごとに分割しても良く、こ
の場合は、各機能ごとの仕様変更に容易に対応できると
いう利点もある。また、パターンを機能ごとに分割する
ことで、各分割したパターン間に素子が形成されるのを
容易に避けることが可能になる。
の場合は、各機能ごとの仕様変更に容易に対応できると
いう利点もある。また、パターンを機能ごとに分割する
ことで、各分割したパターン間に素子が形成されるのを
容易に避けることが可能になる。
【００２７】もちろん、パターンの分割は必要な工程に
おいて行なわれれば良く、充分なパターンニング精度
が、充分なパターンニング領域の大きさで得ることがで
きるなら、全工程をパターン分割しなくとも良い。
おいて行なわれれば良く、充分なパターンニング精度
が、充分なパターンニング領域の大きさで得ることがで
きるなら、全工程をパターン分割しなくとも良い。
【００２８】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２９】［実施例１］図３は、本発明の半導体の製
造方法の好適な１つの実施例を説明するための半導体基
板上のファーストレイヤーの模式的パターン図、図４は
図３のファーストレイヤーを形成するために５：１縮小
投影型露光装置に用いられる第１のレクチル１０５の一
例を説明するための模式的パターン図、図５は実施例１
のセカンドレイヤーを形成するための第２のレクチル１
０６の一例を説明するための模式的パターン図である。
造方法の好適な１つの実施例を説明するための半導体基
板上のファーストレイヤーの模式的パターン図、図４は
図３のファーストレイヤーを形成するために５：１縮小
投影型露光装置に用いられる第１のレクチル１０５の一
例を説明するための模式的パターン図、図５は実施例１
のセカンドレイヤーを形成するための第２のレクチル１
０６の一例を説明するための模式的パターン図である。
【００３０】第１のレクチル１０５内には、パターン
Ａ，Ｂ，Ｃが３分割されて設けられており、それぞれの
パターン中にはＩＣパターンが形成されている。本実施
例では、パターンＡ，Ｂ，Ｃをたてに並べ、つなぎ合わ
せ、つなぎ合わせたパターンＡ，Ｂ，Ｃで１チップを構
成する例を示す。
Ａ，Ｂ，Ｃが３分割されて設けられており、それぞれの
パターン中にはＩＣパターンが形成されている。本実施
例では、パターンＡ，Ｂ，Ｃをたてに並べ、つなぎ合わ
せ、つなぎ合わせたパターンＡ，Ｂ，Ｃで１チップを構
成する例を示す。
【００３１】図４に示す第１のレクチル１０５を、通常
用いられる倍率５：１の縮小投影型露光装置にセット
し、その装置に付随するシステムにより、半導体基板１
０１（以降ウェハー１０１と記す）に、図３に示される
つなぎ合わされたパターンが焼き付けられるように、ウ
ェハー１０１上のファーストレイヤーのレイアウトをプ
ログラムする。実際に露光されたときのパターンＡ，
Ｂ，Ｃのつなぎ合わせ精度は、横方向、縦方向ともに、
０．１μｍ以下におさえられている。この精度は、縮小
投影型露光装置のレーザー干渉を用いて位置決めをする
ことにより得ることができる。この露光のとき、パター
ンＡ，ＢまたはＢ，Ｃをつなぐつなぎ合わせ部におい
て、それぞれ重ねしろを０．１〜０．５μｍ程度作って
おくことが望ましい。これは、縮小投影型露光装置のス
テップサイズを変えることにより、容易に可能となる。
用いられる倍率５：１の縮小投影型露光装置にセット
し、その装置に付随するシステムにより、半導体基板１
０１（以降ウェハー１０１と記す）に、図３に示される
つなぎ合わされたパターンが焼き付けられるように、ウ
ェハー１０１上のファーストレイヤーのレイアウトをプ
ログラムする。実際に露光されたときのパターンＡ，
Ｂ，Ｃのつなぎ合わせ精度は、横方向、縦方向ともに、
０．１μｍ以下におさえられている。この精度は、縮小
投影型露光装置のレーザー干渉を用いて位置決めをする
ことにより得ることができる。この露光のとき、パター
ンＡ，ＢまたはＢ，Ｃをつなぐつなぎ合わせ部におい
て、それぞれ重ねしろを０．１〜０．５μｍ程度作って
おくことが望ましい。これは、縮小投影型露光装置のス
テップサイズを変えることにより、容易に可能となる。
【００３２】また、図４に示されるアライメントマーク
１０３は、ダイバイダイ方式のアライメントマークであ
り、図３に示されるように、露光された後、半導体基板
上では、つなぎ合わされた各パターンＡ，Ｂ，Ｃの両側
に形成され、セカンドレイヤーに対するアライメントマ
ーク（親マーク）１０２となる。また、ファーストレイ
ヤーを焼き付ける際、第１のレチクル１０５は、縮小投
影型露光装置のマスキングブレードの位置を、各ショッ
ト（パターンＡ，Ｂ，Ｃ）ごとにかえることにより、パ
ターンＡの部分を焼き付けるときにはパターンＢ，Ｃの
部分は、このブレードによりかくし、光が透過しないよ
うにしている。パターンＢ，Ｃをそれぞれ焼き付けると
きも同様である。
１０３は、ダイバイダイ方式のアライメントマークであ
り、図３に示されるように、露光された後、半導体基板
上では、つなぎ合わされた各パターンＡ，Ｂ，Ｃの両側
に形成され、セカンドレイヤーに対するアライメントマ
ーク（親マーク）１０２となる。また、ファーストレイ
ヤーを焼き付ける際、第１のレチクル１０５は、縮小投
影型露光装置のマスキングブレードの位置を、各ショッ
ト（パターンＡ，Ｂ，Ｃ）ごとにかえることにより、パ
ターンＡの部分を焼き付けるときにはパターンＢ，Ｃの
部分は、このブレードによりかくし、光が透過しないよ
うにしている。パターンＢ，Ｃをそれぞれ焼き付けると
きも同様である。
【００３３】パターンＡ，Ｂ，Ｃが形成された後、その
パターンによってエッチング、不純物拡散、ＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｔｉｏｎ）膜
等の堆積等の通常の半導体製造プロセスを施した後、セ
カンドレイヤーにおけるパターンを形成する。
パターンによってエッチング、不純物拡散、ＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｔｉｏｎ）膜
等の堆積等の通常の半導体製造プロセスを施した後、セ
カンドレイヤーにおけるパターンを形成する。
【００３４】次にセカンドレイヤーでは、図５に示され
る第２のレチクル１０６を使用し、ファーストレイヤー
で形成された親マークであるアライメントマーク１０２
を子マークであるアライメントマーク１０４に合わせる
ようにアライメントされる。つまり、パターンＡ’は、
パターンＡに重なり、パターンＢ’はパターンＢに重な
るようにアライメントされる。パターンＡ’，Ｂ’，
Ｃ’が露光されるときは、ファーストレイヤーと同様、
マスキングブレードの位置を変えることにより行なわれ
る。
る第２のレチクル１０６を使用し、ファーストレイヤー
で形成された親マークであるアライメントマーク１０２
を子マークであるアライメントマーク１０４に合わせる
ようにアライメントされる。つまり、パターンＡ’は、
パターンＡに重なり、パターンＢ’はパターンＢに重な
るようにアライメントされる。パターンＡ’，Ｂ’，
Ｃ’が露光されるときは、ファーストレイヤーと同様、
マスキングブレードの位置を変えることにより行なわれ
る。
【００３５】以上示したようなパターンニング操作を必
要に応じて繰り返し、さらに、パターニング後の不純物
の導入や配線形成を行なうことでＩＣが形成された。こ
れにより、３．５ｍｍ×６０ｍｍのチップサイズをもつ
ＩＣが、０．８μｍルールで形成可能となった。
要に応じて繰り返し、さらに、パターニング後の不純物
の導入や配線形成を行なうことでＩＣが形成された。こ
れにより、３．５ｍｍ×６０ｍｍのチップサイズをもつ
ＩＣが、０．８μｍルールで形成可能となった。
【００３６】［実施例２］図６は本発明の好適な別の実
施例を説明するための半導体基板１０１上のファースト
レイヤーの模式的パターン図である。
施例を説明するための半導体基板１０１上のファースト
レイヤーの模式的パターン図である。
【００３７】本実施例は、実施例１において３種類のパ
ターンをつなげたものの中間に位置するパターンＢをパ
ターンＢ１，Ｂ２として繰り返しつなげるように設計し
たものであり、実施例１よりも更にチップサイズを長く
することができた。このとき、中間のパターンＢ１，Ｂ
２は任意の数だけつなげることができるので、種々の長
さの半導体装置を製造することができた。
ターンをつなげたものの中間に位置するパターンＢをパ
ターンＢ１，Ｂ２として繰り返しつなげるように設計し
たものであり、実施例１よりも更にチップサイズを長く
することができた。このとき、中間のパターンＢ１，Ｂ
２は任意の数だけつなげることができるので、種々の長
さの半導体装置を製造することができた。
【００３８】また、本発明の実施例では、パターンＡ，
Ｂ，Ｃの３種類のパターンをつなぎ合わせて１チップと
したが、２種類あるいは４種類以上のパターンをつなぎ
合わせても問題はない。
Ｂ，Ｃの３種類のパターンをつなぎ合わせて１チップと
したが、２種類あるいは４種類以上のパターンをつなぎ
合わせても問題はない。
【００３９】また、一工程で用いるレチクルは１枚に限
らず、２種類以上のレチクルを入れ換えてつなぎ合わせ
ることも可能である。
らず、２種類以上のレチクルを入れ換えてつなぎ合わせ
ることも可能である。
【００４０】［実施例３］図７は本発明の好適な別の実
施例を説明するための半導体基板上のファーストレイヤ
ーの模式的パターン図、図８は図７の実施例のファース
トレイヤーを形成するために５：１縮小投影型露光装置
に用いられる第１のレチクル１０５を説明するための模
式的パターン図、図９は図７の実施例のセカンドレイヤ
ーを形成するための第２のレチクル１０６を説明するた
めの模式的なパターン図である。
施例を説明するための半導体基板上のファーストレイヤ
ーの模式的パターン図、図８は図７の実施例のファース
トレイヤーを形成するために５：１縮小投影型露光装置
に用いられる第１のレチクル１０５を説明するための模
式的パターン図、図９は図７の実施例のセカンドレイヤ
ーを形成するための第２のレチクル１０６を説明するた
めの模式的なパターン図である。
【００４１】本実施例は実施例１と同様に、図８に示す
第１のレチクル１０５を露光装置にセットし、露光装置
に付随するシステムにより、半導体基板であるウェハー
１０１に、図７に示すつなぎあわされたパターンが焼き
付けられるように、ウェハー１０１上のファーストレイ
ヤーのレイアウトをプログラムする。この場合において
も、パターンＡ，Ｂ間およびパターンＢ，Ｃ間のつなぎ
合わせ精度は、横方向、縦方向ともに、０．１μｍ以下
に押えられている。また、図８に示されるアライメント
マーク１０３は、ダイバイダイ方式のアライメントマー
クであり、図７に示されるように各パターンＡ，Ｂ，Ｃ
のうちパターンＢの両側のみに形成され、セカンドレイ
ヤーに対するアライメントマーク１０２（親マーク）と
なる。
第１のレチクル１０５を露光装置にセットし、露光装置
に付随するシステムにより、半導体基板であるウェハー
１０１に、図７に示すつなぎあわされたパターンが焼き
付けられるように、ウェハー１０１上のファーストレイ
ヤーのレイアウトをプログラムする。この場合において
も、パターンＡ，Ｂ間およびパターンＢ，Ｃ間のつなぎ
合わせ精度は、横方向、縦方向ともに、０．１μｍ以下
に押えられている。また、図８に示されるアライメント
マーク１０３は、ダイバイダイ方式のアライメントマー
クであり、図７に示されるように各パターンＡ，Ｂ，Ｃ
のうちパターンＢの両側のみに形成され、セカンドレイ
ヤーに対するアライメントマーク１０２（親マーク）と
なる。
【００４２】ここで、ファーストレイヤーを焼き付ける
場合においても、縮小投影型露光装置のマスキングブレ
ードの位置を各ショットごとにかえることにより、露光
されて行く。本実施例の場合、パターンＢのみが半導体
基板の周辺に４つ独立して形成されている。また、図
８、図９における第１、第２のレチクル１０５、１０６
のパターンＢに対するパターンＡ，Ｃの相対位置は予め
わかっている。
場合においても、縮小投影型露光装置のマスキングブレ
ードの位置を各ショットごとにかえることにより、露光
されて行く。本実施例の場合、パターンＢのみが半導体
基板の周辺に４つ独立して形成されている。また、図
８、図９における第１、第２のレチクル１０５、１０６
のパターンＢに対するパターンＡ，Ｃの相対位置は予め
わかっている。
【００４３】次に、セカンドレイヤー形成に際しては、
図９に示す第２のレチクル１０６を使用し、ファースト
レイヤーで形成された親マークであるアライメントマー
ク１０２を子マークであるアライメントマーク１０４に
合わせる。しかし、ここで、前述の実施例１，２と相違
する点は、以下に有る。
図９に示す第２のレチクル１０６を使用し、ファースト
レイヤーで形成された親マークであるアライメントマー
ク１０２を子マークであるアライメントマーク１０４に
合わせる。しかし、ここで、前述の実施例１，２と相違
する点は、以下に有る。
【００４４】（１）前述のようにファーストレイヤーを
形成後にセカンドレイヤーを形成するために、アライメ
ントマーク１０２をアライメントマーク１０４に合わせ
る際、図７に示す８個のパターンＢのみで、レーザース
キャンを行ない、パターンＢにおける相互のずれ量を８
チップ分計測する。
形成後にセカンドレイヤーを形成するために、アライメ
ントマーク１０２をアライメントマーク１０４に合わせ
る際、図７に示す８個のパターンＢのみで、レーザース
キャンを行ない、パターンＢにおける相互のずれ量を８
チップ分計測する。
【００４５】（２）前記計測値を演算処理し、パターン
Ｂにおいて、アライメントマーク１０２が、アライメン
トマーク１０４に対してそれぞれＸ，Ｙ，θ方向でどれ
だけずれているか、ずれ量を算出する。
Ｂにおいて、アライメントマーク１０２が、アライメン
トマーク１０４に対してそれぞれＸ，Ｙ，θ方向でどれ
だけずれているか、ずれ量を算出する。
【００４６】（３）８個のパターンＢのずれ量を平均化
する。
する。
【００４７】（４）平均化されたずれ分のみを露光時ず
らしてパターンＡ’，Ｂ’，Ｃ’の焼き付けを行なう。
このときは縮小投影型露光装置のＸＹステージのステー
ジ精度だけで焼き付けることになる。
らしてパターンＡ’，Ｂ’，Ｃ’の焼き付けを行なう。
このときは縮小投影型露光装置のＸＹステージのステー
ジ精度だけで焼き付けることになる。
【００４８】これによりパターンＡ’は、パターンＡに
重なり、パターンＢ’はパターンＢに重なるように焼き
付けられる。パターンＡ’Ｂ’Ｃ’が露光されるときに
は、ファーストレイヤーと同様、マスキングブレードの
位置を変えることにより行なわれた。
重なり、パターンＢ’はパターンＢに重なるように焼き
付けられる。パターンＡ’Ｂ’Ｃ’が露光されるときに
は、ファーストレイヤーと同様、マスキングブレードの
位置を変えることにより行なわれた。
【００４９】このアライメント方式を採用することによ
り、パターンＡ’とＢ’、Ｂ’とＣ’の間のつなぎ精度
が実施例１，２のものより、よりよくなった。実施例
１，２のつなぎ精度は３σ＝０．２５μｍ、実施例３の
つなぎ精度は３σ＝０．２０μｍであった。
り、パターンＡ’とＢ’、Ｂ’とＣ’の間のつなぎ精度
が実施例１，２のものより、よりよくなった。実施例
１，２のつなぎ精度は３σ＝０．２５μｍ、実施例３の
つなぎ精度は３σ＝０．２０μｍであった。
【００５０】［実施例４］図１０は本発明の実施例を説
明するためのウェハー上のファーストレイヤーの模式的
パターン図である。
明するためのウェハー上のファーストレイヤーの模式的
パターン図である。
【００５１】本実施例は、実施例３と同様、第１のレチ
クルをセットし、図１０に示すつなぎ合わされたパター
ンが焼き付けられるように、ウェハー１０１上のファー
ストレイヤーのレイアウトをプログラムする。本実施例
の場合、実施例３のものとのちがいは、実施例３に示し
たようにウェハー周辺に独立したアライメントマーク専
用のパターンを形成することなく、通常形成されるパタ
ーン（本実施例ではパターンＢ）そのものをアライメン
トに使用することにある。本実施例の場合も、Ａ’と
Ｂ’、Ｂ’とＣ’のつなぎ精度は、３σ＝０．２０μｍ
におさえることが可能であった。
クルをセットし、図１０に示すつなぎ合わされたパター
ンが焼き付けられるように、ウェハー１０１上のファー
ストレイヤーのレイアウトをプログラムする。本実施例
の場合、実施例３のものとのちがいは、実施例３に示し
たようにウェハー周辺に独立したアライメントマーク専
用のパターンを形成することなく、通常形成されるパタ
ーン（本実施例ではパターンＢ）そのものをアライメン
トに使用することにある。本実施例の場合も、Ａ’と
Ｂ’、Ｂ’とＣ’のつなぎ精度は、３σ＝０．２０μｍ
におさえることが可能であった。
【００５２】尚、上述した実施例３、４においても、パ
ターンＡ，Ｂ，Ｃの３種類のパターンをつなぎ合わせて
１チップとしたが、つなぎ合わせるパターンは２種類あ
るいは４種類以上のパターンをつなぎ合わせても問題は
ない。
ターンＡ，Ｂ，Ｃの３種類のパターンをつなぎ合わせて
１チップとしたが、つなぎ合わせるパターンは２種類あ
るいは４種類以上のパターンをつなぎ合わせても問題は
ない。
【００５３】また、一工程で用いるレチクルは１枚に限
らず、２種類以上のレチクルを入れ換えてつなぎ合わせ
ることも可能である。
らず、２種類以上のレチクルを入れ換えてつなぎ合わせ
ることも可能である。
【００５４】次に、上述した重ねしろについて説明す
る。
る。
【００５５】本発明では、各焼き付けパターン間に重ね
しろを設けずに焼き付けを行なうことも可能であるが、
精度や歩溜りの向上のために、重ねしろを設けることは
望ましいことである。
しろを設けずに焼き付けを行なうことも可能であるが、
精度や歩溜りの向上のために、重ねしろを設けることは
望ましいことである。
【００５６】図１１は本発明に好適に用いられ得る重ね
しろを有する実施例を説明するための模式的パターン図
である。この図においては、基板上でつなぎ合わせたパ
ターンＡ．Ｂ．Ｃ間にパターンＡ．Ｂ．Ｃが相互に重な
り合った連結部分２３０が形成されている。図１２は
（ａ）及び図１２（ｂ）は上記連結部分２３０を形成す
るためのレチクルを説明するための模式的パターン図
で、ガラス板２３１上に形成されたクロム２３２のパタ
ーンの端部側の残しパターン２３３は幅広に形成した幅
広形成部２３４を有する。レチクルＡ（図１２（ａ））
の端部側の残しパターン２３３はレチクルＢ（同図
（ｂ））の端部側残しパターン２３３’と重複するよう
に露光される。この状態を図１２（ｃ）の模式的パター
ン図に示した。
しろを有する実施例を説明するための模式的パターン図
である。この図においては、基板上でつなぎ合わせたパ
ターンＡ．Ｂ．Ｃ間にパターンＡ．Ｂ．Ｃが相互に重な
り合った連結部分２３０が形成されている。図１２は
（ａ）及び図１２（ｂ）は上記連結部分２３０を形成す
るためのレチクルを説明するための模式的パターン図
で、ガラス板２３１上に形成されたクロム２３２のパタ
ーンの端部側の残しパターン２３３は幅広に形成した幅
広形成部２３４を有する。レチクルＡ（図１２（ａ））
の端部側の残しパターン２３３はレチクルＢ（同図
（ｂ））の端部側残しパターン２３３’と重複するよう
に露光される。この状態を図１２（ｃ）の模式的パター
ン図に示した。
【００５７】本実施例においては、５：１縮小投影型露
光装置を用いて露光を行なっているので、レチクルのパ
ターンと基板のパターンとは長さが５：１になってい
る。従って、レチクル上における残しパターン２３３の
長さ５ｌ、及び幅５Ｗ1 は基板上ではそれぞれ長さｌ、
幅Ｗ1 に対応する。なお、幅広形成部２３４の幅５Ｗ
は、形成されるクロムの幅をＷ0 とすれば図１２（ａ）
に示すように５Ｗ＝５Ｗ1−５Ｗ0 になる。
光装置を用いて露光を行なっているので、レチクルのパ
ターンと基板のパターンとは長さが５：１になってい
る。従って、レチクル上における残しパターン２３３の
長さ５ｌ、及び幅５Ｗ1 は基板上ではそれぞれ長さｌ、
幅Ｗ1 に対応する。なお、幅広形成部２３４の幅５Ｗ
は、形成されるクロムの幅をＷ0 とすれば図１２（ａ）
に示すように５Ｗ＝５Ｗ1−５Ｗ0 になる。
【００５８】一方、露光量と線幅の間には図７の関係が
ある。連結部分２３０は重複露光されるため、この二重
露光領域は線幅が他の部分よりも図１３に示すようにΔ
ＣＤだけ細くなる。これを補正するために、残しパター
ン部２３３，２３３’を予め幅広に形成して補正するも
のであり、ｌとｗは以下のようにして算出した。即ち、
使用した露光装置におけるＹ方向のつなぎ精度を
ある。連結部分２３０は重複露光されるため、この二重
露光領域は線幅が他の部分よりも図１３に示すようにΔ
ＣＤだけ細くなる。これを補正するために、残しパター
ン部２３３，２３３’を予め幅広に形成して補正するも
のであり、ｌとｗは以下のようにして算出した。即ち、
使用した露光装置におけるＹ方向のつなぎ精度を
【００５９】
【数１】 露光量Ｅx のときの線幅ＣＤEXと露光量２ＥX のときの
線幅ＣＤZEX の差を ΔＣＤ＝ＣＤEX−ＣＤZEX とすると
線幅ＣＤZEX の差を ΔＣＤ＝ＣＤEX−ＣＤZEX とすると
【００６０】
【数２】 である。本実施例においてはつなぎ精度の測定より
【００６１】
【数３】 が得られ、露光量６８ｍＪ／ｃｍ2 において ΔＣＤ＝０．２０μｍ が求められたことより、ｌ＝０．１６μｍ、ｗ＝０．１
０μｍを得た。レチクル作製時のアドレスサイズが０．
２５μｍであることからｌは０．０５単位であることが
望ましいため、 ｌ＝０．２０μｍ．ｗ＝０．１０μｍ を設定し、レチクルを製作した。
０μｍを得た。レチクル作製時のアドレスサイズが０．
２５μｍであることからｌは０．０５単位であることが
望ましいため、 ｌ＝０．２０μｍ．ｗ＝０．１０μｍ を設定し、レチクルを製作した。
【００６２】上記レチクルセットを用いて重ね露光を行
なったところ、３．１ｍｍ×５４ｍｍのチップサイズを
もつＩＣが０．７μｍルールで形成可能となった。
なったところ、３．１ｍｍ×５４ｍｍのチップサイズを
もつＩＣが０．７μｍルールで形成可能となった。
【００６３】なお、連結部分２３０を設ける理由は、パ
ターン間につなぎ合わせの不一致が生じた場合に、パタ
ーンの線切れまたは分離不能が生じるが、これを防ぐた
めのものである。
ターン間につなぎ合わせの不一致が生じた場合に、パタ
ーンの線切れまたは分離不能が生じるが、これを防ぐた
めのものである。
【００６４】上記実施例においては、ｌ＝０．２μｍ．
ｗ＝０．１μｍとなるようにしたが、これに限られず一
般にｌ＝０．１〜０．５μｍ．ｗ＝０．０５〜０．２μ
ｍとすることが好ましく、更に本発明においては回路パ
ターンを一次元的に連結した例を説明したが、パターン
は二次元的に連結しても良く、その他本発明の要旨を変
更しない範囲で種々変形しても差し支えない。
ｗ＝０．１μｍとなるようにしたが、これに限られず一
般にｌ＝０．１〜０．５μｍ．ｗ＝０．０５〜０．２μ
ｍとすることが好ましく、更に本発明においては回路パ
ターンを一次元的に連結した例を説明したが、パターン
は二次元的に連結しても良く、その他本発明の要旨を変
更しない範囲で種々変形しても差し支えない。
【００６５】［実施例５］図１４は、光電変換装置にお
ける光電変換セルの一例の模式的平面図である。図１５
は、図１４のＢ−Ｂ’線断面図である。
ける光電変換セルの一例の模式的平面図である。図１５
は、図１４のＢ−Ｂ’線断面図である。
【００６６】図１４の光電変換セルを用いた光電変換装
置の規模が、ステッパのフィールドサイズ以上の大きさ
を必要とする場合、光電変換装置の一部を分割して前実
施例で説明したつなぎ合わせ露光により製造することが
可能である。
置の規模が、ステッパのフィールドサイズ以上の大きさ
を必要とする場合、光電変換装置の一部を分割して前実
施例で説明したつなぎ合わせ露光により製造することが
可能である。
【００６７】図１５において、半導体基板４０１上に光
電変換セルが形成され配列されている。
電変換セルが形成され配列されている。
【００６８】各光電変換セルは次のような構成を有す
る。
る。
【００６９】基板４０１上に、エピタキシャル成長によ
りコレクタ領域となるｎ- 領域４０２が形成され、そこ
にｐベース領域４０３、更にｎ+ エミッタ領域４０４が
形成されてバイポーラトランジスタを構成している。ｐ
ベース領域４０３は２次元状に配列され、各水平方向の
セルは垂直方向のセルと素子分離領域によって分離され
ている。
りコレクタ領域となるｎ- 領域４０２が形成され、そこ
にｐベース領域４０３、更にｎ+ エミッタ領域４０４が
形成されてバイポーラトランジスタを構成している。ｐ
ベース領域４０３は２次元状に配列され、各水平方向の
セルは垂直方向のセルと素子分離領域によって分離され
ている。
【００７０】尚、本図には記載していないが、図１６に
記載してあるように、ＭＯＳＦＥＴ、キャパシタンスが
同一半導体基板上に配置されている。
記載してあるように、ＭＯＳＦＥＴ、キャパシタンスが
同一半導体基板上に配置されている。
【００７１】また、隣接するｐベース領域４０３の間に
は、酸化膜４０７を挟んでゲート電極４０８が形成され
ている（図示せず）。したがって、隣接するｐベース領
域４０３を各々ソース・ドレイン領域としてｐチャネル
ＭＯＳトランジスタＱｃが構成されている。このｐチャ
ネルＭＯＳトランジスタＱｃはノーマリオフ型であり、
ゲート電極４０８の電位が隣接電位または正電位であれ
ばＯＦＦ状態である。したがって、隣接セル間のｐベー
ス領域４０３は電気的に分離された状態となる。逆にゲ
ート電極４０８の電位がしきい値電位Ｖｔｈを超える負
電位であると、ＯＮ状態となり、各セルのｐベース領域
４０３は相互に導通した状態となる。
は、酸化膜４０７を挟んでゲート電極４０８が形成され
ている（図示せず）。したがって、隣接するｐベース領
域４０３を各々ソース・ドレイン領域としてｐチャネル
ＭＯＳトランジスタＱｃが構成されている。このｐチャ
ネルＭＯＳトランジスタＱｃはノーマリオフ型であり、
ゲート電極４０８の電位が隣接電位または正電位であれ
ばＯＦＦ状態である。したがって、隣接セル間のｐベー
ス領域４０３は電気的に分離された状態となる。逆にゲ
ート電極４０８の電位がしきい値電位Ｖｔｈを超える負
電位であると、ＯＮ状態となり、各セルのｐベース領域
４０３は相互に導通した状態となる。
【００７２】ゲート電極４０８は水平方向の行ごとに駆
動ラインに共通接続され、さらにｐベース領域４０３の
電位を制御するためのキャパシタ電極４０９も同様に駆
動ラインに接続されている。駆動ラインは素子分離領域
である酸化膜上を水平方向に延びている。
動ラインに共通接続され、さらにｐベース領域４０３の
電位を制御するためのキャパシタ電極４０９も同様に駆
動ラインに接続されている。駆動ラインは素子分離領域
である酸化膜上を水平方向に延びている。
【００７３】さらに透明絶縁層４１１を形成した後、エ
ミッタ電極４１２を形成し、エミッタ電極４１２は列ご
とに垂直ライン４１３に接続されている。また、コレク
タ電極４１４が基板４０１の裏面にオーミックコンタク
ト層を挟んで形成されている。
ミッタ電極４１２を形成し、エミッタ電極４１２は列ご
とに垂直ライン４１３に接続されている。また、コレク
タ電極４１４が基板４０１の裏面にオーミックコンタク
ト層を挟んで形成されている。
【００７４】図１６（Ａ）は、上記光電変換セルの等価
回路図、図１６（Ｂ）は、その動作を説明するための電
圧波形図である。まず、ｐベース領域４０３には、蓄積
動作によって入射光量に対応したキャリア（ここではホ
ール）が蓄積されているとする。また、ｐチャネルＭＯ
ＳトランジスタＱｃの端子には負電圧Ｖｃ、コレクタ電
極４１４には正電圧が各々印加されているとする。この
状態で駆動ライン４１０に正電圧のパルスφｄを印加す
る（期間Ｔｒｄ）。これによって、キャパシタＣｏｘを
介してｐベース領域４０３の電位が上昇し、蓄積キャリ
アに対応した信号がエミッタ側に読み出される。（読み
出し動作）。続いて、駆動ライン４１０に負電圧のパル
スφｄを印加する（期間Ｔｒｈ）。これによってＭＯＳ
トランジスタＱｃはＯＮとなり、ｐベース領域４０３が
相互に導通した状態となってベース電位は電圧Ｖｃにリ
セットされる（リフレッシュ動作）。また、パルスφｒ
をハイレベルとしてトランジスタＱｒをＯＮとし垂直ラ
イン４１３のリセットを行なう。以上のリフレッシュ動
作が終了すると、蓄積動作が開始され、以下同様の動作
が繰り返される。
回路図、図１６（Ｂ）は、その動作を説明するための電
圧波形図である。まず、ｐベース領域４０３には、蓄積
動作によって入射光量に対応したキャリア（ここではホ
ール）が蓄積されているとする。また、ｐチャネルＭＯ
ＳトランジスタＱｃの端子には負電圧Ｖｃ、コレクタ電
極４１４には正電圧が各々印加されているとする。この
状態で駆動ライン４１０に正電圧のパルスφｄを印加す
る（期間Ｔｒｄ）。これによって、キャパシタＣｏｘを
介してｐベース領域４０３の電位が上昇し、蓄積キャリ
アに対応した信号がエミッタ側に読み出される。（読み
出し動作）。続いて、駆動ライン４１０に負電圧のパル
スφｄを印加する（期間Ｔｒｈ）。これによってＭＯＳ
トランジスタＱｃはＯＮとなり、ｐベース領域４０３が
相互に導通した状態となってベース電位は電圧Ｖｃにリ
セットされる（リフレッシュ動作）。また、パルスφｒ
をハイレベルとしてトランジスタＱｒをＯＮとし垂直ラ
イン４１３のリセットを行なう。以上のリフレッシュ動
作が終了すると、蓄積動作が開始され、以下同様の動作
が繰り返される。
【００７５】要するに、ここで提案されている方式は、
光入射により発生したキャリアを、ｐベース領域４０３
に蓄積し、その蓄積電化量によつてエミッタ電極４０８
とコレクタ電極４１４との間に流れる電流をコントロー
ルするものである。したがって、蓄積されたキャリアを
各セルの増幅機能により増幅してから読み出すわけであ
り、高出力、高感度、さらに低雑音を達成できる。
光入射により発生したキャリアを、ｐベース領域４０３
に蓄積し、その蓄積電化量によつてエミッタ電極４０８
とコレクタ電極４１４との間に流れる電流をコントロー
ルするものである。したがって、蓄積されたキャリアを
各セルの増幅機能により増幅してから読み出すわけであ
り、高出力、高感度、さらに低雑音を達成できる。
【００７６】また、光励起によってベースに蓄積された
キャリア（ここではホール）によりベースに発生する電
位Ｖｐは、Ｑ／Ｃで与えられる。ここでＱはベースに蓄
積されたホールの電荷量、Ｃはベースに接続されている
容量である。
キャリア（ここではホール）によりベースに発生する電
位Ｖｐは、Ｑ／Ｃで与えられる。ここでＱはベースに蓄
積されたホールの電荷量、Ｃはベースに接続されている
容量である。
【００７７】この式により明白なように、高集積化され
た場合、セルサイズの縮小と共にＱもＣも小さくなるこ
とになり、光励起により発生する電位Ｖｐは、ほぼ一定
に保たれることがわかる。したがって、ここで提案され
ている方式は、将来の高解像度化に対しても有利なもの
であるといえる。
た場合、セルサイズの縮小と共にＱもＣも小さくなるこ
とになり、光励起により発生する電位Ｖｐは、ほぼ一定
に保たれることがわかる。したがって、ここで提案され
ている方式は、将来の高解像度化に対しても有利なもの
であるといえる。
【００７８】図１７は図１４に記載の光電変換セルを用
いた光電変換装置の回路図である。本実施例ではＡ−
Ａ’線を連結して光電変換セルをつなぎあわせ縮小投影
型露光装置のもつフィールドサイズ以上の大きさの光電
変換装置を製造した。
いた光電変換装置の回路図である。本実施例ではＡ−
Ａ’線を連結して光電変換セルをつなぎあわせ縮小投影
型露光装置のもつフィールドサイズ以上の大きさの光電
変換装置を製造した。
【００７９】つなぎ部分をトランジスタの能動領域に設
定した場合、本実施例のような光電変換装置の場合に
は、つなぎ部分における光出力が大きくばらつき、固定
パターンノイズ（ＦＰＮ）の増加となって、光電変換装
置の特性は大幅に劣ってしまう場合がある。また、光電
変換装置でない場合にも半導体装置の特性を悪化させて
しまう可能性がある。
定した場合、本実施例のような光電変換装置の場合に
は、つなぎ部分における光出力が大きくばらつき、固定
パターンノイズ（ＦＰＮ）の増加となって、光電変換装
置の特性は大幅に劣ってしまう場合がある。また、光電
変換装置でない場合にも半導体装置の特性を悪化させて
しまう可能性がある。
【００８０】本実施例では、つなぎ部分を素子分離領域
に設定することにより、つなぎあわせにより多少のショ
ットずれが生じても光電変換装置の特性に影響を及ぼさ
ないように、光電変換装置を設計、製造した。以下、本
実施例による半導体装置の製造方法を図１８により説明
する。
に設定することにより、つなぎあわせにより多少のショ
ットずれが生じても光電変換装置の特性に影響を及ぼさ
ないように、光電変換装置を設計、製造した。以下、本
実施例による半導体装置の製造方法を図１８により説明
する。
【００８１】まず、Ｐ型半導体基板にＮ型層、及び、Ｐ
型層を形成した。この後、エピタキシャル成長によりＮ
型層を形成し、バイポーラトランジスタのコレクタ領域
とした。ＭＯＳＦＥＴのウエル領域を形成した後、光電
変換セルのバイポーラトランジスタを分離するためのＮ
型領域を形成した。この時、Ｎ型層はＰ＋イオンを５Ｘ
１０15／ｃｍ-2打ち込んだ後、１１５０℃、３００分の
熱処理により形成した。 本実施例では、このｎ型領域
を連結部分と設定した。パターン上では、図１４のＣ−
Ｃ’線が連結部分となる。これから、半導体素子のベー
ス４０３、エミッタ４０４領域は連結部分には当たら
ず、半導体素子の連結部分での特性ばらつきは防ぐこと
が可能である。
型層を形成した。この後、エピタキシャル成長によりＮ
型層を形成し、バイポーラトランジスタのコレクタ領域
とした。ＭＯＳＦＥＴのウエル領域を形成した後、光電
変換セルのバイポーラトランジスタを分離するためのＮ
型領域を形成した。この時、Ｎ型層はＰ＋イオンを５Ｘ
１０15／ｃｍ-2打ち込んだ後、１１５０℃、３００分の
熱処理により形成した。 本実施例では、このｎ型領域
を連結部分と設定した。パターン上では、図１４のＣ−
Ｃ’線が連結部分となる。これから、半導体素子のベー
ス４０３、エミッタ４０４領域は連結部分には当たら
ず、半導体素子の連結部分での特性ばらつきは防ぐこと
が可能である。
【００８２】ベース４０３、エミッタ４０４領域が連結
部分に存在する場合、つなぎずれにより、ベース、エミ
ッタの面積が他の画素に対し、大きく変化する可能性が
ある。この場合、連結部分の光応答出力が他の部分に比
べ変動し、固定パターンノイズ（ＦＰＮ）となる。続い
て、ＭＯＳＦＥＴの素子分離として、ＬＯＣＯＳ法によ
りフィールド酸化を行なった。次に、バイポーラトラン
ジスタのベース領域を形成し、次いで、ＭＯＳＦＥＴの
ゲート酸化膜、ゲート電極を形成した。さらに、ＭＯＳ
ＦＥＴのソース、ドレイン、バイポーラトランジスタの
エミッタ領域を形成した後、配線を施し、光電変換装置
を形成した。
部分に存在する場合、つなぎずれにより、ベース、エミ
ッタの面積が他の画素に対し、大きく変化する可能性が
ある。この場合、連結部分の光応答出力が他の部分に比
べ変動し、固定パターンノイズ（ＦＰＮ）となる。続い
て、ＭＯＳＦＥＴの素子分離として、ＬＯＣＯＳ法によ
りフィールド酸化を行なった。次に、バイポーラトラン
ジスタのベース領域を形成し、次いで、ＭＯＳＦＥＴの
ゲート酸化膜、ゲート電極を形成した。さらに、ＭＯＳ
ＦＥＴのソース、ドレイン、バイポーラトランジスタの
エミッタ領域を形成した後、配線を施し、光電変換装置
を形成した。
【００８３】上記実施例により形成した光電変換装置
は、３．１ｍｍＸ５４ｍｍのチップサイズであり、設計
ルールは０．８μｍルールで形成可能となった。また、
連結部分における光応答出力のばらつき（ＦＰＮ）は、
連結部分以外のばらつきと同等であった。上記実施例に
おいては、バイポーラトランジスタのコレクタ領域中に
連結部分を配設したが、バイポーラトランジスタのアイ
ソレーション領域と呼ばれるＰ型領域中に配設しても構
わず、更に、光電変換装置以外の半導体装置に応用する
など、その他本発明の要旨を変更しない範囲で種々変形
しても差し支えない。
は、３．１ｍｍＸ５４ｍｍのチップサイズであり、設計
ルールは０．８μｍルールで形成可能となった。また、
連結部分における光応答出力のばらつき（ＦＰＮ）は、
連結部分以外のばらつきと同等であった。上記実施例に
おいては、バイポーラトランジスタのコレクタ領域中に
連結部分を配設したが、バイポーラトランジスタのアイ
ソレーション領域と呼ばれるＰ型領域中に配設しても構
わず、更に、光電変換装置以外の半導体装置に応用する
など、その他本発明の要旨を変更しない範囲で種々変形
しても差し支えない。
【００８４】［実施例６］図１９は本発明をダイナミッ
クランダムアクセスメモリ（以下、ＤＲＡＭ）に応用し
た実施例６を示す図である。ＤＲＡＭは一般的に図２０
の様な構成になっており、半導体装置の集積度を向上さ
せる場合、ＤＲＡＭメモリセルの部分の面積が大きくな
る。本実施例ではメモリセルの素子分離領域において前
述のつなぎ露光を行なうことにより大容量のＤＲＡＭを
製造することが可能となった。
クランダムアクセスメモリ（以下、ＤＲＡＭ）に応用し
た実施例６を示す図である。ＤＲＡＭは一般的に図２０
の様な構成になっており、半導体装置の集積度を向上さ
せる場合、ＤＲＡＭメモリセルの部分の面積が大きくな
る。本実施例ではメモリセルの素子分離領域において前
述のつなぎ露光を行なうことにより大容量のＤＲＡＭを
製造することが可能となった。
【００８５】図１９は本発明の実施例６におけるメモリ
セルの平面図であり、Ａ−Ａ’線の部分につなぎ露光の
連結部分を設定した。図１９のＣ−Ｃ’線の断面図を模
式的に記述したものが図２１である。本図のＤの部分が
メモリセルの素子分離領域である。以下、本発明の実施
例６による半導体装置の製造方法を図２２を用いて説明
する。
セルの平面図であり、Ａ−Ａ’線の部分につなぎ露光の
連結部分を設定した。図１９のＣ−Ｃ’線の断面図を模
式的に記述したものが図２１である。本図のＤの部分が
メモリセルの素子分離領域である。以下、本発明の実施
例６による半導体装置の製造方法を図２２を用いて説明
する。
【００８６】先ず、Ｎ型半導体基板５０１にＰ型領域５
０２を形成した。この後、基板５０１上にシリコン酸化
膜を形成し、ＬＰＣＶＤを用いてＳｉ3 Ｎ4 膜を形成し
た。レジストパターンニングによりＳｉ3 Ｎ4 膜を選択
除去する部分が素子分離領域となり、本実施例において
パターンをつなぎ合わせる部分である。この部分は図１
９におけるＡ−Ａ’線で示してある。パターンニングの
後、１０００℃１５０分の熱処理により、５００ｎｍの
シリコン酸化膜５１１を形成した。
０２を形成した。この後、基板５０１上にシリコン酸化
膜を形成し、ＬＰＣＶＤを用いてＳｉ3 Ｎ4 膜を形成し
た。レジストパターンニングによりＳｉ3 Ｎ4 膜を選択
除去する部分が素子分離領域となり、本実施例において
パターンをつなぎ合わせる部分である。この部分は図１
９におけるＡ−Ａ’線で示してある。パターンニングの
後、１０００℃１５０分の熱処理により、５００ｎｍの
シリコン酸化膜５１１を形成した。
【００８７】次に、Ｓｉ3 Ｎ4 膜を除去し、ゲート酸化
５１２を行なった。ポリシリコンを堆積し、ゲート電極
５１３を形成した。ＭＯＳトランジスタのソース、ドレ
イン領域５１８を形成した後、容量素子の下部電極５２
１をポリシリコンにより形成し、シリコン酸化膜からな
る誘電体部分５２２を形成し、容量素子の上部電極５２
３をポリシリコンにより形成した。
５１２を行なった。ポリシリコンを堆積し、ゲート電極
５１３を形成した。ＭＯＳトランジスタのソース、ドレ
イン領域５１８を形成した後、容量素子の下部電極５２
１をポリシリコンにより形成し、シリコン酸化膜からな
る誘電体部分５２２を形成し、容量素子の上部電極５２
３をポリシリコンにより形成した。
【００８８】次に、ビット線となるＡ１配線５３１を施
し、本発明の実施例５によるＤＲＡＭを形成した。上記
実施例により形成した半導体装置は３２ｍｍＸ１８ｍｍ
のチップサイズであり、設計ルールは０．８μｍルー
ルで形成可能となった。また、連結部分における容量素
子の不具合はなかった。
し、本発明の実施例５によるＤＲＡＭを形成した。上記
実施例により形成した半導体装置は３２ｍｍＸ１８ｍｍ
のチップサイズであり、設計ルールは０．８μｍルー
ルで形成可能となった。また、連結部分における容量素
子の不具合はなかった。
【００８９】［実施例７］次に、本発明の実施例７につ
いて、詳しく説明する。図２３は、本発明の半導体の製
造方法のファーストレイヤーを形成するためのレチクル
を説明するための模式的パターン図であり、図２４は実
施例７を示すファーストレイヤーの模式的パターン図で
ある。図２３のレチクルは、パターンＡとパターンＢを
２分割して有しており、そのパターンの有する機能は、
Ａがメモリー機能を有するパターンが形成される部位で
あり、ＢがＡ／θコンバーター機能を有するパターンが
形成される部位である。
いて、詳しく説明する。図２３は、本発明の半導体の製
造方法のファーストレイヤーを形成するためのレチクル
を説明するための模式的パターン図であり、図２４は実
施例７を示すファーストレイヤーの模式的パターン図で
ある。図２３のレチクルは、パターンＡとパターンＢを
２分割して有しており、そのパターンの有する機能は、
Ａがメモリー機能を有するパターンが形成される部位で
あり、ＢがＡ／θコンバーター機能を有するパターンが
形成される部位である。
【００９０】本実施例では、図２３に示すレチクルを用
い、パターンＡ，Ｂを縦方向に長くＡ−Ｂ−Ａとつなぎ
合わせ、つなぎ合わせたパターンＡ−Ｂ−Ａで、メモリ
ー＋Ａ／θコンバーター機能を有するパターンを形成
し、Ａ−Ｂ−Ａの構成で、１チ本実施例では、図２３に
示すレチクルを用い、パターンＡ，Ｂを縦方向に長くＡ
−Ｂ−Ａとつなぎあわせ、つなぎあわせたパターンＡ−
Ｂ−Ａで、メモリー＋Ａ／Ｄコンバーター機能を有する
パターンを形成し、Ａ−Ｂ−Ａの構成で、１チップとし
て使用可能にした例である。以下にその製造方法の詳細
を説明する。図２３に示すレチクルを通常用いられる倍
率５：１の縮小投影型露光装置にセットし、その装置に
付随するシステムにより、半導体基板６１１（以降ウェ
ハー６０１と記す）に、図２４に示すＡ−Ｂ−Ａのつな
ぎあわされたパターンが焼き付けられるようにウェハー
６０１上のファーストレイヤーのレイアウトをプログラ
ムする。実際につなぎあわされた時のパターンＡ，Ｂの
つなぎ合せ精度は、０．１μｍ程度におさえられた。こ
れは、縮小投影型露光装置のレーザー干渉計によるもの
である。但し、本パターン形成においては、パターン
Ａ，Ｂが独立な機能を有しているため、パターンＡとＢ
の信号のやりとりを行なう電極配線形成以外の工程にお
いては、パターンＡとパターンＢがつなぎ合わされるこ
とはない。
い、パターンＡ，Ｂを縦方向に長くＡ−Ｂ−Ａとつなぎ
合わせ、つなぎ合わせたパターンＡ−Ｂ−Ａで、メモリ
ー＋Ａ／θコンバーター機能を有するパターンを形成
し、Ａ−Ｂ−Ａの構成で、１チ本実施例では、図２３に
示すレチクルを用い、パターンＡ，Ｂを縦方向に長くＡ
−Ｂ−Ａとつなぎあわせ、つなぎあわせたパターンＡ−
Ｂ−Ａで、メモリー＋Ａ／Ｄコンバーター機能を有する
パターンを形成し、Ａ−Ｂ−Ａの構成で、１チップとし
て使用可能にした例である。以下にその製造方法の詳細
を説明する。図２３に示すレチクルを通常用いられる倍
率５：１の縮小投影型露光装置にセットし、その装置に
付随するシステムにより、半導体基板６１１（以降ウェ
ハー６０１と記す）に、図２４に示すＡ−Ｂ−Ａのつな
ぎあわされたパターンが焼き付けられるようにウェハー
６０１上のファーストレイヤーのレイアウトをプログラ
ムする。実際につなぎあわされた時のパターンＡ，Ｂの
つなぎ合せ精度は、０．１μｍ程度におさえられた。こ
れは、縮小投影型露光装置のレーザー干渉計によるもの
である。但し、本パターン形成においては、パターン
Ａ，Ｂが独立な機能を有しているため、パターンＡとＢ
の信号のやりとりを行なう電極配線形成以外の工程にお
いては、パターンＡとパターンＢがつなぎ合わされるこ
とはない。
【００９１】図２３に示す６０４，６０４′，６０４″
は、夫々アライメントマークであり、本アライメントマ
ークは、図２４に示すように、パターンの上部、左部、
右部に形成され、ファーストレイヤーのＡ−Ｂ−Ａのパ
ターンの上部Ａの外側に配置される。また、ファースト
レイヤーを焼き付ける際、図２３のレチクルは、縮小投
影露光装置のマスキングブレードの位置を各ショット
（パターンＡ，Ｂ）ごとにかえることより、パターンＡ
の部分を露光するときには、パターンＢの部分は、上記
マスキングブレードによりかくし、光が透過しないよう
にしている。パターンＢを露光する時も、同様である。
は、夫々アライメントマークであり、本アライメントマ
ークは、図２４に示すように、パターンの上部、左部、
右部に形成され、ファーストレイヤーのＡ−Ｂ−Ａのパ
ターンの上部Ａの外側に配置される。また、ファースト
レイヤーを焼き付ける際、図２３のレチクルは、縮小投
影露光装置のマスキングブレードの位置を各ショット
（パターンＡ，Ｂ）ごとにかえることより、パターンＡ
の部分を露光するときには、パターンＢの部分は、上記
マスキングブレードによりかくし、光が透過しないよう
にしている。パターンＢを露光する時も、同様である。
【００９２】パターンＡ−Ｂ−Ａが形成された後、その
パターンをエッチング及び不純物拡散、ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）膜等
を堆積した後、セカンドレイヤーにおけるパターンを形
成する。セカンドレイヤー形成時には、図２５に示すレ
チクルを使用し、ファーストレイヤーで形成された、ア
ライメントマーク６０４，６０４′，６０４″の位置
と、図２５のレチクルアライメントマークによって読み
取られた位置との相対位置関係から、レチクルとウェハ
ーのアライメントを行ない、図２５におけるＡ′が図１
におけるＡに重なるように焼きつけられ、図２５におけ
るＢ′は図１におけるＢに重なるように露光した。ここ
で、明記すべきは、パターンＡおよびパターンＢは、基
本的に独立なパターンであり、Ａ−Ｂ−Ａのパターンを
つなぎあわせることは、配線形成等以外では、最小限に
なるように形成した。また、プロセスは、Ａにおけるメ
モリー、ＢにおけるＡ／Ｄインバーターは、両者とも基
本的には、Ｃ−ＭＯＳプロセスの改良型を使用し、形成
した。また、Ａ−Ｂ−Ａで、１チップとして形成された
１チップ内の一番下部にあるＡは、実際には一番上にあ
るＡのレチクルの位置を１８０度回転させて、露光を行
なっている。したがって、形成されたＡ−Ｂ−Ａのパタ
ーンは、パターンＢの中心に対して、上、下にあるＡ
は、対称となるように形成した。Ａｌ配線等で形成され
たパターンがＡ−Ｂ−Ａでどのようにつなぎあわされる
かを示したのが図２６である。図２６に示すように、Ａ
ｌ配線パターンを例にとると、パターンＢの上、下にお
いて、パターンＡとつなぎあわされる。また、パターン
ＡとパターンＢのつなぎしろは、０〜０．０５μｍ程度
に設定した。また、Ｂの下側に形成されるパターンＡを
焼きつけるとき、縮小投影露光装置内で、レチクルを１
８０度回転させる機構を有する半導体縮小投影露光装置
を使用した。また、本機構が付いていない露光装置を使
用する時には、マニュアル動作でレチクルを１８０度回
転させた。また、セカンドレイヤー形成時にも、Ａ′，
Ｂ′の露光時には、ファーストレイヤーと同様、マスキ
ングブレードの位置を変えることにより、行なわれる。
パターンをエッチング及び不純物拡散、ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）膜等
を堆積した後、セカンドレイヤーにおけるパターンを形
成する。セカンドレイヤー形成時には、図２５に示すレ
チクルを使用し、ファーストレイヤーで形成された、ア
ライメントマーク６０４，６０４′，６０４″の位置
と、図２５のレチクルアライメントマークによって読み
取られた位置との相対位置関係から、レチクルとウェハ
ーのアライメントを行ない、図２５におけるＡ′が図１
におけるＡに重なるように焼きつけられ、図２５におけ
るＢ′は図１におけるＢに重なるように露光した。ここ
で、明記すべきは、パターンＡおよびパターンＢは、基
本的に独立なパターンであり、Ａ−Ｂ−Ａのパターンを
つなぎあわせることは、配線形成等以外では、最小限に
なるように形成した。また、プロセスは、Ａにおけるメ
モリー、ＢにおけるＡ／Ｄインバーターは、両者とも基
本的には、Ｃ−ＭＯＳプロセスの改良型を使用し、形成
した。また、Ａ−Ｂ−Ａで、１チップとして形成された
１チップ内の一番下部にあるＡは、実際には一番上にあ
るＡのレチクルの位置を１８０度回転させて、露光を行
なっている。したがって、形成されたＡ−Ｂ−Ａのパタ
ーンは、パターンＢの中心に対して、上、下にあるＡ
は、対称となるように形成した。Ａｌ配線等で形成され
たパターンがＡ−Ｂ−Ａでどのようにつなぎあわされる
かを示したのが図２６である。図２６に示すように、Ａ
ｌ配線パターンを例にとると、パターンＢの上、下にお
いて、パターンＡとつなぎあわされる。また、パターン
ＡとパターンＢのつなぎしろは、０〜０．０５μｍ程度
に設定した。また、Ｂの下側に形成されるパターンＡを
焼きつけるとき、縮小投影露光装置内で、レチクルを１
８０度回転させる機構を有する半導体縮小投影露光装置
を使用した。また、本機構が付いていない露光装置を使
用する時には、マニュアル動作でレチクルを１８０度回
転させた。また、セカンドレイヤー形成時にも、Ａ′，
Ｂ′の露光時には、ファーストレイヤーと同様、マスキ
ングブレードの位置を変えることにより、行なわれる。
【００９３】以上示したように、パターンニングをくり
返し、さらにパターンニング後の不純物導入、および配
線形成を行なうことで、２つの独立の機能を有するＩＣ
を形成した。これにより、２０ｍｍ（Ｘ方向）×３０ｍ
ｍ（Ｙ方向）のチップサイズを有し、かつ、メモリ機能
とＡ／Ｄコンバータ機能という独立の機能を有するＩＣ
が、０．８μｍルールで形成可能となった。 ［実施例８］次に、実施例８について、図２７、図２８
を用いて説明する。図２７は、本発明の実施例８におけ
る半導体製造方法のファーストレイヤーを形成するため
のレチクルを説明するための模式的パターン図であり、
図２８は、実施例７を示す、ファーストレイヤーの模式
的パターン図である。本実施例の実施例６との相違点
は、図２７に示すようにレチクルの中がパターンＡ，
Ｂ，Ｃの３つのパターンに３分割されている点である。
それらのパターンの有する機能は、Ａがメモリー機能を
有するパターンが形成される部位であり、Ｂがマイコン
機能を有するパターンが形成される部位であり、ＣがＡ
／Ｄコンバーターを有するパターンが形成される部位で
ある。本実施例では、図２７に示すレチクルを用い、パ
ターンＡ，Ｂ，Ｃを図２８に示すようにつなぎ合わせ、
Ａ−Ｂ，Ｃ−Ａというつなぎ合わされたパターンで、メ
モリー＋Ａ／Ｄコンバーター＋マイコン機能を有するパ
ターンを形成し、Ａ−Ｂ，Ｃ−Ａの構成１ｃｈｉｐとし
て使用可能にした例である。これにより、メモリー＋Ａ
／Ｄコンバーター＋マイコンという３つの機能を有する
ＩＣが、２０ｍｍ（Ｘ方向）×３０ｍｍ（Ｙ方向）のチ
ップサイズで形成可能となった。また、デザインルール
は、実施例６と同様０．８μｍルールで形成した。 ［実施例９］次に、実施例９について、図２９、図３０
を用いて説明する。図２９（ａ），（ｂ）は、本発明の
実施例９における半導体製造方法のファーストレイヤー
を形成するためのレチクルを説明するための模式的パタ
ーン図であり、図３０は実施例９を示すファーストレイ
ヤーの模式的パターン図である。実施例７，８との相違
点は、図２９（ａ），（ｂ）に示すように、１つのレイ
ヤーについて、レチクルを２枚使用して、パターンを形
成することである。本実施例では、図２９（ａ）に示す
レチクル６５１のパターンＡ（６５２）が、メモリー機
能のためのパターンであり、図２９（ｂ）に示すレチク
ル６５１のパターンＢ（６５３）が、Ａ／Ｄコンバータ
ー機能のためのパターンである。図３０に示すパターン
を形成するには、縮小投影型露光装置の有するレチクル
交換装置を使用し、図２９（ａ）に示すレチクル６５１
を用いて、ファーストレイヤーを露光した後、図２９
（ｂ）に示すレチクル６５１を、レチクル交換装置を用
いて、自動的にレチクルステージに挿入し、レチクルの
アライメントを行ない、露光し、図３０に示すファース
トレイヤーを形成した。尚、図２９（ａ），（ｂ）にお
いて、６５４はウェハー上に形成されたアライメントマ
ーク、６５５は装置本体に対してレチクルをアライメン
トするためのアライメントマークである。
返し、さらにパターンニング後の不純物導入、および配
線形成を行なうことで、２つの独立の機能を有するＩＣ
を形成した。これにより、２０ｍｍ（Ｘ方向）×３０ｍ
ｍ（Ｙ方向）のチップサイズを有し、かつ、メモリ機能
とＡ／Ｄコンバータ機能という独立の機能を有するＩＣ
が、０．８μｍルールで形成可能となった。 ［実施例８］次に、実施例８について、図２７、図２８
を用いて説明する。図２７は、本発明の実施例８におけ
る半導体製造方法のファーストレイヤーを形成するため
のレチクルを説明するための模式的パターン図であり、
図２８は、実施例７を示す、ファーストレイヤーの模式
的パターン図である。本実施例の実施例６との相違点
は、図２７に示すようにレチクルの中がパターンＡ，
Ｂ，Ｃの３つのパターンに３分割されている点である。
それらのパターンの有する機能は、Ａがメモリー機能を
有するパターンが形成される部位であり、Ｂがマイコン
機能を有するパターンが形成される部位であり、ＣがＡ
／Ｄコンバーターを有するパターンが形成される部位で
ある。本実施例では、図２７に示すレチクルを用い、パ
ターンＡ，Ｂ，Ｃを図２８に示すようにつなぎ合わせ、
Ａ−Ｂ，Ｃ−Ａというつなぎ合わされたパターンで、メ
モリー＋Ａ／Ｄコンバーター＋マイコン機能を有するパ
ターンを形成し、Ａ−Ｂ，Ｃ−Ａの構成１ｃｈｉｐとし
て使用可能にした例である。これにより、メモリー＋Ａ
／Ｄコンバーター＋マイコンという３つの機能を有する
ＩＣが、２０ｍｍ（Ｘ方向）×３０ｍｍ（Ｙ方向）のチ
ップサイズで形成可能となった。また、デザインルール
は、実施例６と同様０．８μｍルールで形成した。 ［実施例９］次に、実施例９について、図２９、図３０
を用いて説明する。図２９（ａ），（ｂ）は、本発明の
実施例９における半導体製造方法のファーストレイヤー
を形成するためのレチクルを説明するための模式的パタ
ーン図であり、図３０は実施例９を示すファーストレイ
ヤーの模式的パターン図である。実施例７，８との相違
点は、図２９（ａ），（ｂ）に示すように、１つのレイ
ヤーについて、レチクルを２枚使用して、パターンを形
成することである。本実施例では、図２９（ａ）に示す
レチクル６５１のパターンＡ（６５２）が、メモリー機
能のためのパターンであり、図２９（ｂ）に示すレチク
ル６５１のパターンＢ（６５３）が、Ａ／Ｄコンバータ
ー機能のためのパターンである。図３０に示すパターン
を形成するには、縮小投影型露光装置の有するレチクル
交換装置を使用し、図２９（ａ）に示すレチクル６５１
を用いて、ファーストレイヤーを露光した後、図２９
（ｂ）に示すレチクル６５１を、レチクル交換装置を用
いて、自動的にレチクルステージに挿入し、レチクルの
アライメントを行ない、露光し、図３０に示すファース
トレイヤーを形成した。尚、図２９（ａ），（ｂ）にお
いて、６５４はウェハー上に形成されたアライメントマ
ーク、６５５は装置本体に対してレチクルをアライメン
トするためのアライメントマークである。
【００９４】又、図３０において、６６１はウェハー、
６６２は形成されたパターンＡ、６６３は形成されたパ
ターンＢ、６６４，６６４′，６６４″は夫々アライメ
ントマークであり、図２９（ａ）に示されるアライメン
トマーク６５４に対応して形成される。６６６はつなぎ
合わせ部分である。本実施例においても、パターン
（Ａ）とパターン（Ｂ）とのつなぎ合わせ精度は、０．
１〜０．２μｍ程度である。１レイヤーに対して、メモ
リー機能を有するレチクルとＡ／Ｄコンバーター機能を
有するレチクル２枚を使用して露光することにより、２
０ｍｍ（Ｘ方向）×４０ｍｍ（Ｙ方向）のチップサイズ
を有するＩＣが形成可能となった。また、デザインルー
ルは、実施例１と同様０．８μｍルールで形成した。 ［実施例１０］次に、縮小投影露光装置と反射投影型露
光装置とを併用して半導体装置を製造した実施例１０に
ついて説明する。半導体装置の製造工程において、高い
解像度、高いアライメント精度を露光装置に要求する工
程と、これに比較して低い解像度、低いアライメント精
度で充分な工程とがある場合も多い。しかしながら、そ
れ程の解像度やアライメント精度を必要としない場合も
ある。また、上述した実施例のようにつなぎパターンを
必要としないような狭い領域のパターンニングを行なう
場合もある。そこで、本実施例では高解像度、高アライ
メント精度でチップサイズの大きな半導体装置を形成す
る場合は上記した各実施例の如くのパターンつなぎを必
要に応じて行ない、それ以外の部分を反射投影露光装置
を用いることで半導体装置の製造におけるスループット
を向上させ、製造コストの大幅削減を可能にした。
６６２は形成されたパターンＡ、６６３は形成されたパ
ターンＢ、６６４，６６４′，６６４″は夫々アライメ
ントマークであり、図２９（ａ）に示されるアライメン
トマーク６５４に対応して形成される。６６６はつなぎ
合わせ部分である。本実施例においても、パターン
（Ａ）とパターン（Ｂ）とのつなぎ合わせ精度は、０．
１〜０．２μｍ程度である。１レイヤーに対して、メモ
リー機能を有するレチクルとＡ／Ｄコンバーター機能を
有するレチクル２枚を使用して露光することにより、２
０ｍｍ（Ｘ方向）×４０ｍｍ（Ｙ方向）のチップサイズ
を有するＩＣが形成可能となった。また、デザインルー
ルは、実施例１と同様０．８μｍルールで形成した。 ［実施例１０］次に、縮小投影露光装置と反射投影型露
光装置とを併用して半導体装置を製造した実施例１０に
ついて説明する。半導体装置の製造工程において、高い
解像度、高いアライメント精度を露光装置に要求する工
程と、これに比較して低い解像度、低いアライメント精
度で充分な工程とがある場合も多い。しかしながら、そ
れ程の解像度やアライメント精度を必要としない場合も
ある。また、上述した実施例のようにつなぎパターンを
必要としないような狭い領域のパターンニングを行なう
場合もある。そこで、本実施例では高解像度、高アライ
メント精度でチップサイズの大きな半導体装置を形成す
る場合は上記した各実施例の如くのパターンつなぎを必
要に応じて行ない、それ以外の部分を反射投影露光装置
を用いることで半導体装置の製造におけるスループット
を向上させ、製造コストの大幅削減を可能にした。
【００９５】本発明における半導体装置の製造方法にお
いて前記縮小投影露光装置のスループットと反射投影露
光装置のスループットはたとえば以下の通りであった。
即ち、縮小投影露光装置は３パターンをつなぐ場合、ス
ループットは２２枚／時間であった。これに対し、反射
型投影露光装置は８０枚／時間であった。これから、前
述のつなぎ露光を含む、半導体装置の製造方法におい
て、パターンニング時におけるスループットが大幅に向
上することが可能となった。
いて前記縮小投影露光装置のスループットと反射投影露
光装置のスループットはたとえば以下の通りであった。
即ち、縮小投影露光装置は３パターンをつなぐ場合、ス
ループットは２２枚／時間であった。これに対し、反射
型投影露光装置は８０枚／時間であった。これから、前
述のつなぎ露光を含む、半導体装置の製造方法におい
て、パターンニング時におけるスループットが大幅に向
上することが可能となった。
【００９６】次に、本実施例の製造方法を順をおって説
明する。まず、図３２に示す第１のレチクル１１０１を
通常用いられる倍率５：１の縮小投影型露光装置にセッ
トし、ウェハー１００１に図３１に示すつなぎ合わされ
たパターンを焼き付けた。また、図３２に示すマーク１
００３は、縮小投影型露光装置におけるアライメントマ
ークであり、図３１に示すように、露光された後、ウェ
ハー上では、つなぎ合わされた各パターンＡ，Ｂ，Ｃの
両側に形成され、以降の縮小投影型露光装置で露光を行
なうためのアライメントマーク（親マーク）１００２と
なる。また、図３２に示すマーク１１０３は、反射投影
露光装置におけるアライメントマークであり、図３１に
示すように、ウェハー上の左右２点に形成され、以降の
反射投影露光装置で露光を行なうためのアライメントマ
ーク（親マーク１０２）となる。また、ファーストレイ
ヤーを焼き付ける際、第１のレチクル１１０１は、縮小
投影型露光装置のマスキングブレードの位置を各ショッ
ト（パターンＡ、Ｂ、Ｃ）ごとにかえることにより、パ
ターンＡの部分を焼きつけるときにはパターンＢ、Ｃの
部分、及び、反射投影露光装置で使用するアライメント
マークの部分はブレードにより遮光すれば良い。反射投
影露光装置で使用するアライメントマークを焼きつける
場合は図３２に示すマーク１１０３の部分までブレード
を開け、焼きつけることによりセカンドレイヤー以降の
アライメントマークを形成すればよい。なお、反射投影
型露光装置で用いるアライメントマークは縮小投影型露
光装置で用いるアライメントマークよりも大型であるこ
とが多い。このため、反射投影型露光装置置用のマーク
をファーストレイヤーのレチクルとは異なる別のレチク
ルを用いて焼きつけることも可能である。又、マークの
形状を工夫すれば共用することも可能である。
明する。まず、図３２に示す第１のレチクル１１０１を
通常用いられる倍率５：１の縮小投影型露光装置にセッ
トし、ウェハー１００１に図３１に示すつなぎ合わされ
たパターンを焼き付けた。また、図３２に示すマーク１
００３は、縮小投影型露光装置におけるアライメントマ
ークであり、図３１に示すように、露光された後、ウェ
ハー上では、つなぎ合わされた各パターンＡ，Ｂ，Ｃの
両側に形成され、以降の縮小投影型露光装置で露光を行
なうためのアライメントマーク（親マーク）１００２と
なる。また、図３２に示すマーク１１０３は、反射投影
露光装置におけるアライメントマークであり、図３１に
示すように、ウェハー上の左右２点に形成され、以降の
反射投影露光装置で露光を行なうためのアライメントマ
ーク（親マーク１０２）となる。また、ファーストレイ
ヤーを焼き付ける際、第１のレチクル１１０１は、縮小
投影型露光装置のマスキングブレードの位置を各ショッ
ト（パターンＡ、Ｂ、Ｃ）ごとにかえることにより、パ
ターンＡの部分を焼きつけるときにはパターンＢ、Ｃの
部分、及び、反射投影露光装置で使用するアライメント
マークの部分はブレードにより遮光すれば良い。反射投
影露光装置で使用するアライメントマークを焼きつける
場合は図３２に示すマーク１１０３の部分までブレード
を開け、焼きつけることによりセカンドレイヤー以降の
アライメントマークを形成すればよい。なお、反射投影
型露光装置で用いるアライメントマークは縮小投影型露
光装置で用いるアライメントマークよりも大型であるこ
とが多い。このため、反射投影型露光装置置用のマーク
をファーストレイヤーのレチクルとは異なる別のレチク
ルを用いて焼きつけることも可能である。又、マークの
形状を工夫すれば共用することも可能である。
【００９７】次に、セカンドレイヤーを形成する際に
は、図３３に示す反射投影型露光装置置用のマスクを使
用し、ファーストレイヤーで形成された親マークである
アライメントマーク１１０２を子マーク１１０４に合わ
せる。ここで、実施例１、２と相違する点は反射投影型
露光装置置により、ウェハー上の左右２点に形成された
アライメントマークによりアライメントしつつパターン
を焼きつける点である。次に、実施例１と同様に縮小投
影型露光装置によりパターンを焼き付けることによりパ
ターニングを行なう。
は、図３３に示す反射投影型露光装置置用のマスクを使
用し、ファーストレイヤーで形成された親マークである
アライメントマーク１１０２を子マーク１１０４に合わ
せる。ここで、実施例１、２と相違する点は反射投影型
露光装置置により、ウェハー上の左右２点に形成された
アライメントマークによりアライメントしつつパターン
を焼きつける点である。次に、実施例１と同様に縮小投
影型露光装置によりパターンを焼き付けることによりパ
ターニングを行なう。
【００９８】以上示したように、パターニングを繰り返
すことで半導体装置を形成する。これにより、３．５ｍ
ｍ×６０ｍｍのチップサイズをもつＩＣが、０．８μｍ
ルールで形成可能となった。また、本実施例においては
反射投影型露光装置置を用いたが、近接露光及び密着露
光装置を代わりに使用しても問題はない。近接露光及び
密着露光装置の好適な例を図３４に示す。
すことで半導体装置を形成する。これにより、３．５ｍ
ｍ×６０ｍｍのチップサイズをもつＩＣが、０．８μｍ
ルールで形成可能となった。また、本実施例においては
反射投影型露光装置置を用いたが、近接露光及び密着露
光装置を代わりに使用しても問題はない。近接露光及び
密着露光装置の好適な例を図３４に示す。
【００９９】
【発明の効果】以上説明したように本発明は、縮小露光
装置を用いて回路パターンを同一半導体基板上につなぎ
合わせて焼き付けることにより下記の効果がある。
装置を用いて回路パターンを同一半導体基板上につなぎ
合わせて焼き付けることにより下記の効果がある。
【０１００】１．縮小投影型露光装置のもつフィールド
サイズ以上の大きなＩＣチップが得られる。
サイズ以上の大きなＩＣチップが得られる。
【０１０１】２．前記ＩＣチップ内に形成されたパター
ンは、サブミクロンルールで形成でき、さらに、ＩＣチ
ップ形成時の工程間のアライメント精度は３σ＝０．２
μｍ以下におさえられる。
ンは、サブミクロンルールで形成でき、さらに、ＩＣチ
ップ形成時の工程間のアライメント精度は３σ＝０．２
μｍ以下におさえられる。
【０１０２】３．大面積かつ高集積ＩＣを、コストが現
状よりもアップすることなく製造が可能である。
状よりもアップすることなく製造が可能である。
【０１０３】又、回路パターンは順次つなぎ合わされて
焼き付けられるので、焼き付け工程数に比例してパター
ン面積は大きくなり、縮小投影型露光装置のフィールド
サイズに制限されない。
焼き付けられるので、焼き付け工程数に比例してパター
ン面積は大きくなり、縮小投影型露光装置のフィールド
サイズに制限されない。
【０１０４】更に、オーバーラップ領域を設けること
で、多少のパターンの連結の不一致が生じても、パター
ンの切断や分離不能などの不良を低減させることが可能
である。
で、多少のパターンの連結の不一致が生じても、パター
ンの切断や分離不能などの不良を低減させることが可能
である。
【０１０５】また、従来複数個のＩＣの組み合わせを１
つのＩＣとして作製することができ、コストの低減をは
かることができるばかりか、製造されたＩＣの信頼性を
向上することができる。
つのＩＣとして作製することができ、コストの低減をは
かることができるばかりか、製造されたＩＣの信頼性を
向上することができる。
【０１０６】さらに、パターンの連結部分を素子分離領
域や非素子形成領域にすることで、半導体装置の特性の
悪化や歩留りの低下を防ぐことができる。
域や非素子形成領域にすることで、半導体装置の特性の
悪化や歩留りの低下を防ぐことができる。
【０１０７】また、必要に応じて露光方法を選択するこ
とでスループツトを向上させ、コストの低減をはかるこ
とができる。
とでスループツトを向上させ、コストの低減をはかるこ
とができる。
【図１】反射型投影露光装置の一例を説明するための模
式的斜視構成図。
式的斜視構成図。
【図２】縮小投影型露光装置の一例を説明するための模
式的斜視構成図。
式的斜視構成図。
【図３】本発明の実施例で説明されるウェハー上のファ
ーストレイヤーの模式的パターン図。
ーストレイヤーの模式的パターン図。
【図４】本発明の実施例で説明されるレチクル（マス
ク）の模式的パターン図。
ク）の模式的パターン図。
【図５】本発明の実施例で説明されるレチクル（マス
ク）の模式的パターン図。
ク）の模式的パターン図。
【図６】本発明の実施例で説明されるウェハー上のファ
ーストレイヤーの模式的パターン図。
ーストレイヤーの模式的パターン図。
【図７】本発明の実施例で説明されるウェハー上のファ
ーストレイヤーの模式的パターン図。
ーストレイヤーの模式的パターン図。
【図８】本発明の実施例で説明されるレチクル（マス
ク）の模式的パターン図。
ク）の模式的パターン図。
【図９】本発明の実施例で説明されるレチクル（マス
ク）の模式的パターン図。
ク）の模式的パターン図。
【図１０】本発明の実施例で説明されるウェハー上のフ
ァーストレイヤーの模式的パターン図。
ァーストレイヤーの模式的パターン図。
【図１１】本発明の実施例で説明されるウェハー上のフ
ァーストレイヤーの模式的パターン図。
ァーストレイヤーの模式的パターン図。
【図１２】（ａ），（ｂ）は本発明の実施例で説明され
るレチクルの模式的パターン図。 （ｃ）は該レチクルによって形成される模式的パターン
図。
るレチクルの模式的パターン図。 （ｃ）は該レチクルによって形成される模式的パターン
図。
【図１３】露光量と線幅との関係を説明するためのグラ
フ。
フ。
【図１４】光電変換セルの一例の模式的平面図。
【図１５】図１４のＢ−Ｂ′線部分で光電変換セルを切
断した場合の模式的切断面図。
断した場合の模式的切断面図。
【図１６】（Ａ）は本発明の実施例光電変換セルの概略
的回路図。 （Ｂ）はタイミング図。
的回路図。 （Ｂ）はタイミング図。
【図１７】光電変換装置の回路図。
【図１８】本発明の実施例による半導体装置の製造方法
を説明するための工程図。
を説明するための工程図。
【図１９】本発明の実施例のＤＲＡＭの模式的平面図。
【図２０】（ａ）は図１９のＤＲＡＭの回路図。 （ｂ）はＤＲＡＭを有する半導体装置のブロック構成
図。
図。
【図２１】図１９のＣ−Ｃ′線で切断した場合の模式的
切断面図。
切断面図。
【図２２】本発明の実施例による半導体装置の製造方法
を説明するための工程図。
を説明するための工程図。
【図２３】本発明の実施例で説明されるレチクル（マス
ク）の模式的パターン図。
ク）の模式的パターン図。
【図２４】本発明の実施例で説明されるウェハー上のフ
ァーストレイヤーの模式的パターン図。
ァーストレイヤーの模式的パターン図。
【図２５】本発明の実施例で説明されるレチクル（マス
ク）の模式的パターン図。
ク）の模式的パターン図。
【図２６】本発明の実施例を説明するための模式的パタ
ーン図。
ーン図。
【図２７】本発明の実施例で説明されるレチクル（マス
ク）の模式的パターン図。
ク）の模式的パターン図。
【図２８】本発明の実施例で説明されるウェハー上のフ
ァーストレイヤーの模式的パターン図。
ァーストレイヤーの模式的パターン図。
【図２９】（ａ），（ｂ）は本発明の実施例で説明され
るレチクル（マスク）の模式的パターン図。
るレチクル（マスク）の模式的パターン図。
【図３０】本発明の実施例で説明されるウェハー上のフ
ァーストレイヤーの模式的パターン図。
ァーストレイヤーの模式的パターン図。
【図３１】本発明の実施例で説明されるウェハー上のフ
ァーストレイヤーの模式的パターン図。
ァーストレイヤーの模式的パターン図。
【図３２】本発明の実施例で説明されるレチクル（マス
ク）の模式的パターン図。
ク）の模式的パターン図。
【図３３】本発明の実施例で説明されるレチクル（マス
ク）の模式的パターン図。
ク）の模式的パターン図。
【図３４】実施例に好適な近接露光及び密着露光装置を
示す図。
示す図。
【符号の説明】 １１ 凹面鏡 １２ 凸面鏡 １３ 照明光束 １４ マスク １５，２７ ウェーハ ２１ オートアライメント光学系 ２２ レチクル ２８ ＸＹステージ １０１ 半導体基板（ウェハ−） １０２，１０３，１０４ アライメントマーク １０５ 第１のレチクル １０６ 第２のレチクル
フロントページの続き (56)参考文献 特開 平２−71509（ＪＰ，Ａ) 特開 平１−154519（ＪＰ，Ａ) 特開 平１−276717（ＪＰ，Ａ) 特開 昭62−147729（ＪＰ，Ａ) 特開 昭63−18352（ＪＰ，Ａ) 特開 昭55−11303（ＪＰ，Ａ) 特開 平１−262625（ＪＰ，Ａ) 特開 昭58−178359（ＪＰ，Ａ) 特開 昭62−147728（ＪＰ，Ａ) 特開 昭64−15919（ＪＰ，Ａ) 特開 昭62−183518（ＪＰ，Ａ) 特開 平４−64230（ＪＰ，Ａ) 特開 平２−280314（ＪＰ，Ａ) 特開 昭62−265723（ＪＰ，Ａ) 特開 平２−121368（ＪＰ，Ａ) 特開 昭64−25188（ＪＰ，Ａ) 特開 昭63−312636（ＪＰ，Ａ) 特開 昭64−25415（ＪＰ，Ａ) 特開 昭62−125620（ＪＰ，Ａ) 特開 平２−5568（ＪＰ，Ａ) 特許2706099（ＪＰ，Ｂ２) 特許2520937（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/027
Claims (24)
- 【請求項１】 露光装置の１回の露光で可能なフィール
ドサイズ以上の領域の所望パターンを複数に分割し、こ
の分割されたパターンをつなぎ合わせて露光することで
前記所望パターンを形成する半導体装置の製造方法にお
いて、前記分割されたパターンの分割部分は半導体装置の素子
分離領域上に対応して配され、 前記分割されたパターンは隣接する分割されたパターン
の一部にオーバーラップ領域を有し、 該オーバーラップ領域のパターン幅は該オーバーラップ
領域の近傍の該オーバーラップ領域に続くパターン幅よ
りも広くされていることを特徴とする半導体装置の製造
方法。 - 【請求項２】 オーバーラップ領域の幅広形成部の合計
の幅が０．０５〜０．２μｍである請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 オーバーラップ領域幅が０．１〜０．５
μｍである請求項１又は２に記載の半導体装置の製造方
法。 - 【請求項４】 前記分割部分は半導体装置の素子非形成
領域上である請求項１乃至３のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項５】 前記分割は半導体装置に形成される回路
の機能ごとに行なわれる請求項１乃至４のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項６】 前記露光はマスクパターンを縮小してな
される請求項１乃至５のいずれか１項に記載の半導体装
置の製造方法。 - 【請求項７】 前記分割されたパターンの少なくとも一
つのパターンは同じパターンを連続してつづけてつなぎ
合わせて露光される請求項１乃至６のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項８】 前記分割されたパターンは同一のマスク
に形成されている請求項１乃至７のいずれか１項に記載
の半導体装置の製造方法。 - 【請求項９】 前記分割されたパターンは夫々別のマス
クに形成されている請求項１乃至８のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項１０】 前記分割されたパターンの少なくとも
２種以上が同一のマスクに形成されている請求項１乃至
９のいずれか１項に記載の半導体装置の製造方法。 - 【請求項１１】 前記分割パターン相互の連結部分を重
複露光する請求項１乃至１０のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項１２】 露光装置を用いて半導体基体上に回路
パターンを露光する工程を繰り返すとともに、露光され
る回路パターンを相互に順次つなぎあわせることによ
り、前記露光装置の１回の露光で可能なフィールドサイ
ズ以上のパターンを前記半導体基体上に形成する半導体
装置の製造方法であって、前記半導体装置において、つ
なぎあわされる部分の少なくとも一部が、素子分離領域
に存在することを特徴とする半導体装置の製造方法。 - 【請求項１３】 露光装置を用いて半導体基板に回路パ
ターンを露光する工程を繰り返すと共に、露光される回
路パターンを相互に順次連結することにより、前記露光
装置の１回の露光で可能なフィールドサイズ以上のパタ
ーンを前記半導体基板上に形成する半導体装置の製造方
法であって、複数回行う露光工程のうち、少なくとも１
回以上の露光工程を反射型投影露光装置あるいは近接露
光及び密着露光装置を用いて行うとともに、該回路パタ
ーンの連結部を半導体装置の素子分離領域となるように
することを特徴とする半導体装置の製造方法。 - 【請求項１４】 露光装置を用いて半導体基板上に回路
パターンを露光する露光工程を繰り返すとともに、露光
される回路パターンを相互に順次連結することにより、
前記露光装置の１回の露光で可能なフィールドサイズ以
上のパターンを前記半導体基板上に形成する半導体装置
の製造方法であって、該露光工程において、縮小投影露
光装置を用いるとともに、該回路パターンの連結部を半
導体装置の素子分離領域となるようにすることを特徴と
する半導体装置の製造方法。 - 【請求項１５】 半導体基板上に、後の行程においてア
ライメントに用いるためのアライメントマークを焼き付
ける工程のうち、少なくとも１回以上の焼き付け工程に
おいて、縮小投影露光装置を用いることを特徴とする請
求項１３又は１４記載の半導体装置の製造方法。 - 【請求項１６】 露光装置の１回の露光で可能なフィー
ルドサイズ以上の領域の所望パターンを複数に分割し、
この分割されたパターンをつなぎ合わせて露光すること
で前記所望パターンを形成する半導体装置の製造方法を
用いて、前記分割されたパターンは隣接する分割された
パターンの一部にオーバーラップ領域を有し、該オーバ
ーラップ領域のパターン幅は該オーバーラップ領域の近
傍の該オーバーラップ領域に続くパターン幅よりも広く
されているとともに、該分割されたパターンの分割部分
が半導体装置の素子分離領域上に対応していることを特
徴とする半導体装置。 - 【請求項１７】 オーバーラップ領域の幅広形成部の合
計の幅が０．０５〜０．２μｍである請求項１６に記載
の半導体装置。 - 【請求項１８】 オーバーラップ領域幅が０．１〜０．
５μｍである請求項１６又は１７に記載の半導体装置。 - 【請求項１９】 前記分割部分は半導体装置の素子非形
成領域上に対応する請求項１６乃至１８のいずれか１項
に記載の半導体装置。 - 【請求項２０】 前記分割は半導体装置に形成される回
路の機能ごとに行なわれる請求項１６乃至１９のいずれ
か１項に記載の半導体装置。 - 【請求項２１】 露光装置を用いて半導体基板上に回路
パターンを露光する工程を繰り返すとともに、露光され
る回路パターンを相互に順次つなぎあわせることによ
り、露光装置の１回の露光で可能なフィールドサイズ以
上のパターンを前記半導体基体上に形成する半導体装置
の製造方法を用いて、つなぎあわせる部分の少なくとも
一部が前記半導体装置における素子分離領域に配設され
ていることを特徴とする半導体装置。 - 【請求項２２】 つなぎあわせる部分の少なくとも一部
が光電変換素子の素子分離領域であることを特徴とする
請求項２１に記載の半導体装置。 - 【請求項２３】 つなぎあわせる部分の少なくとも一部
にバイポーラトランジスタのコレクタ領域を含むことを
特徴とする請求項２１又は２２に記載の半導体装置。 - 【請求項２４】 つなぎあわせる部分の少なくとも一部
が光電変換素子の素子分離領域であり、かつ、前記素子
分離領域がバイポーラトランジスタのコレクタ領域であ
ることを特徴とする請求項２１乃至２３のいずれか１項
に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199274A JP2902506B2 (ja) | 1990-08-24 | 1991-08-08 | 半導体装置の製造方法及び半導体装置 |
| DE69131762T DE69131762T2 (de) | 1990-08-24 | 1991-08-23 | Herstellungsverfahren für Halbleitereinrichtungen |
| EP91114197A EP0472217B1 (en) | 1990-08-24 | 1991-08-23 | Method of manufacturing semiconductor devices |
| US08/395,183 US5731131A (en) | 1990-08-24 | 1995-02-27 | Method of manufacturing semiconductor devices |
| US08/478,447 US5561317A (en) | 1990-08-24 | 1995-06-07 | Method of manufacturing semiconductor devices |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22100090 | 1990-08-24 | ||
| JP2-221000 | 1990-08-24 | ||
| JP31807190 | 1990-11-26 | ||
| JP2-318071 | 1990-11-26 | ||
| JP3199274A JP2902506B2 (ja) | 1990-08-24 | 1991-08-08 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056849A JPH056849A (ja) | 1993-01-14 |
| JP2902506B2 true JP2902506B2 (ja) | 1999-06-07 |
Family
ID=27327622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3199274A Expired - Fee Related JP2902506B2 (ja) | 1990-08-24 | 1991-08-08 | 半導体装置の製造方法及び半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5731131A (ja) |
| EP (1) | EP0472217B1 (ja) |
| JP (1) | JP2902506B2 (ja) |
| DE (1) | DE69131762T2 (ja) |
Cited By (3)
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