JP3392616B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3392616B2
JP3392616B2 JP01603696A JP1603696A JP3392616B2 JP 3392616 B2 JP3392616 B2 JP 3392616B2 JP 01603696 A JP01603696 A JP 01603696A JP 1603696 A JP1603696 A JP 1603696A JP 3392616 B2 JP3392616 B2 JP 3392616B2
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resist
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    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/7045—Hybrid exposures, i.e. multiple exposures of the same area using different types of exposure apparatus, e.g. combining projection, proximity, direct write, interferometric, UV, x-ray or particle beam

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  • General Physics & Mathematics (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electron Beam Exposure (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば半導体集積
回路に応用可能なＭＯＳＦＥＴ及びバイポーラトランジ
スタの微細パターン形成技術に係り、特にデバイスの高
性能化を実現するための半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】従来、半導体基板に形成される絶縁ゲー
ト型電界効果トランジスタやバイポーラトランジスタを
微細化し集積化することは、素子の占有面積を減らすと
同時に素子の電流駆動力の増大や寄生容量の低減等によ
って集積回路の高性能化を実現できるといった特徴を有
している。そして、既に研究レベルでは、典型的にはゲ
ート長が０．１μｍ以下のＣＭＯＳ等が試作に成功して
おり、これが高性能を示すことも実際に確認されてい
る。
【０００３】このような微細パターン形成のための技術
として、例えば特開平７−２９７９９号公報では、露光
処理後の現像時に溶解性の異なるレジストを多層構造に
形成し、デフォーカスの影響でトップの膜減りとボトム
部の丸みを同時に無くすレジストパターンの形成方法に
関する技術が開示されている。
【０００４】さらに、特開平５−３１５２４２号公報で
は、上層レジスト層を薄くして、解像力を向上し、微細
パターンの形成が可能となる三層レジスト法に係る技術
が開示されている。また、特開平５−１５２１９９号公
報では、ＥＢ露光用レジストを基板上に２層塗布するこ
とで、レジスト断面形状を所望の形状にするレジストパ
ターンの形成方法に関する技術が開示されている。
【０００５】一方、このような極微細な領域を含むパタ
ーンの加工限界は、光（遠紫外線）領域の波長以下の大
きさとなる為に、試作レベルでは電子線描画装置によっ
て細線のパターニングを行い、そのパターンをエッチン
グ加工することが既に行われている。このような微細パ
ターン形成に短波長の光を使う場合には、その波長に起
因する限界がある為に、それを少しでも改善すべく、例
えば位相シフトマスク法などの複雑な工程が採用されて
いる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記電
子線描画装置によって細線のパターニングを行う技術で
は、上記した複雑な工程を用いたとしても、焦点深度が
次第に浅くなる為にフォーカスが合わなくなり、素子の
段差部分に対する露光マージンも次第に取れなくなる。
そして、その結果として、パターンが段差部でレジスト
の断線等を引き起こすことになる。
【０００７】これに対して、素子全体を所謂比例縮小則
(scaling) に従って微細化するこも考えられるが、電気
的には電流が通る部分も小さくなる為に、結果的にその
近傍で寄生抵抗の増大を引き起こし、このことは、電流
量の減少をもたらし、集積回路の高性能化が達成できな
いことになる。従って、特に素子の不純物拡散層と配線
とのコンタクトを取る領域等は電子線描画装置を使った
場合においても、最小加工寸法まで微細化せずに例えば
１μｍ2 程度に大きく形成する必要が生じる。
【０００８】このように、そのデバイスの最小加工寸法
に比べて大きな領域を電子線描画装置でパターニングし
ようとすると、通常は非常に時間がかかることは良く知
られている。従って、電子線描画装置をある層全部のパ
ターン形成に用いることは工程全体のスループットを低
下させ、このままでは生産レベルに持っていくことは困
難であるとされていた。
【０００９】即ち、前述した従来技術のように、実際の
集積回路に用いられる絶縁ゲート型電界効果トランジス
タやバイポーラトランジスタの全てのパターン形成工程
に電子線描画装置を用いると、スループットの面で問題
が生じ、電子線描画装置自体も高価である為に減価償却
費を含む生産コストが上昇してしまう。
【００１０】また、電子線のみで大・小のパターンを共
に描画しようとすると、大きなパターン近傍の小さなパ
ターンが、大きなパターン露光時の所謂カブリ現象によ
って解像度が悪くなるといった問題が生じてしまう。そ
して、この現象を防ぐ為に、大きなパターン近傍で描画
露光量を調整する近接効果補正というデータ処理を行う
場合には、処理時間が全体のスループットに悪影響を及
ぼしていた。
【００１１】本発明は、上記問題に鑑みてなされたもの
で、その目的とするところは、電子線描画装置を有効に
使用しながらも、高いスループットが得られる半導体装
置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様による半導体装置の製造方法
は、半導体基板上に形成された半導体装置の所定領域の
パターン形成を行う半導体装置の製造方法において、上
記半導体基板上に電子線描画用の第１のレジストと光露
光用の第２のレジストとを順次積層する工程と、上記半
導体装置における最小加工寸法を含む矩形パターンの形
成工程として、又はパターンを任意の矩形に分割しその
内で最小加工寸法を含む矩形パターンを用いたパターン
形成工程として、第１のレジスト層に対して電子線描画
装置によりパターン形成を行う工程と、上記第１のレジ
スト層に対して電子描画装置によりパターン形成を行う
工程に先んじて、上記矩形パターン以外のパターンに対
して上記第１のレジスト層の上部に形成された第２のレ
ジスト層に対して上記電子線描画装置以外を用いた露光
装置によりパターン形成を行う工程と、エッチング加工
する工程と、を有し、上記半導体装置において、エッチ
ング加工される材料の上にエッチングに対するマスク材
を堆積し、その上部に第１のレジスト層と第２のレジス
ト層を順次堆積した構造に対して電子線描画と光露光し
てパターン形成してからエッチングすることを特徴とす
る。そして、第２の態様による半導体装置の製造方法
は、半導体基板上に形成された半導体装置の所定領域の
パターン形成を行う半導体装置の製造方法において、上
記半導体基板上に電子線描画用の第１のレジストと光露
光用の第２のレジストとを順次積層する工程と、上記半
導体装置における最小加工寸法を含む矩形パターンの形
成工程として、又はパターンを任意の矩形に分割しその
内で最小加工寸法を含む矩形パターンを用いたパターン
形成工程として、第１のレジスト層に対して電子線描画
装置によりパターン形成を行う工程と、上記第１のレジ
スト層に対して電子描画装置によりパターン形成を行う
工程に先んじて、上記矩形パターン以外のパターンに対
して上記第１のレジスト層の上部に形成された第２のレ
ジスト層に対して上記電子線描画装置以外を用いた露光
装置によりパターン形成を行う工程と、エッチング加工
する工程と、を有し、上記半導体装置において、電子線
で描画された領域は素子分離領域内と重複領域を有して
おり、且つ光露光さ れた領域との重複領域が少なくとも
レジスト膜厚以上あることをことを特徴とする。 さら
に、第３の態様では、上記半導体装置において、第１の
レジストは電子線描画用のネガレジストであり、また第
２のレジストは光露光用のポジレジストであり、且つそ
れぞれが互いの光源によって干渉されず、別々の現像液
で処理されることを特徴とする。 また、第４の態様で
は、上記半導体装置において、上記第１のレジスト層の
膜厚は５００ｎｍ以下とすることを特徴とする。
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】上記第１乃至第６の態様は以下の作用を奏
する。即ち、大きなパターン部分には光露光装置が使用
されるので、電子線描画装置の露光時間が大幅に短縮さ
れる。更に複雑な形状も電子線描画しやすい矩形部分と
他の領域とを分割して別々に露光されるので、近接効果
補正が不要な小さい矩形パターンの描画だけが電子線描
画されることになる。また、電子線描画によれば素子領
域と素子分離領域の間に必然的に生じている段差部にお
いても焦点深度に余裕ができ、微細パターンにおいても
精度よくパターニングされる。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。ここでは、ＭＯＳＦＥＴのゲート
電極加工を例に挙げて説明する。図１（ａ）は、本発明
の第１の実施の形態に係る半導体装置の製造方法により
製造された半導体装置の基本的な構造を示す図である。
【００１９】同図に於いて、半導体基板１の上には、ゲ
ート酸化膜と素子分離の酸化膜領域２が形成されてお
り、その上にポリシリコン領域３、第１のレジスト領域
４、第２のレジスト領域５が逐次堆積されている。ここ
では、Ｓｉ3 Ｎ4 を酸化マスクに使用する選択酸化方法
であるＬＯＣＯＳ(Local Oxidation of Sillicon) によ
る段差部分も示しているが、他の素子分離方法例えばＳ
ＴＩ（Shallow Trench Isolation）等における段差にも
同様に適用できる。
【００２０】上記第１のレジスト領域４は電子線描画用
のレジストであり、電子線描画時に電子の前方散乱を防
止して所謂カブリ現象を抑制する為に５００ｎｍ以下の
厚さであることが要求される。一方、光露光用の第２の
レジスト領域５は上記第１のレジスト領域４よりも多少
厚く、ここでは８００ｎｍ程度である。
【００２１】これらのレジストを順に堆積していく際に
は、レジスト同士が混合しないことが要求される。その
為には、第１のレジスト領域４を形成する際に、レジス
ト塗布後にポストベークを施す必要がある。ここでは、
例えば１１０℃で２分程のポストベークを施している。
この処理の後、第２のレジストを塗布するので、両方の
レジストの混合を防止することができる。
【００２２】そして、図１（ｂ）は第２の実施の形態に
係る半導体装置の製造方法により製造された半導体装置
の構成を示す図である。同図に於いて、ゲート電極領域
がポリシリコン領域３とタングステンシリサイドなどの
低抵抗層領域６から形成され、それらの上にタングステ
ンシリサイドなどを反応性イオンエッチング(RIE;React
ive Ion Etching)で加工するときのマスク材となるシリ
コン窒化膜領域７が堆積され、更に第１のレジスト領域
４と第２のレジスト領域５とが堆積されている。上記マ
スク材としては、上記の他にシリコン酸化膜などを用い
てもよい。また、低抵抗層領域６はシリサイドに限定さ
れず、Ｗ（タングステン）などの金属でもよい。
【００２３】次に図２はゲートの電極パターニングをす
る場合のパターンの平面図である。同図に於いて、電子
線による露光では焦点深度は数μｍあるので、通常のｄ
ｅｅｐ ＵＶ光による露光とは比較にならないほど段差
に対する露光の余裕が大きい。従って、素子領域と素子
分離領域の間に生じている段差部においてもレジストが
切れたりすることがなく精度よくパターニングすること
が可能である。
【００２４】実際に本発明を実現するためには、パター
ンを電子線描画する領域と光露光する領域とに分割する
必要が生じるが、この場合は、素子領域と素子分離領域
との境界と電子線描画領域とはある程度の重なりマージ
ンを必要とする。これは、合わせずれを考慮して段差部
を確実に電子線で描画するためである。
【００２５】また、電子線描画された領域と光露光され
た領域もある程度の重なりを持たせる必要がある。それ
は，電子線描画を第１のレジストに対して行って現像す
る際に、未露光の部分がエッチングされてなくなってし
まうが、確実に光露光した部分と重ねる様にする必要が
ある為である。少なくとも第１のレジスト膜厚程度は余
裕を見る必要がある。同図においては、符号１１が電子
線描画領域９と素子形成領域１０との寸法余裕を示し、
符号１２が電子線描画領域９と光露光領域８との重なり
余裕を示している。
【００２６】以下、図３（ａ）乃至（ｄ）を参照して、
本発明の半導体装置の製造方法によりゲート電極を形成
する工程を説明する。図３（ａ）は図１（ａ）の状態を
左手の方から斜めに見た斜視図であり、半導体基板１の
上には、ゲート酸化膜領域及び素子分離酸化膜領域２、
ポリシリコン領域３（２００ｎｍ）、第１のレジスト領
域４（５００ｎｍ）、第２のレジスト領域５（８００ｎ
ｍ）が順に積層される。ここで、光露光に用いられる第
２のレジストはポジレジストであり、電子線描画に用い
られる第１のレジストはネガレジストであり、両者とも
他方の光源には干渉されないものを使用している。
【００２７】これらに対して、先ずｄｅｅｐ ＵＶ光に
よるパターン露光と現像を行って図３（ｂ）の状態を得
る。ここで、第２のレジストの現像にはＴＭＨ水溶液の
０．２７規定の濃度のものを使っている。このときの現
像時間は、第２のレジストの膜厚に依存し、露光部分が
全部溶解するか又はそれよりも少し短めの時間に止め
る。これは、第１のレジストへの影響を最小限に抑える
為である。この規定度の濃度では多少オーバーエッチン
グしたとしても電子線描画用の第１のレジストに対して
は選択的にほとんどエッチングしないため大きな影響を
与えない。
【００２８】次に電子線描画装置を用いて、細線部分の
パターニングを行う。そして、ＴＭＨ水溶液で先程のも
のよりはかなり濃度が大きいもので現像することにより
図３（ｃ）の状態を得る。このとき先程の第２のレジス
トで少し残っていた分が生じていたとしても完全に現像
されて無くなってしまう。更に第２のレジストで形成さ
れた部分の直下にある第１のレジスト領域は、先に述べ
た重なりのマージン以外の部分では電子線に対して未露
光となっている。
【００２９】従って、第１のレジストの現像工程中にレ
ジストが等方的にエッチングされてしまう為、第２のレ
ジストパターンの下側ではサイドカットが入る事になる
が、大きなパターンで覆われているために、引き続いて
行われるＲＩＥ工程に対しては実際上は問題が無い。こ
の後、このレジストパターンに基づいてＲＩＥ工程が行
われ、ゲート電極の形を得る事ができる（図３
（ｄ））。
【００３０】先に図１（ｂ）に示したように、ＷＳｉ等
の低抵抗シリサイド領域とポリシリコンの積層構造をゲ
ート電極として用いる際には、レジストマスクで最後ま
でＲＩＥを行うことがＲＩＥ選択比の関係から難しいこ
とから、一度、ＳｉＮ領域にパターン転写して、これを
マスクにＷＳｉとポリシリコンを改めてＲＩＥする事に
なる。ポリシリコンのみの場合にはレジストとのＲＩＥ
の選択比が１０程度なので、レジストマスクのみで十分
であることは勿論である。
【００３１】本発明では、電子線描画用としてネガレジ
ストを用い、光露光用としてポジレジストを用いてい
る。ゲート領域の様な場合には電子線、光の両方に対し
てネガレジストとして働くレジストを使用することも可
能ではあるが、現在の技術状況では光用のネガレジスト
はポジレジストに比較して感度や解像度に対して不十分
な性能のものしか存在していない為に、このような組み
合わせにしている。
【００３２】コンタクトホールのパターニングなどで電
子線もポジレジストを使う場合などは電子線・光両方に
対してポジレジストとして働く単一のレジスト層、例え
ばエキシマレーザ露光に用いられる化学増幅型ＫｒＦ用
レジストを用いることも可能であることは勿論である。
【００３３】また、本発明では電子線描画用の第１のレ
ジストを下側に、光露光用の第２のレジストを上側に多
層レジストとして形成し、光露光を先にして電子線描画
を後に行うということに特徴がある。これらのレジスト
を多層化せず、単層ずつ塗布して露光するという工程を
２回繰り返した場合には問題が生じる。
【００３４】例えば、先に電子線描画を行ってから光露
光する場合には素子領域と素子分離領域の境界近傍で、
素子領域上にある第２のレジストと、素子分離領域上で
且つ電子線描画によってパターニングされている部分の
上にある第２のレジスト部分で生じる段差は本発明の方
法よりも（第１のレジスト膜厚分だけ）大きくなり焦点
深度の小さな光露光装置に対してはパターニングに不利
になる。逆に、先に光露光を行ったとすると、電子線描
画用のレジストを塗布する際に比較的膜厚を薄くする必
要があるのだが、光露光によるパターンの段差によって
レジストの塗布むら（ストリエーション）が生じてしま
いやはり問題が生じる。
【００３５】従って、本発明の様に最初から多層化して
おくのが都合がよい。また多層化したレジストを用いる
場合でも電子線用レジストを上側にして先に電子線描画
を行う場合にはやはり不都合が生じる。なぜならば光露
光によるパターンは電子線描画された領域の下部におい
てはレジスト膜厚よりも小さい領域となっており、現像
する際にサイドエッチングによってこの下部のレジスト
がなくなってしまい、上部の電子線描画されたパターン
が崩れてしまう可能性がある為である。
【００３６】次に図４（ａ），（ｂ）には第３の実施の
形態に係る半導体装置の製造方法を示し説明する。レジ
ストの構成は図１と同じであるが、１枚のウエハの周辺
部分のみマスクを用いて光で露光して現像する（図４
（ａ））。
【００３７】次に第１のレジストに対してウエハの中心
部分のチップ個数に対して電子線で描画し、中心部のチ
ップのみ微細なパターンを形成する。このとき、大きな
パターンは初めから描画しないようにしておく（図４
（ｂ））。これにより電子線描画時間を低減でき、周辺
部でＭＯＳキャパシタなどを中心とする大きなＴＥＧ
（Test Element Group）の評価を行い、中心チャップ
で微細なＭＯＳＦＥＴ評価を行うことが可能となり、試
作から評価までの時間（turn around time）の短縮を
図れる。
【００３８】以上説明したように、本発明の半導体装置
の製造方法によれば、従来問題とされていた電子線描画
装置の露光時間を大きなパターン部分は光による露光を
行うことで大幅に短縮できる。更に、複雑な形状も、電
子線描画し易い矩形部分とそうでない領域とを分割して
別々に露光することによって、近接効果補正が不要な小
さな矩形パターンの描画だけを電子線描画することがで
きる。
【００３９】従って、描画データ処理自体も近接効果補
正を行わなくて良い分だけ簡単化でき好都合である。更
に、電子線描画によれば素子領域と素子分離領域の間に
必然的に生じている段差部においても焦点深度に余裕が
でき、微細パターンにおいても精度よくパターニングす
ることが可能となる。
【００４０】これは、光露光に必要となってきている段
差低減のための平坦化工程を省略出来ることにもなり、
工程短縮にも寄与できる。この方法は、またＭＯＳＦＥ
Ｔのみではなく、バイポーラ型トランジスタの微細領域
のパターニングにも応用できるものである。
【００４１】以上、本発明の実施の形態について説明し
たが、本発明はこれに限定されること無く、その趣旨を
逸脱しない範囲で種々の改良・変更が可能であることは
勿論である。例えば、上記実施の形態では、ＭＯＳＦＥ
Ｔのゲート電極の場合について中心的に説明してきた
が、同様の手法は例えば素子領域のパターニング、コン
タクトホールのパターニング、金属配線層のパターニン
グなどに全て応用可能であることは勿論である。
【００４２】
【発明の効果】以上詳述したように、本発明によれば、
適用範囲が広く、電子線描画による極微細パターン描画
を用いつつ、全体のパターン形成にかかる時間を短縮す
ることができる半導体装置の製造方法を提供することが
できる。
【図面の簡単な説明】
【図１】（ａ）は第１の実施の形態に係る半導体装置の
製造方法を示す断面図であり、（ｂ）は第２の実施の形
態に係る半導体装置の製造方法を示す断面図である。
【図２】第１の実施の形態により製造された半導体装置
の上面図である。
【図３】第１の実施の形態に係る半導体装置の製造方法
を説明するための図である。
【図４】第３の実施の形態に係る半導体装置の製造方法
を説明するための図である。
【符号の説明】
１ 半導体基板 ２ ゲート酸化膜領域又は素子分離酸化膜領域 ３ ポリシリコン領域 ４ 第１のレジスト領域 ５ 第２のレジスト領域 ６ 低融点金属シリサイド領域 ７ マスク材領域 ８ 光露光領域 ９ 電子線描画領域 １０ 素子形成領域 １１ 電子線描画領域と素子領域との寸法余裕 １２ 電子線描画領域と光露光領域との重なり余裕
フロントページの続き (56)参考文献 特開 昭55−132040（ＪＰ，Ａ) 特開 昭56−94353（ＪＰ，Ａ) 特開 昭61−102739（ＪＰ，Ａ) 特開 昭60−53022（ＪＰ，Ａ) 特開 昭61−129827（ＪＰ，Ａ) 特開 平３−46220（ＪＰ，Ａ) 特開 平６−291017（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 G03F 7/20 521 G03F 7/26 511

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された半導体装置の
    所定領域のパターン形成を行う半導体装置の製造方法に
    おいて、 上記半導体基板上に電子線描画用の第１のレジストと光
    露光用の第２のレジストとを順次積層する工程と、 上記半導体装置における最小加工寸法を含む矩形パター
    ンの形成工程として、又はパターンを任意の矩形に分割
    しその内で最小加工寸法を含む矩形パターンを用いたパ
    ターン形成工程として、第１のレジスト層に対して電子
    線描画装置によりパターン形成を行う工程と、上記第１のレジスト層に対して電子描画装置によりパタ
    ーン形成を行う工程に先んじて、 上記矩形パターン以外
    のパターンに対して上記第１のレジスト層の上部に形成
    された第２のレジスト層に対して上記電子線描画装置以
    外を用いた露光装置によりパターン形成を行う工程と、 エッチング加工する工程と、 を有し、上記半導体装置において、エッチング加工され
    る材料の上にエッチングに対するマスク材を堆積し、そ
    の上部に第１のレジスト層と第２のレジスト層を順次堆
    積した構造に対して電子線描画と光露光してパターン形
    成してからエッチングすることを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】 半導体基板上に形成された半導体装置の
    所定領域のパターン形成を行う半導体装置の製造方法に
    おいて、 上記半導体基板上に電子線描画用の第１のレジストと光
    露光用の第２のレジストとを順次積層する工程と、 上記半導体装置における最小加工寸法を含む矩形パター
    ンの形成工程として、又はパターンを任意の矩形に分割
    しその内で最小加工寸法を含む矩形パターンを用いたパ
    ターン形成工程として、第１のレジスト層に対して電子
    線描画装置によりパターン形成を行う工程と、 上記第１のレジスト層に対して電子描画装置によりパタ
    ーン形成を行う工程に先んじて、上記矩形パターン以外
    のパターンに対して上記第１のレジスト層の上部に形成
    された第２のレジスト層に対して上記電子線描画装置以
    外を用いた露光 装置によりパターン形成を行う工程と、 エッチング加工する工程と、 を有し、上記半導体装置において、電子線で描画された
    領域は素子分離領域内と重複領域を有しており、且つ光
    露光された領域との重複領域が少なくともレジスト膜厚
    以上あることをことを特徴とする半導体装置の製造方
    法。
  3. 【請求項３】 上記半導体装置において、第１のレジス
    トは電子線描画用のネガレジストであり、また第２のレ
    ジストは光露光用のポジレジストであり、且つそれぞれ
    が互いの光源によって干渉されず、別々の現像液で処理
    されることを特徴とする請求項１又は２のいずれかに記
    載の半導体装置の製造方法。
  4. 【請求項４】 上記半導体装置において、上記第１のレ
    ジスト層の膜厚は５００ｎｍ以下とすることを特徴とす
    る請求項１又は２のいずれかに記載の半導体装置の製造
    方法。
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