JP3474865B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3474865B2 JP3474865B2 JP2001123632A JP2001123632A JP3474865B2 JP 3474865 B2 JP3474865 B2 JP 3474865B2 JP 2001123632 A JP2001123632 A JP 2001123632A JP 2001123632 A JP2001123632 A JP 2001123632A JP 3474865 B2 JP3474865 B2 JP 3474865B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にＬＳＩにおける微細パターンの形成技術に関
する。
方法、特にＬＳＩにおける微細パターンの形成技術に関
する。
【０００２】
【従来の技術】半導体プロセスにおいて、微細ラインパ
ターンを形成する手法として、リソグラフィプロセスで
レジストパターンを形成した後、該レジストパターンを
エッチングして細らせるプロセス（トリミングプロセ
ス）が知られている。
ターンを形成する手法として、リソグラフィプロセスで
レジストパターンを形成した後、該レジストパターンを
エッチングして細らせるプロセス（トリミングプロセ
ス）が知られている。
【０００３】しかしながら、トリミングプロセスを用い
ると、本来は細らせたくないパターンも細くなってしま
うため、種々の問題が生じ得る。例えば、微細なライン
パターンと微細な狭スペースパターンの両者を得たい場
合、ラインパターンを細らせることで、狭スペースパタ
ーンのスペース幅が広がるため、所望の狭スペース寸法
を得るためには、トリミング前のスペース寸法を所望の
狭スペース寸法よりも狭くしなければならず、そのため
のリソグラフィが極めて難しくなる。
ると、本来は細らせたくないパターンも細くなってしま
うため、種々の問題が生じ得る。例えば、微細なライン
パターンと微細な狭スペースパターンの両者を得たい場
合、ラインパターンを細らせることで、狭スペースパタ
ーンのスペース幅が広がるため、所望の狭スペース寸法
を得るためには、トリミング前のスペース寸法を所望の
狭スペース寸法よりも狭くしなければならず、そのため
のリソグラフィが極めて難しくなる。
【０００４】
【発明が解決しようとする課題】このように、微細ライ
ンパターンを形成する手法としてトリミングプロセスが
知られているが、従来のトリミングプロセスでは、同一
層の全ての領域において所望のパターン寸法を得ること
は必ずしも容易ではなかった。
ンパターンを形成する手法としてトリミングプロセスが
知られているが、従来のトリミングプロセスでは、同一
層の全ての領域において所望のパターン寸法を得ること
は必ずしも容易ではなかった。
【０００５】本発明は上記従来の課題に対してなされた
ものであり、同一層の全ての領域において所望のパター
ン寸法を得ることが可能な半導体装置の製造方法を提供
することを目的としている。
ものであり、同一層の全ての領域において所望のパター
ン寸法を得ることが可能な半導体装置の製造方法を提供
することを目的としている。
【０００６】
【課題を解決するための手段】本発明は、特定領域及び
非特定領域に所望のパターンを形成する半導体装置の製
造方法であって、処理基板上に形成された材料膜上に第
１のレジスト膜を形成する工程と、第１の露光マスクを
用いて第１のレジスト膜に、非特定領域用の回路パター
ン及び特定領域用の保護パターンを有する第１のマスク
パターンを転写する工程と、第１のマスクパターンが転
写された第１のレジスト膜を現像して第１のレジストパ
ターンを形成する工程と、第１のレジストパターンをマ
スクとして前記材料膜をエッチングして第１の材料膜パ
ターンを形成する工程と、第１のレジストパターンを除
去する工程と、第１の材料膜パターンが形成された基板
上に第２のレジスト膜を形成する工程と、第２の露光マ
スクを用いて第２のレジスト膜に、特定領域用の回路パ
ターン及び非特定領域用の保護パターンを有する第２の
マスクパターンを転写する工程と、第２のマスクパター
ンが転写された第２のレジスト膜を現像して第２のレジ
ストパターンを形成する工程と、第２のレジストパター
ンを細らせる工程と、細った第２のレジストパターンを
マスクとして前記材料膜をエッチングして第２の材料膜
パターンを形成する工程と、細った第２のレジストパタ
ーンを除去する工程と、を備えたことを特徴とする。
非特定領域に所望のパターンを形成する半導体装置の製
造方法であって、処理基板上に形成された材料膜上に第
１のレジスト膜を形成する工程と、第１の露光マスクを
用いて第１のレジスト膜に、非特定領域用の回路パター
ン及び特定領域用の保護パターンを有する第１のマスク
パターンを転写する工程と、第１のマスクパターンが転
写された第１のレジスト膜を現像して第１のレジストパ
ターンを形成する工程と、第１のレジストパターンをマ
スクとして前記材料膜をエッチングして第１の材料膜パ
ターンを形成する工程と、第１のレジストパターンを除
去する工程と、第１の材料膜パターンが形成された基板
上に第２のレジスト膜を形成する工程と、第２の露光マ
スクを用いて第２のレジスト膜に、特定領域用の回路パ
ターン及び非特定領域用の保護パターンを有する第２の
マスクパターンを転写する工程と、第２のマスクパター
ンが転写された第２のレジスト膜を現像して第２のレジ
ストパターンを形成する工程と、第２のレジストパター
ンを細らせる工程と、細った第２のレジストパターンを
マスクとして前記材料膜をエッチングして第２の材料膜
パターンを形成する工程と、細った第２のレジストパタ
ーンを除去する工程と、を備えたことを特徴とする。
【０００７】また、本発明は、特定領域及び非特定領域
に所望のパターンを形成する半導体装置の製造方法であ
って、処理基板上に形成された材料膜上に第１のレジス
ト膜を形成する工程と、第１の露光マスクを用いて第１
のレジスト膜に、特定領域用の回路パターン及び非特定
領域用の保護パターンを有する第１のマスクパターンを
転写する工程と、第１のマスクパターンが転写された第
１のレジスト膜を現像して第１のレジストパターンを形
成する工程と、第１のレジストパターンを細らせる工程
と、細った第１のレジストパターンをマスクとして前記
材料膜をエッチングして第１の材料膜パターンを形成す
る工程と、細った第１のレジストパターンを除去する工
程と、第１の材料膜パターンが形成された基板上に第２
のレジスト膜を形成する工程と、第２の露光マスクを用
いて第２のレジスト膜に、非特定領域用の回路パターン
及び特定領域用の保護パターンを有する第２のマスクパ
ターンを転写する工程と、第２のマスクパターンが転写
された第２のレジスト膜を現像して第２のレジストパタ
ーンを形成する工程と、第２のレジストパターンをマス
クとして前記材料膜をエッチングして第２の材料膜パタ
ーンを形成する工程と、第２のレジストパターンを除去
する工程と、を備えたことを特徴とする。
に所望のパターンを形成する半導体装置の製造方法であ
って、処理基板上に形成された材料膜上に第１のレジス
ト膜を形成する工程と、第１の露光マスクを用いて第１
のレジスト膜に、特定領域用の回路パターン及び非特定
領域用の保護パターンを有する第１のマスクパターンを
転写する工程と、第１のマスクパターンが転写された第
１のレジスト膜を現像して第１のレジストパターンを形
成する工程と、第１のレジストパターンを細らせる工程
と、細った第１のレジストパターンをマスクとして前記
材料膜をエッチングして第１の材料膜パターンを形成す
る工程と、細った第１のレジストパターンを除去する工
程と、第１の材料膜パターンが形成された基板上に第２
のレジスト膜を形成する工程と、第２の露光マスクを用
いて第２のレジスト膜に、非特定領域用の回路パターン
及び特定領域用の保護パターンを有する第２のマスクパ
ターンを転写する工程と、第２のマスクパターンが転写
された第２のレジスト膜を現像して第２のレジストパタ
ーンを形成する工程と、第２のレジストパターンをマス
クとして前記材料膜をエッチングして第２の材料膜パタ
ーンを形成する工程と、第２のレジストパターンを除去
する工程と、を備えたことを特徴とする。
【０００８】なお、上記回路パターンの概念には、トラ
ンジスタ等の素子を形成するためのパターン、配線を形
成するためのパターン等が含まれる。
ンジスタ等の素子を形成するためのパターン、配線を形
成するためのパターン等が含まれる。
【０００９】
【作用】特定領域の回路パターンを形成するときには非
特定領域がレジストによって保護され、非特定領域の回
路パターンを形成するときには特定領域がレジストによ
って保護される。そのため、特定領域の回路パターンを
細くするためのトリミング処理の際に非特定領域の回路
パターン寸法が影響を受けない。したがって、同一層の
トリミングプロセスを施したパターンと施さないパター
ンそれぞれについて、所望のパターン寸法を得ることが
できる。
特定領域がレジストによって保護され、非特定領域の回
路パターンを形成するときには特定領域がレジストによ
って保護される。そのため、特定領域の回路パターンを
細くするためのトリミング処理の際に非特定領域の回路
パターン寸法が影響を受けない。したがって、同一層の
トリミングプロセスを施したパターンと施さないパター
ンそれぞれについて、所望のパターン寸法を得ることが
できる。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００１１】（実施形態１）以下、本発明の第１の実施
形態について説明する。本実施形態は、メモリ回路領域
とロジック回路領域が混在した集積回路におけるゲート
層パターンの形成に関するものであり、メモリ回路領域
にはトリミングプロセスを用いずに狭スペースパターン
を形成し、ロジック回路領域にはトリミングプロセスを
用いて狭ラインパターンを形成するものである。
形態について説明する。本実施形態は、メモリ回路領域
とロジック回路領域が混在した集積回路におけるゲート
層パターンの形成に関するものであり、メモリ回路領域
にはトリミングプロセスを用いずに狭スペースパターン
を形成し、ロジック回路領域にはトリミングプロセスを
用いて狭ラインパターンを形成するものである。
【００１２】図１は、本実施形態に係る集積回路の概要
を示した図である。図１に示すように、メモリ領域１１
とロジック領域１２とは素子分離領域１３によって分離
されている。メモリ領域１１には、例えばＤＲＡＭ、Ｓ
ＲＡＭ、ＥＥＰＲＯＭ（フラッシュメモリ）等のメモリ
回路が配置され、ロジック領域１２には種々のロジック
回路が配置される。
を示した図である。図１に示すように、メモリ領域１１
とロジック領域１２とは素子分離領域１３によって分離
されている。メモリ領域１１には、例えばＤＲＡＭ、Ｓ
ＲＡＭ、ＥＥＰＲＯＭ（フラッシュメモリ）等のメモリ
回路が配置され、ロジック領域１２には種々のロジック
回路が配置される。
【００１３】以下、本実施形態の具体的な実施例につい
て説明する。
て説明する。
【００１４】（実施例１）図２〜図８は、本実施形態の
第１の実施例に係るゲート層（ゲート電極及びゲート配
線）の製造工程を示した断面図である。
第１の実施例に係るゲート層（ゲート電極及びゲート配
線）の製造工程を示した断面図である。
【００１５】まず、図２に示すように、メモリ回路形成
領域１１、ロジック回路形成領域１２及び素子分離領域
１３（分離幅は数μｍ程度）を有する半導体基板上に、
ゲート材料膜２１として例えばポリシリコン膜を形成
し、さらにゲート材料膜２１上にレジスト膜を形成す
る。続いて、このレジスト膜に露光マスクを用いてパタ
ーンを転写し、さらにレジスト膜を現像して、レジスト
パターン２２ａ及び２２ｂを形成する。レジストパター
ン２２ａは、メモリ領域１１のゲートパターンを形成す
るためのものであり、レジストパターン２２ｂは、ロジ
ック領域１２の少なくともゲートパターンを配置する領
域を覆う（保護する）ものである。
領域１１、ロジック回路形成領域１２及び素子分離領域
１３（分離幅は数μｍ程度）を有する半導体基板上に、
ゲート材料膜２１として例えばポリシリコン膜を形成
し、さらにゲート材料膜２１上にレジスト膜を形成す
る。続いて、このレジスト膜に露光マスクを用いてパタ
ーンを転写し、さらにレジスト膜を現像して、レジスト
パターン２２ａ及び２２ｂを形成する。レジストパター
ン２２ａは、メモリ領域１１のゲートパターンを形成す
るためのものであり、レジストパターン２２ｂは、ロジ
ック領域１２の少なくともゲートパターンを配置する領
域を覆う（保護する）ものである。
【００１６】このとき、パターン露光の際に合わせずれ
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、ロジック領域１２が確実に保護されるように、レ
ジストパターン２２ｂの端部が素子分離領域１３上に位
置するようにしている。なお、本露光工程に用いる露光
マスクには、ゲートパターン間のスペースやゲートパタ
ーン周辺のパターン配置による影響を考慮して、ゲート
パターンがウエハ上で所望寸法どおりに形成されるよ
う、近接効果補正が施されていてもよい。
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、ロジック領域１２が確実に保護されるように、レ
ジストパターン２２ｂの端部が素子分離領域１３上に位
置するようにしている。なお、本露光工程に用いる露光
マスクには、ゲートパターン間のスペースやゲートパタ
ーン周辺のパターン配置による影響を考慮して、ゲート
パターンがウエハ上で所望寸法どおりに形成されるよ
う、近接効果補正が施されていてもよい。
【００１７】続いて、図３に示すように、レジストパタ
ーン２２ａ及び２２ｂをマスクとしてゲート材料膜２１
をエッチングすることで、ゲート材料膜パターン２１ａ
（ゲートパターン）及びゲート材料膜パターン２１ｂが
形成される。さらに、図４に示すように、レジストパタ
ーン２２ａ及び２２ｂを剥離する。
ーン２２ａ及び２２ｂをマスクとしてゲート材料膜２１
をエッチングすることで、ゲート材料膜パターン２１ａ
（ゲートパターン）及びゲート材料膜パターン２１ｂが
形成される。さらに、図４に示すように、レジストパタ
ーン２２ａ及び２２ｂを剥離する。
【００１８】次に、図５に示すように、全面にレジスト
膜を形成した後、このレジスト膜に露光マスクを用いて
パターンを転写し、さらにレジスト膜を現像して、レジ
ストパターン２３ａ及び２３ｂを形成する。レジストパ
ターン２３ｂは、ロジック領域１２のゲートパターンを
形成するためのものであり、レジストパターン２３ａ
は、メモリ領域１１の少なくともゲートパターンが配置
されている領域を覆う（保護する）ものである。
膜を形成した後、このレジスト膜に露光マスクを用いて
パターンを転写し、さらにレジスト膜を現像して、レジ
ストパターン２３ａ及び２３ｂを形成する。レジストパ
ターン２３ｂは、ロジック領域１２のゲートパターンを
形成するためのものであり、レジストパターン２３ａ
は、メモリ領域１１の少なくともゲートパターンが配置
されている領域を覆う（保護する）ものである。
【００１９】このとき、パターン露光の際に合わせずれ
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、メモリ領域１２が確実に保護されるように、レジ
ストパターン２３ａの端部が素子分離領域１３上に位置
するようにしている。また、素子分離領域１３上に不要
なゲート材料膜が残らないようにするため、レジストパ
ターン２３ａの端部はゲート材料膜パターン２１ｂの端
部から離間するようにしている。言い換えると、レジス
トパターン２３ａの端部と図２の工程で形成したレジス
トパターン２２ｂの端部とが、プロセスのゆらぎによる
寸法変動を考慮してもオーバーラップしないように設計
された露光マスクを用いるようにしている。
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、メモリ領域１２が確実に保護されるように、レジ
ストパターン２３ａの端部が素子分離領域１３上に位置
するようにしている。また、素子分離領域１３上に不要
なゲート材料膜が残らないようにするため、レジストパ
ターン２３ａの端部はゲート材料膜パターン２１ｂの端
部から離間するようにしている。言い換えると、レジス
トパターン２３ａの端部と図２の工程で形成したレジス
トパターン２２ｂの端部とが、プロセスのゆらぎによる
寸法変動を考慮してもオーバーラップしないように設計
された露光マスクを用いるようにしている。
【００２０】なお、本露光工程に用いる露光マスクに
も、図２の工程で述べたのと同様、近接効果補正が施さ
れていてもよい。また、本露光工程に用いるレジスト膜
には、露光パターンが転写される上層レジストと、下地
パターンの段差に起因する凹凸を平坦化するとともにエ
ッチング耐性及び光学的な反射防止機能を有する下層レ
ジストとを積層した多層レジスト膜を用いてもよい。
も、図２の工程で述べたのと同様、近接効果補正が施さ
れていてもよい。また、本露光工程に用いるレジスト膜
には、露光パターンが転写される上層レジストと、下地
パターンの段差に起因する凹凸を平坦化するとともにエ
ッチング耐性及び光学的な反射防止機能を有する下層レ
ジストとを積層した多層レジスト膜を用いてもよい。
【００２１】次に、図６に示すように、レジストパター
ン２３ａ及び２３ｂをエッチングして、レジストパター
ン２３ｃ及び２３ｄにする。このエッチングにより、ロ
ジック領域１２のレジストパターンは細められる（トリ
ミングされる）。
ン２３ａ及び２３ｂをエッチングして、レジストパター
ン２３ｃ及び２３ｄにする。このエッチングにより、ロ
ジック領域１２のレジストパターンは細められる（トリ
ミングされる）。
【００２２】続いて、図７に示すように、レジストパタ
ーン２３ｃ及び２３ｄをマスクとしてゲート材料膜をエ
ッチングすることで、ゲート材料膜パターン２１ｄ（ゲ
ートパターン）が形成される。さらに、図８に示すよう
に、レジストパターン２３ｃ及び２３ｄを剥離する。
ーン２３ｃ及び２３ｄをマスクとしてゲート材料膜をエ
ッチングすることで、ゲート材料膜パターン２１ｄ（ゲ
ートパターン）が形成される。さらに、図８に示すよう
に、レジストパターン２３ｃ及び２３ｄを剥離する。
【００２３】以上のように、本実施例によれば、ロジッ
ク領域では、トリミングプロセスによってゲートパター
ンをリソグラフィの限界よりも細くすることができると
ともに、メモリ領域では、ゲートパターンはトリミング
プロセスの影響を受けないため、狭スペースパターンを
得ることができる。
ク領域では、トリミングプロセスによってゲートパター
ンをリソグラフィの限界よりも細くすることができると
ともに、メモリ領域では、ゲートパターンはトリミング
プロセスの影響を受けないため、狭スペースパターンを
得ることができる。
【００２４】（実施例２）図９〜図１５は、本実施形態
の第２の実施例に係るゲート層（ゲート電極及びゲート
配線）の製造工程を示した断面図である。
の第２の実施例に係るゲート層（ゲート電極及びゲート
配線）の製造工程を示した断面図である。
【００２５】第１の実施例では、メモリ領域のゲートパ
ターンを先に形成し、その後でロジック領域のゲートパ
ターンを形成するようにしたが、本実施例では、ロジッ
ク領域のゲートパターンを先に形成し、その後でメモリ
領域のゲートパターンを形成するようにしている。
ターンを先に形成し、その後でロジック領域のゲートパ
ターンを形成するようにしたが、本実施例では、ロジッ
ク領域のゲートパターンを先に形成し、その後でメモリ
領域のゲートパターンを形成するようにしている。
【００２６】まず、図９に示すように、第１の実施例と
同様に、処理基板上にゲート材料膜３１としてポリシリ
コン膜を形成し、さらにゲート材料膜３１上にレジスト
膜を形成する。続いて、このレジスト膜に露光マスクを
用いてパターンを転写し、さらにレジスト膜を現像し
て、レジストパターン３２ａ及び３２ｂを形成する。レ
ジストパターン３２ｂは、ロジック領域１２のゲートパ
ターンを形成するためのものであり、レジストパターン
３２ａは、メモリ領域１１の少なくともゲートパターン
を配置する領域を覆う（保護する）ものである。
同様に、処理基板上にゲート材料膜３１としてポリシリ
コン膜を形成し、さらにゲート材料膜３１上にレジスト
膜を形成する。続いて、このレジスト膜に露光マスクを
用いてパターンを転写し、さらにレジスト膜を現像し
て、レジストパターン３２ａ及び３２ｂを形成する。レ
ジストパターン３２ｂは、ロジック領域１２のゲートパ
ターンを形成するためのものであり、レジストパターン
３２ａは、メモリ領域１１の少なくともゲートパターン
を配置する領域を覆う（保護する）ものである。
【００２７】このとき、パターン露光の際に合わせずれ
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、メモリ領域１１が確実に保護されるように、レジ
ストパターン３２ａの端部が素子分離領域１３上に位置
するようにしている。なお、本露光工程に用いる露光マ
スクには、第１の実施例で述べたのと同様、近接効果補
正が施されていてもよい。
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、メモリ領域１１が確実に保護されるように、レジ
ストパターン３２ａの端部が素子分離領域１３上に位置
するようにしている。なお、本露光工程に用いる露光マ
スクには、第１の実施例で述べたのと同様、近接効果補
正が施されていてもよい。
【００２８】次に、図１０に示すように、レジストパタ
ーン３２ａ及び３２ｂをエッチングして、レジストパタ
ーン３２ｃ及び３２ｄにする。このエッチングにより、
ロジック領域１２のレジストパターンは細められる（ト
リミングされる）。
ーン３２ａ及び３２ｂをエッチングして、レジストパタ
ーン３２ｃ及び３２ｄにする。このエッチングにより、
ロジック領域１２のレジストパターンは細められる（ト
リミングされる）。
【００２９】続いて、図１１に示すように、レジストパ
ターン３２ｃ及び３２ｄをマスクとしてゲート材料膜３
１をエッチングすることで、ゲート材料膜パターン３１
ａ及びゲート材料膜パターン３１ｂ（ゲートパターン）
が形成される。さらに、図１２に示すように、レジスト
パターン３２ｃ及び３２ｄを剥離する。
ターン３２ｃ及び３２ｄをマスクとしてゲート材料膜３
１をエッチングすることで、ゲート材料膜パターン３１
ａ及びゲート材料膜パターン３１ｂ（ゲートパターン）
が形成される。さらに、図１２に示すように、レジスト
パターン３２ｃ及び３２ｄを剥離する。
【００３０】次に、図１３に示すように、全面にレジス
ト膜を形成した後、このレジスト膜に露光マスクを用い
てパターンを転写し、さらにレジスト膜を現像して、レ
ジストパターン３３ａ及び３３ｂを形成する。レジスト
パターン３３ａは、メモリ領域１１のゲートパターンを
形成するためのものであり、レジストパターン３３ｂ
は、ロジック領域１２の少なくともゲートパターンが配
置されている領域を覆う（保護する）ものである。
ト膜を形成した後、このレジスト膜に露光マスクを用い
てパターンを転写し、さらにレジスト膜を現像して、レ
ジストパターン３３ａ及び３３ｂを形成する。レジスト
パターン３３ａは、メモリ領域１１のゲートパターンを
形成するためのものであり、レジストパターン３３ｂ
は、ロジック領域１２の少なくともゲートパターンが配
置されている領域を覆う（保護する）ものである。
【００３１】このとき、パターン露光の際に合わせずれ
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、ロジック領域１１が確実に保護されるように、レ
ジストパターン３３ｂの端部が素子分離領域１３上に位
置するようにしている。また、素子分離領域１３上に不
要なゲート材料膜が残らないようにするため、レジスト
パターン３３ｂの端部はゲート材料膜パターン３１ａの
端部から離間するようにしている。言い換えると、レジ
ストパターン３３ｂの端部と図９の工程で形成したレジ
ストパターン３２ａの端部とが、プロセスのゆらぎによ
る寸法変動を考慮してもオーバーラップしないように設
計された露光マスクを用いるようにしている。
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、ロジック領域１１が確実に保護されるように、レ
ジストパターン３３ｂの端部が素子分離領域１３上に位
置するようにしている。また、素子分離領域１３上に不
要なゲート材料膜が残らないようにするため、レジスト
パターン３３ｂの端部はゲート材料膜パターン３１ａの
端部から離間するようにしている。言い換えると、レジ
ストパターン３３ｂの端部と図９の工程で形成したレジ
ストパターン３２ａの端部とが、プロセスのゆらぎによ
る寸法変動を考慮してもオーバーラップしないように設
計された露光マスクを用いるようにしている。
【００３２】なお、本露光工程に用いる露光マスクに
も、第１の実施例で述べたのと同様の近接効果補正が施
されていてもよい。また、本露光工程に用いるレジスト
膜には、第１の実施例で述べたのと同様の多層レジスト
膜を用いてもよい。
も、第１の実施例で述べたのと同様の近接効果補正が施
されていてもよい。また、本露光工程に用いるレジスト
膜には、第１の実施例で述べたのと同様の多層レジスト
膜を用いてもよい。
【００３３】続いて、図１４に示すように、レジストパ
ターン３３ａ及び３３ｂをマスクとしてゲート材料膜を
エッチングすることで、ゲート材料膜パターン３１ｃ
（ゲートパターン）が形成される。さらに、図１５に示
すように、レジストパターン３３ａ及び３３ｂを剥離す
る。
ターン３３ａ及び３３ｂをマスクとしてゲート材料膜を
エッチングすることで、ゲート材料膜パターン３１ｃ
（ゲートパターン）が形成される。さらに、図１５に示
すように、レジストパターン３３ａ及び３３ｂを剥離す
る。
【００３４】以上のように、本実施例においても第１の
実施例と同様、ロジック領域では、トリミングプロセス
によってゲートパターンをリソグラフィの限界よりも細
くすることができるとともに、メモリ領域では、ゲート
パターンはトリミングプロセスの影響を受けないため、
狭スペースパターンを得ることができる。
実施例と同様、ロジック領域では、トリミングプロセス
によってゲートパターンをリソグラフィの限界よりも細
くすることができるとともに、メモリ領域では、ゲート
パターンはトリミングプロセスの影響を受けないため、
狭スペースパターンを得ることができる。
【００３５】（変更例１）図１６〜図２２は、本実施形
態の第１の変更例に係る製造工程を示した断面図であ
る。基本的な製造工程は、図２〜図８に示した第１の実
施例と同様であり、図２〜図８に示した構成要素と対応
する構成要素には同一の参照符号を付し、詳細な説明は
省略する。
態の第１の変更例に係る製造工程を示した断面図であ
る。基本的な製造工程は、図２〜図８に示した第１の実
施例と同様であり、図２〜図８に示した構成要素と対応
する構成要素には同一の参照符号を付し、詳細な説明は
省略する。
【００３６】第１の実施例では、図５の工程において、
レジストパターン２３ａの端部はゲート材料膜パターン
２１ｂの端部から離間するようにしたが、本変更例で
は、図１９の工程において、レジストパターン２３ａの
端部がゲート材料膜パターン２１ｂの端部にオーバーラ
ップするようにしている。言い換えると、レジストパタ
ーン２３ａの端部と図１６の工程で形成したレジストパ
ターン２２ｂの端部とが、プロセスのゆらぎによる寸法
変動を考慮してもオーバーラップするような露光マスク
を用いている。
レジストパターン２３ａの端部はゲート材料膜パターン
２１ｂの端部から離間するようにしたが、本変更例で
は、図１９の工程において、レジストパターン２３ａの
端部がゲート材料膜パターン２１ｂの端部にオーバーラ
ップするようにしている。言い換えると、レジストパタ
ーン２３ａの端部と図１６の工程で形成したレジストパ
ターン２２ｂの端部とが、プロセスのゆらぎによる寸法
変動を考慮してもオーバーラップするような露光マスク
を用いている。
【００３７】このようなマスクパターンを用いること
で、図２１の工程においてゲート材料膜をエッチングす
る際に、素子分離領域１３がエッチングされることを防
止することが可能となる。
で、図２１の工程においてゲート材料膜をエッチングす
る際に、素子分離領域１３がエッチングされることを防
止することが可能となる。
【００３８】（変更例２）図２３〜図２９は、本実施形
態の第２の変更例に係る製造工程を示した断面図であ
る。基本的な製造工程は、図９〜図１５に示した第２の
実施例と同様であり、図９〜図１５に示した構成要素と
対応する構成要素には同一の参照符号を付し、詳細な説
明は省略する。
態の第２の変更例に係る製造工程を示した断面図であ
る。基本的な製造工程は、図９〜図１５に示した第２の
実施例と同様であり、図９〜図１５に示した構成要素と
対応する構成要素には同一の参照符号を付し、詳細な説
明は省略する。
【００３９】第２の実施例では、図１３の工程におい
て、レジストパターン３３ｂの端部はゲート材料膜パタ
ーン３１ａの端部から離間するようにしたが、本変更例
では、図２７の工程において、レジストパターン３３ｂ
の端部がゲート材料膜パターン３１ａの端部にオーバー
ラップするようにしている。言い換えると、レジストパ
ターン３３ｂの端部と図２３の工程で形成したレジスト
パターン３２ａの端部とが、プロセスのゆらぎによる寸
法変動を考慮してもオーバーラップするような露光マス
クを用いている。
て、レジストパターン３３ｂの端部はゲート材料膜パタ
ーン３１ａの端部から離間するようにしたが、本変更例
では、図２７の工程において、レジストパターン３３ｂ
の端部がゲート材料膜パターン３１ａの端部にオーバー
ラップするようにしている。言い換えると、レジストパ
ターン３３ｂの端部と図２３の工程で形成したレジスト
パターン３２ａの端部とが、プロセスのゆらぎによる寸
法変動を考慮してもオーバーラップするような露光マス
クを用いている。
【００４０】このようなマスクパターンを用いること
で、図２５の工程においてゲート材料膜をエッチングす
る際に、素子分離領域１３がエッチングされることを防
止することが可能となる。
で、図２５の工程においてゲート材料膜をエッチングす
る際に、素子分離領域１３がエッチングされることを防
止することが可能となる。
【００４１】（実施形態２）以下、本発明の第２の実施
形態について説明する。本実施形態は、集積回路におけ
るゲート層パターンの形成に関するものであり、ＭＯＳ
トランジスタ等の素子が形成される素子領域にはトリミ
ングプロセスを用いてゲート電極を形成し、素子領域周
囲の素子分離領域にはトリミングプロセスを用いずにゲ
ート配線を形成するものである。
形態について説明する。本実施形態は、集積回路におけ
るゲート層パターンの形成に関するものであり、ＭＯＳ
トランジスタ等の素子が形成される素子領域にはトリミ
ングプロセスを用いてゲート電極を形成し、素子領域周
囲の素子分離領域にはトリミングプロセスを用いずにゲ
ート配線を形成するものである。
【００４２】以下、本実施形態の具体的な実施例につい
て説明する。
て説明する。
【００４３】（実施例１）図３０〜図３６は、本実施形
態の第１の実施例に係るゲート層（ゲート電極及びゲー
ト配線）の製造工程を示した図であり、各図（ａ）は平
面パターンを示した図、各図（ｂ）は各図（ａ）のＢ−
Ｂ線に沿った断面図、各図（ｃ）は各図（ａ）のＣ−Ｃ
線に沿った断面図である。
態の第１の実施例に係るゲート層（ゲート電極及びゲー
ト配線）の製造工程を示した図であり、各図（ａ）は平
面パターンを示した図、各図（ｂ）は各図（ａ）のＢ−
Ｂ線に沿った断面図、各図（ｃ）は各図（ａ）のＣ−Ｃ
線に沿った断面図である。
【００４４】まず、図３０に示すように、素子領域５１
及び素子分離領域５２を有する半導体基板上に、ゲート
材料膜６１として例えばポリシリコン膜を形成し、さら
にゲート材料膜６１上にレジスト膜を形成する。続い
て、このレジスト膜に露光マスクを用いてパターンを転
写し、さらにレジスト膜を現像して、レジストパターン
６２を形成する。このレジストパターン６２は、素子領
域５１にゲートパターン（ゲート電極パターン）を形成
するとともに、素子分離領域５２の少なくともゲートパ
ターンを配置する領域を覆う（保護する）ものである。
なお、同図（ａ）では、紙面の都合上、素子分離領域５
２上のレジストパターン６２は途中で途切れているが、
実際にはさらに外側の領域まで形成されていることは言
うまでもない（他図も同様）。
及び素子分離領域５２を有する半導体基板上に、ゲート
材料膜６１として例えばポリシリコン膜を形成し、さら
にゲート材料膜６１上にレジスト膜を形成する。続い
て、このレジスト膜に露光マスクを用いてパターンを転
写し、さらにレジスト膜を現像して、レジストパターン
６２を形成する。このレジストパターン６２は、素子領
域５１にゲートパターン（ゲート電極パターン）を形成
するとともに、素子分離領域５２の少なくともゲートパ
ターンを配置する領域を覆う（保護する）ものである。
なお、同図（ａ）では、紙面の都合上、素子分離領域５
２上のレジストパターン６２は途中で途切れているが、
実際にはさらに外側の領域まで形成されていることは言
うまでもない（他図も同様）。
【００４５】本リソグラフィ工程においては、パターン
露光の際に合わせずれが生じたり、露光装置や下地基板
などのプロセス上のばらつきによってレジストパターン
の寸法が変動したりしても、素子領域５１にゲートパタ
ーン以外のパターンが形成されないようにするため、素
子領域５１と素子分離領域５２の境界部分では、レジス
トパターン６２の端部が素子領域５１の外側に位置する
ようにしている。言い換えると、レジストパターン６２
の端部が素子領域５１と素子分離領域５２の境界から素
子分離領域５２の方向にシフト（例えば数十ｎｍ程度）
するように設計された露光マスクを用いるようにしてい
る。
露光の際に合わせずれが生じたり、露光装置や下地基板
などのプロセス上のばらつきによってレジストパターン
の寸法が変動したりしても、素子領域５１にゲートパタ
ーン以外のパターンが形成されないようにするため、素
子領域５１と素子分離領域５２の境界部分では、レジス
トパターン６２の端部が素子領域５１の外側に位置する
ようにしている。言い換えると、レジストパターン６２
の端部が素子領域５１と素子分離領域５２の境界から素
子分離領域５２の方向にシフト（例えば数十ｎｍ程度）
するように設計された露光マスクを用いるようにしてい
る。
【００４６】なお、本露光工程に用いる露光マスクに
は、ゲートパターンがウエハ上で所望寸法どおりに形成
されるよう、第１の実施形態で述べたのと同様の近接効
果補正が施されていてもよい。
は、ゲートパターンがウエハ上で所望寸法どおりに形成
されるよう、第１の実施形態で述べたのと同様の近接効
果補正が施されていてもよい。
【００４７】次に、図３１に示すように、エッチングに
よってレジストパターン６２を細め（トリミングし）、
レジストパターン６２ａにする。続いて、図３２に示す
ように、レジストパターン６２ａをマスクとしてゲート
材料膜６１をエッチングすることで、ゲート材料膜パタ
ーン６１ａが形成される。さらに、図３３に示すよう
に、レジストパターン６２ａを剥離する。
よってレジストパターン６２を細め（トリミングし）、
レジストパターン６２ａにする。続いて、図３２に示す
ように、レジストパターン６２ａをマスクとしてゲート
材料膜６１をエッチングすることで、ゲート材料膜パタ
ーン６１ａが形成される。さらに、図３３に示すよう
に、レジストパターン６２ａを剥離する。
【００４８】次に、図３４に示すように、全面にレジス
ト膜を形成した後、このレジスト膜に露光マスクを用い
てパターンを転写し、さらにレジスト膜を現像して、レ
ジストパターン６３を形成する。このレジストパターン
６３は、素子分離領域５２にゲートパターン（ゲート配
線パターン）を形成するとともに、素子領域５１全体を
覆う（保護する）ものである。
ト膜を形成した後、このレジスト膜に露光マスクを用い
てパターンを転写し、さらにレジスト膜を現像して、レ
ジストパターン６３を形成する。このレジストパターン
６３は、素子分離領域５２にゲートパターン（ゲート配
線パターン）を形成するとともに、素子領域５１全体を
覆う（保護する）ものである。
【００４９】このとき、パターン露光の際に合わせずれ
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、素子領域５１を確実に保護するため、素子領域５
１と素子分離領域５２の境界部分では、レジストパター
ン６３の端部が素子領域５１の外側に位置するようにし
ている。言い換えると、レジストパターン６３の端部が
素子領域５１と素子分離領域５２の境界から素子分離領
域５２の方向にシフト（例えば数十ｎｍ程度）するよう
に設計された露光マスクを用いるようにしている。さら
に、素子分離領域５２上に不要なゲート材料膜が残らな
いようにするため、素子領域５１と素子分離領域５２の
境界部分において、レジストパターン６３の端部が、図
３０に示したレジストパターン６２の端部よりも内側
（素子領域５１側）になるように設計された露光マスク
を用いるようにしている。
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、素子領域５１を確実に保護するため、素子領域５
１と素子分離領域５２の境界部分では、レジストパター
ン６３の端部が素子領域５１の外側に位置するようにし
ている。言い換えると、レジストパターン６３の端部が
素子領域５１と素子分離領域５２の境界から素子分離領
域５２の方向にシフト（例えば数十ｎｍ程度）するよう
に設計された露光マスクを用いるようにしている。さら
に、素子分離領域５２上に不要なゲート材料膜が残らな
いようにするため、素子領域５１と素子分離領域５２の
境界部分において、レジストパターン６３の端部が、図
３０に示したレジストパターン６２の端部よりも内側
（素子領域５１側）になるように設計された露光マスク
を用いるようにしている。
【００５０】なお、本露光工程に用いる露光マスクに
は、第１の実施形態で述べたのと同様の近接効果補正が
施されていてもよい。また、本露光工程に用いるレジス
ト膜には、第１の実施形態で述べたのと同様の多層レジ
スト膜を用いてもよい。
は、第１の実施形態で述べたのと同様の近接効果補正が
施されていてもよい。また、本露光工程に用いるレジス
ト膜には、第１の実施形態で述べたのと同様の多層レジ
スト膜を用いてもよい。
【００５１】次に、図３５に示すように、レジストパタ
ーン６３をマスクとしてゲート材料膜をエッチングする
ことで、ゲート材料膜パターン６１ｂが形成される。さ
らに、図３６に示すように、レジストパターン６３を剥
離する。
ーン６３をマスクとしてゲート材料膜をエッチングする
ことで、ゲート材料膜パターン６１ｂが形成される。さ
らに、図３６に示すように、レジストパターン６３を剥
離する。
【００５２】以上のように、本実施例によれば、素子領
域では、トリミングプロセスによってゲートパターンを
リソグラフィの限界よりも細くすることができるととも
に、素子分離領域では、ゲートパターンはトリミングプ
ロセスの影響を受けないため、狭スペースパターンを得
ることができる。
域では、トリミングプロセスによってゲートパターンを
リソグラフィの限界よりも細くすることができるととも
に、素子分離領域では、ゲートパターンはトリミングプ
ロセスの影響を受けないため、狭スペースパターンを得
ることができる。
【００５３】（実施例２）図３７〜図４３は、本実施形
態の第２の実施例に係るゲート層（ゲート電極及びゲー
ト配線）の製造工程を示した図であり、各図（ａ）は平
面パターンを示した図、各図（ｂ）は各図（ａ）のＢ−
Ｂ線に沿った断面図、各図（ｃ）は各図（ａ）のＣ−Ｃ
線に沿った断面図である。
態の第２の実施例に係るゲート層（ゲート電極及びゲー
ト配線）の製造工程を示した図であり、各図（ａ）は平
面パターンを示した図、各図（ｂ）は各図（ａ）のＢ−
Ｂ線に沿った断面図、各図（ｃ）は各図（ａ）のＣ−Ｃ
線に沿った断面図である。
【００５４】第１の実施例では、素子領域のゲートパタ
ーンを先に形成し、その後で素子分離領域のゲートパタ
ーンを形成するようにしたが、本実施例では、素子分離
領域のゲートパターンを先に形成し、その後で素子領域
のゲートパターンを形成するようにしている。
ーンを先に形成し、その後で素子分離領域のゲートパタ
ーンを形成するようにしたが、本実施例では、素子分離
領域のゲートパターンを先に形成し、その後で素子領域
のゲートパターンを形成するようにしている。
【００５５】まず、図３７に示すように、第１の実施例
と同様に、半導体基板上にゲート材料膜７１としてポリ
シリコン膜を形成し、さらにゲート材料膜７１上にレジ
スト膜を形成する。続いて、このレジスト膜に露光マス
クを用いてパターンを転写し、さらにレジスト膜を現像
して、レジストパターン７２を形成する。このレジスト
パターン６２は、素子分離領域５２にゲートパターン
（ゲート配線パターン）を形成するとともに、素子領域
５１全体を覆う（保護する）ものである。
と同様に、半導体基板上にゲート材料膜７１としてポリ
シリコン膜を形成し、さらにゲート材料膜７１上にレジ
スト膜を形成する。続いて、このレジスト膜に露光マス
クを用いてパターンを転写し、さらにレジスト膜を現像
して、レジストパターン７２を形成する。このレジスト
パターン６２は、素子分離領域５２にゲートパターン
（ゲート配線パターン）を形成するとともに、素子領域
５１全体を覆う（保護する）ものである。
【００５６】このとき、パターン露光の際に合わせずれ
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、素子領域５１を確実に保護するため、素子領域５
１と素子分離領域５２の境界部分では、レジストパター
ン７２の端部が素子領域５１の外側に位置するようにし
ている。言い換えると、レジストパターン７２の端部が
素子領域５１と素子分離領域５２の境界から素子分離領
域５２の方向にシフト（例えば数十ｎｍ程度）するよう
に設計された露光マスクを用いるようにしている。な
お、本露光工程に用いる露光マスクには、第１の実施形
態で述べたのと同様の近接効果補正が施されていてもよ
い。
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、素子領域５１を確実に保護するため、素子領域５
１と素子分離領域５２の境界部分では、レジストパター
ン７２の端部が素子領域５１の外側に位置するようにし
ている。言い換えると、レジストパターン７２の端部が
素子領域５１と素子分離領域５２の境界から素子分離領
域５２の方向にシフト（例えば数十ｎｍ程度）するよう
に設計された露光マスクを用いるようにしている。な
お、本露光工程に用いる露光マスクには、第１の実施形
態で述べたのと同様の近接効果補正が施されていてもよ
い。
【００５７】次に、図３８に示すように、レジストパタ
ーン７２をマスクとしてゲート材料膜をエッチングする
ことで、ゲート材料膜パターン７１ａが形成される。さ
らに、図３９に示すように、レジストパターン７２を剥
離する。
ーン７２をマスクとしてゲート材料膜をエッチングする
ことで、ゲート材料膜パターン７１ａが形成される。さ
らに、図３９に示すように、レジストパターン７２を剥
離する。
【００５８】次に、図４０に示すように、全面にレジス
ト膜を形成した後、このレジスト膜に露光マスクを用い
てパターンを転写し、さらにレジスト膜を現像して、レ
ジストパターン７３を形成する。このレジストパターン
７３は、素子領域５１にゲーパターン（ゲート電極パタ
ーン）を形成するとともに、素子分離領域５２の少なく
ともゲートパターンが形成された領域を覆う（保護す
る）ものである。
ト膜を形成した後、このレジスト膜に露光マスクを用い
てパターンを転写し、さらにレジスト膜を現像して、レ
ジストパターン７３を形成する。このレジストパターン
７３は、素子領域５１にゲーパターン（ゲート電極パタ
ーン）を形成するとともに、素子分離領域５２の少なく
ともゲートパターンが形成された領域を覆う（保護す
る）ものである。
【００５９】このとき、パターン露光の際に合わせずれ
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、素子領域５１にゲートパターン以外のパターンが
形成されないようにするため、素子領域５１と素子分離
領域５２の境界部分では、レジストパターン７３の端部
が素子領域５１の外側に位置するようにしている。言い
換えると、レジストパターン７３の端部が素子領域５１
と素子分離領域５２の境界から素子分離領域５２の方向
にシフト（例えば数十ｎｍ程度）するように設計された
露光マスクを用いるようにしている。さらに、素子分離
領域５２上に不要なゲート材料膜が残らないようにする
ため、素子領域５１と素子分離領域５２の境界部分にお
いて、レジストパターン７３の端部が、図３７に示した
レジストパターン７２の端部よりも外側（素子分離領域
５２側）になるように設計された露光マスクを用いるよ
うにしている。
が生じたり、露光装置や下地基板などのプロセス上のば
らつきによってレジストパターンの寸法が変動したりし
ても、素子領域５１にゲートパターン以外のパターンが
形成されないようにするため、素子領域５１と素子分離
領域５２の境界部分では、レジストパターン７３の端部
が素子領域５１の外側に位置するようにしている。言い
換えると、レジストパターン７３の端部が素子領域５１
と素子分離領域５２の境界から素子分離領域５２の方向
にシフト（例えば数十ｎｍ程度）するように設計された
露光マスクを用いるようにしている。さらに、素子分離
領域５２上に不要なゲート材料膜が残らないようにする
ため、素子領域５１と素子分離領域５２の境界部分にお
いて、レジストパターン７３の端部が、図３７に示した
レジストパターン７２の端部よりも外側（素子分離領域
５２側）になるように設計された露光マスクを用いるよ
うにしている。
【００６０】なお、本露光工程に用いる露光マスクに
は、第１の実施形態で述べたのと同様の近接効果補正が
施されていてもよい。また、本露光工程に用いるレジス
ト膜には、第１の実施形態で述べたのと同様の多層レジ
スト膜を用いてもよい。
は、第１の実施形態で述べたのと同様の近接効果補正が
施されていてもよい。また、本露光工程に用いるレジス
ト膜には、第１の実施形態で述べたのと同様の多層レジ
スト膜を用いてもよい。
【００６１】次に、図４１に示すように、エッチングに
よってレジストパターン７３を細め（トリミングし）、
レジストパターン７３ａにする。続いて、図４２に示す
ように、レジストパターン７３ａをマスクとしてゲート
材料膜をエッチングすることで、ゲート材料膜パターン
７１ｂが形成される。さらに、図４３に示すように、レ
ジストパターン７３ａを剥離する。
よってレジストパターン７３を細め（トリミングし）、
レジストパターン７３ａにする。続いて、図４２に示す
ように、レジストパターン７３ａをマスクとしてゲート
材料膜をエッチングすることで、ゲート材料膜パターン
７１ｂが形成される。さらに、図４３に示すように、レ
ジストパターン７３ａを剥離する。
【００６２】以上のように、本実施例においても第１の
実施例と同様、素子領域では、トリミングプロセスによ
ってゲートパターンをリソグラフィの限界よりも細くす
ることができるとともに、素子分離領域では、ゲートパ
ターンはトリミングプロセスの影響を受けないため、狭
スペースパターンを得ることができる。
実施例と同様、素子領域では、トリミングプロセスによ
ってゲートパターンをリソグラフィの限界よりも細くす
ることができるとともに、素子分離領域では、ゲートパ
ターンはトリミングプロセスの影響を受けないため、狭
スペースパターンを得ることができる。
【００６３】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００６４】
【発明の効果】本発明によれば、同一層においてトリミ
ングプロセスを施したパターンと施さないパターンを得
ることができ、同一層の全ての領域において所望のパタ
ーン寸法を得ることが可能となる。
ングプロセスを施したパターンと施さないパターンを得
ることができ、同一層の全ての領域において所望のパタ
ーン寸法を得ることが可能となる。
【図１】本発明の第１の実施形態に係る集積回路の概要
を示した図。
を示した図。
【図２】本発明の第１の実施形態の第１の実施例に係る
製造工程について、その一部を示した断面図。
製造工程について、その一部を示した断面図。
【図３】本発明の第１の実施形態の第１の実施例に係る
製造工程について、その一部を示した断面図。
製造工程について、その一部を示した断面図。
【図４】本発明の第１の実施形態の第１の実施例に係る
製造工程について、その一部を示した断面図。
製造工程について、その一部を示した断面図。
【図５】本発明の第１の実施形態の第１の実施例に係る
製造工程について、その一部を示した断面図。
製造工程について、その一部を示した断面図。
【図６】本発明の第１の実施形態の第１の実施例に係る
製造工程について、その一部を示した断面図。
製造工程について、その一部を示した断面図。
【図７】本発明の第１の実施形態の第１の実施例に係る
製造工程について、その一部を示した断面図。
製造工程について、その一部を示した断面図。
【図８】本発明の第１の実施形態の第１の実施例に係る
製造工程について、その一部を示した断面図。
製造工程について、その一部を示した断面図。
【図９】本発明の第１の実施形態の第２の実施例に係る
製造工程について、その一部を示した断面図。
製造工程について、その一部を示した断面図。
【図１０】本発明の第１の実施形態の第２の実施例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図１１】本発明の第１の実施形態の第２の実施例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図１２】本発明の第１の実施形態の第２の実施例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図１３】本発明の第１の実施形態の第２の実施例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図１４】本発明の第１の実施形態の第２の実施例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図１５】本発明の第１の実施形態の第２の実施例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図１６】本発明の第１の実施形態の第１の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図１７】本発明の第１の実施形態の第１の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図１８】本発明の第１の実施形態の第１の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図１９】本発明の第１の実施形態の第１の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図２０】本発明の第１の実施形態の第１の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図２１】本発明の第１の実施形態の第１の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図２２】本発明の第１の実施形態の第１の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図２３】本発明の第１の実施形態の第２の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図２４】本発明の第１の実施形態の第２の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図２５】本発明の第１の実施形態の第２の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図２６】本発明の第１の実施形態の第２の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図２７】本発明の第１の実施形態の第２の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図２８】本発明の第１の実施形態の第２の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図２９】本発明の第１の実施形態の第２の変更例に係
る製造工程について、その一部を示した断面図。
る製造工程について、その一部を示した断面図。
【図３０】本発明の第２の実施形態の第１の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図３１】本発明の第２の実施形態の第１の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図３２】本発明の第２の実施形態の第１の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図３３】本発明の第２の実施形態の第１の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図３４】本発明の第２の実施形態の第１の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図３５】本発明の第２の実施形態の第１の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図３６】本発明の第２の実施形態の第１の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図３７】本発明の第２の実施形態の第２の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図３８】本発明の第２の実施形態の第２の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図３９】本発明の第２の実施形態の第２の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図４０】本発明の第２の実施形態の第２の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図４１】本発明の第２の実施形態の第２の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図４２】本発明の第２の実施形態の第２の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
【図４３】本発明の第２の実施形態の第２の実施例に係
る製造工程について、その一部を示した図。
る製造工程について、その一部を示した図。
１１…メモリ領域
１２…ロジック領域
１３…素子分離領域
２１、３１…ゲート材料膜
２１ａ〜２１ｃ、３１ａ〜３１ｃ…ゲート材料膜パター
ン ２２ａ〜２２ｂ、２３ａ〜２３ｄ、３２ａ〜３２ｄ、３
３ａ〜３３ｂ…レジストパターン ５１…素子領域 ５２…素子分離領域 ６１、７１…ゲート材料膜 ６１ａ、６１ｂ、７１ａ、７１ｂ…ゲート材料膜パター
ン ６２、６２ａ、６３、７２、７３、７３ａ…レジストパ
ターン
ン ２２ａ〜２２ｂ、２３ａ〜２３ｄ、３２ａ〜３２ｄ、３
３ａ〜３３ｂ…レジストパターン ５１…素子領域 ５２…素子分離領域 ６１、７１…ゲート材料膜 ６１ａ、６１ｂ、７１ａ、７１ｂ…ゲート材料膜パター
ン ６２、６２ａ、６３、７２、７３、７３ａ…レジストパ
ターン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｕ
27/10 ４６１
(56)参考文献 特開 平７−74158（ＪＰ，Ａ)
特開2000−181082（ＪＰ，Ａ)
特開2000−147744（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3213
H01L 27/10 461
Claims (16)
- 【請求項１】特定領域及び非特定領域に所望のパターン
を形成する半導体装置の製造方法であって、 処理基板上に形成された材料膜上に第１のレジスト膜を
形成する工程と、 第１の露光マスクを用いて第１のレジスト膜に、非特定
領域用の回路パターン及び特定領域用の保護パターンを
有する第１のマスクパターンを転写する工程と、 第１のマスクパターンが転写された第１のレジスト膜を
現像して第１のレジストパターンを形成する工程と、 第１のレジストパターンをマスクとして前記材料膜をエ
ッチングして第１の材料膜パターンを形成する工程と、 第１のレジストパターンを除去する工程と、 第１の材料膜パターンが形成された基板上に第２のレジ
スト膜を形成する工程と、 第２の露光マスクを用いて第２のレジスト膜に、特定領
域用の回路パターン及び非特定領域用の保護パターンを
有する第２のマスクパターンを転写する工程と、 第２のマスクパターンが転写された第２のレジスト膜を
現像して第２のレジストパターンを形成する工程と、 第２のレジストパターンを細らせる工程と、 細った第２のレジストパターンをマスクとして前記材料
膜をエッチングして第２の材料膜パターンを形成する工
程と、 細った第２のレジストパターンを除去する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】特定領域及び非特定領域に所望のパターン
を形成する半導体装置の製造方法であって、 処理基板上に形成された材料膜上に第１のレジスト膜を
形成する工程と、 第１の露光マスクを用いて第１のレジスト膜に、特定領
域用の回路パターン及び非特定領域用の保護パターンを
有する第１のマスクパターンを転写する工程と、 第１のマスクパターンが転写された第１のレジスト膜を
現像して第１のレジストパターンを形成する工程と、 第１のレジストパターンを細らせる工程と、 細った第１のレジストパターンをマスクとして前記材料
膜をエッチングして第１の材料膜パターンを形成する工
程と、 細った第１のレジストパターンを除去する工程と、 第１の材料膜パターンが形成された基板上に第２のレジ
スト膜を形成する工程と、 第２の露光マスクを用いて第２のレジスト膜に、非特定
領域用の回路パターン及び特定領域用の保護パターンを
有する第２のマスクパターンを転写する工程と、 第２のマスクパターンが転写された第２のレジスト膜を
現像して第２のレジストパターンを形成する工程と、 第２のレジストパターンをマスクとして前記材料膜をエ
ッチングして第２の材料膜パターンを形成する工程と、 第２のレジストパターンを除去する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】前記特定領域用の保護パターンは、少なく
とも特定領域の回路パターン形成予定領域を保護するも
のであり、前記非特定領域用の保護パターンは、少なく
とも非特定領域に形成された回路パターンを保護するも
のであることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項４】前記非特定領域用の保護パターンは、少な
くとも非特定領域の回路パターン形成予定領域を保護す
るものであり、前記特定領域用の保護パターンは、少な
くとも特定領域に形成された回路パターンを保護するも
のであることを特徴とする請求項２に記載の半導体装置
の製造方法。 - 【請求項５】前記特定領域はロジック回路領域に対応
し、前記非特定領域はメモリ回路領域に対応し、前記ロ
ジック回路領域と前記メモリ回路領域は素子分離領域に
よって分離されていることを特徴とする請求項１乃至４
のいずれかに記載の半導体装置の製造方法。 - 【請求項６】前記特定領域は素子領域に対応し、前記非
特定領域は素子分離領域に対応し、前記素子領域は前記
素子分離領域によって囲まれていることを特徴とする請
求項１乃至４のいずれかに記載の半導体装置の製造方
法。 - 【請求項７】前記ロジック回路領域と前記メモリ回路領
域とが対向する部分において、前記特定領域用の保護パ
ターンの端部は前記素子分離領域に位置することを特徴
とする請求項５に記載の半導体装置の製造方法。 - 【請求項８】前記ロジック回路領域と前記メモリ回路領
域とが対向する部分において、前記非特定領域用の保護
パターンの端部は前記素子分離領域に位置することを特
徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項９】前記ロジック回路領域と前記メモリ回路領
域とが対向する部分において、前記特定領域用の保護パ
ターンの端部及び前記非特定領域用の保護パターンの端
部は前記素子分離領域に位置し、且つそれぞれの端部が
互いにオーバーラップしないよう、特定領域用の保護パ
ターンと非特定領域用の保護パターンの位置関係が定め
られていることを特徴とする請求項５に記載の半導体装
置の製造方法。 - 【請求項１０】前記ロジック回路領域と前記メモリ回路
領域とが対向する部分において、前記特定領域用の保護
パターンの端部及び前記非特定領域用の保護パターンの
端部は前記素子分離領域に位置し、且つそれぞれの端部
が互いにオーバーラップするよう、特定領域用の保護パ
ターンと非特定領域用の保護パターンの位置関係が定め
られていることを特徴とする請求項５に記載の半導体装
置の製造方法。 - 【請求項１１】前記素子領域と前記素子分離領域との境
界部分において、前記特定領域用の保護パターンの端部
は前記素子領域の外側に位置することを特徴とする請求
項６に記載の半導体装置の製造方法。 - 【請求項１２】前記素子領域と前記素子分離領域との境
界部分において、前記非特定領域用の保護パターンの端
部は前記素子領域の外側に位置することを特徴とする請
求項６に記載の半導体装置の製造方法。 - 【請求項１３】前記素子領域と前記素子分離領域との境
界部分において、前記特定領域用の保護パターンの端部
は前記素子領域の外側に位置し、前記非特定領域用の保
護パターンの端部はさらにその外側に位置することを特
徴とする請求項６に記載の半導体装置の製造方法。 - 【請求項１４】前記特定領域用の回路パターンは、非特
定領域まで延伸していることを特徴とする請求項６に記
載の半導体装置の製造方法。 - 【請求項１５】前記第１の露光マスク及び第２の露光マ
スクはゲート層パターンを形成するためのものであるこ
とを特徴とする請求項１乃至６のいずれかに記載の半導
体装置の製造方法。 - 【請求項１６】前記第１の露光マスク及び第２の露光マ
スクの少なくとも一方には近接効果補正が施されている
ことを特徴とする請求項１乃至６のいずれかに記載の半
導体装置の製造方法。
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