JP3505584B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3505584B2 JP3505584B2 JP27090497A JP27090497A JP3505584B2 JP 3505584 B2 JP3505584 B2 JP 3505584B2 JP 27090497 A JP27090497 A JP 27090497A JP 27090497 A JP27090497 A JP 27090497A JP 3505584 B2 JP3505584 B2 JP 3505584B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- film
- forming
- mask pattern
- highly reflective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭのよ
うに、高反射導電膜と絶縁膜との積層構造からなる配線
層を備えた半導体装置およびその製造方法に関するもの
である。
うに、高反射導電膜と絶縁膜との積層構造からなる配線
層を備えた半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】近年、半導体装置の高集積化、大容量化
に伴い、パターンの超微細化が強く求められている。
に伴い、パターンの超微細化が強く求められている。
【０００３】従来、たとえば、ＥＥＰＲＯＭのような半
導体装置においては、高反射を有する導電膜と絶縁膜の
２層構造からなる配線層を有するものがある。図９に、
そのような配線層パターンを形成する際の断面概略図を
示す。
導体装置においては、高反射を有する導電膜と絶縁膜の
２層構造からなる配線層を有するものがある。図９に、
そのような配線層パターンを形成する際の断面概略図を
示す。
【０００４】この半導体装置は、半導体基板１に形成さ
れた素子分離用の凹部７を含む表面上に、高反射導電膜
２(たとえば、多結晶シリコン膜)と、絶縁膜３(たとえ
ば、シリコン酸化膜)とが順次形成され、この絶縁膜３
上に所定の配線層を規定するマスクパターン５をフォト
レジストで形成して下地の２層構造(導電膜２と絶縁膜
３)の配線層を加工していた。
れた素子分離用の凹部７を含む表面上に、高反射導電膜
２(たとえば、多結晶シリコン膜)と、絶縁膜３(たとえ
ば、シリコン酸化膜)とが順次形成され、この絶縁膜３
上に所定の配線層を規定するマスクパターン５をフォト
レジストで形成して下地の２層構造(導電膜２と絶縁膜
３)の配線層を加工していた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の構成および製造方法では、マスクパターン
５形成時の入射光６が、光透過性のある絶縁膜３を通過
して高反射の導電膜２の表面で反射し、この反射光８が
マスクパターン５の下部１０に入射して、その部分１０
が露光されることになる。
半導体装置の構成および製造方法では、マスクパターン
５形成時の入射光６が、光透過性のある絶縁膜３を通過
して高反射の導電膜２の表面で反射し、この反射光８が
マスクパターン５の下部１０に入射して、その部分１０
が露光されることになる。
【０００６】その結果、現像によってマスクパターン５
の下部１０がくびれてしまい、絶縁膜３を加工する際、
マスクパターン５のくびれ部分１０で、絶縁膜３が所期
の位置よりも余分にエッチング除去されてしまい、良好
な配線層パターンを形成できないという問題を有してい
た。
の下部１０がくびれてしまい、絶縁膜３を加工する際、
マスクパターン５のくびれ部分１０で、絶縁膜３が所期
の位置よりも余分にエッチング除去されてしまい、良好
な配線層パターンを形成できないという問題を有してい
た。
【０００７】したがって、この発明は、マスクパターン
形成時の反射光がマスクパターン下部に入射することを
有効に防止することにより、少なくとも高反射導電膜と
絶縁膜との多層構造からなる配線層パターンを容易に形
成できるようにすることを課題とする。
形成時の反射光がマスクパターン下部に入射することを
有効に防止することにより、少なくとも高反射導電膜と
絶縁膜との多層構造からなる配線層パターンを容易に形
成できるようにすることを課題とする。
【０００８】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、次のようにしている。
解決するために、次のようにしている。
【０００９】
【００１０】請求項１記載の半導体装置の製造方法で
は、半導体基板上に凹部と該凹部に近接した高台部分を
形成する工程と、前記凹部および高台部分を覆うように
第一の高反射導電膜を形成する工程と、前記第一の高反
射導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に
第二の高反射導電膜を形成する工程と、前記高台部分に
おける前記第二の高反射導電膜上の所定の部分に、フォ
トリソグラフィー技術を用いてフォトレジストのマスク
パターンを形成する工程と、前記マスクパターンによ
り、前記第二の高反射導電膜、前記絶縁膜、および前記
第一の高反射導電膜を共にエッチング除去する工程とを
含み、前記マスクパターンを形成する工程では、前記第
二の高反射導電膜で反射した光が前記高台部分上の前記
マスクパターンの下部を露光しない。
は、半導体基板上に凹部と該凹部に近接した高台部分を
形成する工程と、前記凹部および高台部分を覆うように
第一の高反射導電膜を形成する工程と、前記第一の高反
射導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に
第二の高反射導電膜を形成する工程と、前記高台部分に
おける前記第二の高反射導電膜上の所定の部分に、フォ
トリソグラフィー技術を用いてフォトレジストのマスク
パターンを形成する工程と、前記マスクパターンによ
り、前記第二の高反射導電膜、前記絶縁膜、および前記
第一の高反射導電膜を共にエッチング除去する工程とを
含み、前記マスクパターンを形成する工程では、前記第
二の高反射導電膜で反射した光が前記高台部分上の前記
マスクパターンの下部を露光しない。
【００１１】請求項１の方法によれば、絶縁膜上に第ニ
の高反射導電膜を備えることにより、フォトレジストの
マスクパターン形成時の入射光は、第ニの高反射導電膜
で反射してはマスクパターン中腹部に入射するものの、
マスクパターンの下部に入射しなくなる。このため、マ
スクパターンの下部のくびれが防止できるため、高精度
のパターンが容易に形成できる。
の高反射導電膜を備えることにより、フォトレジストの
マスクパターン形成時の入射光は、第ニの高反射導電膜
で反射してはマスクパターン中腹部に入射するものの、
マスクパターンの下部に入射しなくなる。このため、マ
スクパターンの下部のくびれが防止できるため、高精度
のパターンが容易に形成できる。
【００１２】請求項２の半導体装置の製造方法では、半
導体基板上に凹部と該凹部に近接した高台部分を形成す
る工程と、前記凹部および高台部分を覆うように第一の
高反射導電膜を形成する工程と、前記第一の高反射導電
膜上に絶縁膜を形成する工程と、前記絶縁膜上に第二の
高反射導電膜を形成する工程と、前記高台部分における
前記第二の高反射導電膜上の所定の部分に、フォトリソ
グラフィー技術を用いてフォトレジストのマスクパター
ンを形成する工程と、前記マスクパターンにより、前記
第二の高反射導電膜および前記絶縁膜を共にエッチング
除去する工程と、前記マスクパターンを除去する工程
と、前記絶縁膜上に残った第二の高反射導電膜と前記第
一の高反射導電膜とを同時にエッチング除去する工程と
を含み、前記マスクパターンを形成する工程では、前記
第二の高反射導電膜で反射した光が前記高台部分上の前
記マスクパターンの下部を露光しない。
導体基板上に凹部と該凹部に近接した高台部分を形成す
る工程と、前記凹部および高台部分を覆うように第一の
高反射導電膜を形成する工程と、前記第一の高反射導電
膜上に絶縁膜を形成する工程と、前記絶縁膜上に第二の
高反射導電膜を形成する工程と、前記高台部分における
前記第二の高反射導電膜上の所定の部分に、フォトリソ
グラフィー技術を用いてフォトレジストのマスクパター
ンを形成する工程と、前記マスクパターンにより、前記
第二の高反射導電膜および前記絶縁膜を共にエッチング
除去する工程と、前記マスクパターンを除去する工程
と、前記絶縁膜上に残った第二の高反射導電膜と前記第
一の高反射導電膜とを同時にエッチング除去する工程と
を含み、前記マスクパターンを形成する工程では、前記
第二の高反射導電膜で反射した光が前記高台部分上の前
記マスクパターンの下部を露光しない。
【００１３】この製造方法によれば、絶縁膜上に残った
第二の高反射導電膜を第一の高反射導電膜のエッチング
加工する工程で同時に除去するので、工程省略を図るこ
とができ、従来と同じ２層構造の配線層を高精度よく、
容易に実現できる。
第二の高反射導電膜を第一の高反射導電膜のエッチング
加工する工程で同時に除去するので、工程省略を図るこ
とができ、従来と同じ２層構造の配線層を高精度よく、
容易に実現できる。
【００１４】
【発明の実施の形態】図１は、本発明の実施形態に係る
半導体装置の断面図であり、図９に示した従来技術に対
応する部分には同一の符号を付す。
半導体装置の断面図であり、図９に示した従来技術に対
応する部分には同一の符号を付す。
【００１５】この実施形態の半導体装置は、半導体基板
１上に形成された素子分離用の凹部７に近接した高台部
分に、第一の高反射導電膜となる第一の多結晶シリコン
膜２が形成され、この第一の多結晶シリコン膜２上に絶
縁膜となるシリコン酸化膜３が形成され、そのシリコン
酸化膜３上にさらに第二の高反射導電膜となる第二の多
結晶シリコン膜４が形成された構成となっている。
１上に形成された素子分離用の凹部７に近接した高台部
分に、第一の高反射導電膜となる第一の多結晶シリコン
膜２が形成され、この第一の多結晶シリコン膜２上に絶
縁膜となるシリコン酸化膜３が形成され、そのシリコン
酸化膜３上にさらに第二の高反射導電膜となる第二の多
結晶シリコン膜４が形成された構成となっている。
【００１６】次に、図１に示した半導体装置の製造方法
を、図２ないし図５の断面図を参照して工程順に説明す
る。
を、図２ないし図５の断面図を参照して工程順に説明す
る。
【００１７】まず、図２のように半導体基板１の一主面
上に形成された凹部７を含む表面上に、公知の減圧気相
成長技術を用いて、たとえば不純物濃度１Ｅ２０／cm3
程度含んだ第一の多結晶シリコン膜２を３００nm程度堆
積する。
上に形成された凹部７を含む表面上に、公知の減圧気相
成長技術を用いて、たとえば不純物濃度１Ｅ２０／cm3
程度含んだ第一の多結晶シリコン膜２を３００nm程度堆
積する。
【００１８】次いで、この第一の多結晶シリコン膜２上
に、公知の減圧気相成長技術を用いてシリコン酸化膜３
をたとえば３００nm程度堆積する。
に、公知の減圧気相成長技術を用いてシリコン酸化膜３
をたとえば３００nm程度堆積する。
【００１９】続いて、このシリコン酸化膜３上に、公知
の減圧気相成長技術を用いて、不純物濃度を含まない第
二の多結晶シリコン膜４をたとえば５nm程度堆積する。
の減圧気相成長技術を用いて、不純物濃度を含まない第
二の多結晶シリコン膜４をたとえば５nm程度堆積する。
【００２０】引き続いて、図３に示すように、第二の多
結晶シリコン膜４上の凹部７に近接した高台部分に、配
線形成用のマスクパターン５をフォトレジストで形成す
る。
結晶シリコン膜４上の凹部７に近接した高台部分に、配
線形成用のマスクパターン５をフォトレジストで形成す
る。
【００２１】この時、現像用の入射光６は、凹部７の第
二の高反射導電膜(第二の多結晶シリコン膜)４表面で反
射し、その反射光８は、マスクパターン５の中腹部９に
入射するが、下部１０には入射することがない。このた
め、フォトレジスト中腹部９は、露光によりくびれが生
じるものの、従来のように、マスクパターン５の下部１
０は露光されないので、くびれが生じない。
二の高反射導電膜(第二の多結晶シリコン膜)４表面で反
射し、その反射光８は、マスクパターン５の中腹部９に
入射するが、下部１０には入射することがない。このた
め、フォトレジスト中腹部９は、露光によりくびれが生
じるものの、従来のように、マスクパターン５の下部１
０は露光されないので、くびれが生じない。
【００２２】次いで、図４に示すように、配線形成用の
マスクパターン５が形成されている部分以外の部分につ
いて、第二の多結晶シリコン膜４、シリコン酸化膜３、
および第一の多結晶シリコン膜２を公知の異方性ドライ
エッチング技術により除去する。
マスクパターン５が形成されている部分以外の部分につ
いて、第二の多結晶シリコン膜４、シリコン酸化膜３、
および第一の多結晶シリコン膜２を公知の異方性ドライ
エッチング技術により除去する。
【００２３】この時、マスクパターン５の下部１０には
くびれがないため、パターン幅が所期の幅よりも狭くな
るなどの不都合は生ぜず、配線形成用の所期のマスクパ
ターン５の通りにパターニングされる。
くびれがないため、パターン幅が所期の幅よりも狭くな
るなどの不都合は生ぜず、配線形成用の所期のマスクパ
ターン５の通りにパターニングされる。
【００２４】その後は、図５に示すように、マスクパタ
ーン５を除去することにより、３層構造(第一の多結晶
シリコン膜２，シリコン酸化膜３，第二の多結晶シリコ
ン膜４)の配線層が形成される。
ーン５を除去することにより、３層構造(第一の多結晶
シリコン膜２，シリコン酸化膜３，第二の多結晶シリコ
ン膜４)の配線層が形成される。
【００２５】このように、この実施形態の半導体装置で
は、第１の多結晶シリコン膜２の上に絶縁膜であるシリ
コン酸化膜３が、さらにその上に第二の高反射導電膜と
なる第二の多結晶シリコン膜４が設けられた３層構造の
配線層を有するので、フォトレジストのマスクパターン
５形成時において、マスクパターン５の下部１０のくび
れがなくなり、その結果、従来よりも一層高精度の配線
層が容易に実現することが可能となる。
は、第１の多結晶シリコン膜２の上に絶縁膜であるシリ
コン酸化膜３が、さらにその上に第二の高反射導電膜と
なる第二の多結晶シリコン膜４が設けられた３層構造の
配線層を有するので、フォトレジストのマスクパターン
５形成時において、マスクパターン５の下部１０のくび
れがなくなり、その結果、従来よりも一層高精度の配線
層が容易に実現することが可能となる。
【００２６】図２ないし図５に示した半導体装置の製造
方法の工程を一部変更して、次のようにして半導体装置
を製造することも可能である。
方法の工程を一部変更して、次のようにして半導体装置
を製造することも可能である。
【００２７】すなわち、この半導体装置の製造方法は、
図２および図３に示す工程までは同じ工程を踏む。
図２および図３に示す工程までは同じ工程を踏む。
【００２８】したがって、この場合も、第二の多結晶シ
リコン膜４上の凹部７に近接した高台部分に、配線形成
用のマスクパターン５が形成されるので、現像用の入射
光６によりフォトレジスト中腹部９は露光されてくびれ
が生じるものの、従来のように、マスクパターン５の下
部１０は露光されないので、くびれが生じない。
リコン膜４上の凹部７に近接した高台部分に、配線形成
用のマスクパターン５が形成されるので、現像用の入射
光６によりフォトレジスト中腹部９は露光されてくびれ
が生じるものの、従来のように、マスクパターン５の下
部１０は露光されないので、くびれが生じない。
【００２９】この状態で、次に、図６に示すように、第
二の多結晶シリコン膜４およびシリコン酸化膜３を公知
の異方性ドライエッチング技術により除去する。ただ
し、第一の多結晶シリコン膜２はエッチングせずに残し
ておく。この場合でも、マスクパターン５の下部１０は
くびれていないため、マスクパターン５通りにパターニ
ングされる。
二の多結晶シリコン膜４およびシリコン酸化膜３を公知
の異方性ドライエッチング技術により除去する。ただ
し、第一の多結晶シリコン膜２はエッチングせずに残し
ておく。この場合でも、マスクパターン５の下部１０は
くびれていないため、マスクパターン５通りにパターニ
ングされる。
【００３０】次に、図７に示すように、マスクパターン
５を除去し、引き続いて、第二の多結晶シリコン膜４お
よび第一の多結晶シリコン膜２を公知の異方性ドライエ
ッチング技術により除去する。その場合、シリコン酸化
膜３の直下の第一の多結晶シリコン膜２は、このシリコ
ン酸化膜３によりマスクされているため、図８に示すよ
うに、この多結晶シリコ膜２はそのまま残り、よって、
２層構造(第一の多結晶シリコン膜２とシリコン酸化膜
３)の配線層が形成される。
５を除去し、引き続いて、第二の多結晶シリコン膜４お
よび第一の多結晶シリコン膜２を公知の異方性ドライエ
ッチング技術により除去する。その場合、シリコン酸化
膜３の直下の第一の多結晶シリコン膜２は、このシリコ
ン酸化膜３によりマスクされているため、図８に示すよ
うに、この多結晶シリコ膜２はそのまま残り、よって、
２層構造(第一の多結晶シリコン膜２とシリコン酸化膜
３)の配線層が形成される。
【００３１】このようにすれば、図２ないし図５に示し
た工程に比較して、シリコン酸化膜３の上に残っている
第二の多結晶シリコン膜４を別の工程でエッチング除去
する手間を省くことができる。
た工程に比較して、シリコン酸化膜３の上に残っている
第二の多結晶シリコン膜４を別の工程でエッチング除去
する手間を省くことができる。
【００３２】
【発明の効果】本発明の半導体装置およびその製造方法
によれば、配線形成用マスクパターン形成時の入射光が
第二の高反射導電膜表面で反射し、その反射光はマスク
パターンの中腹部に入射して下部には入射しなくなるの
で、従来のような下部のくびれ発生を有効に防止するこ
とができる。このため、高精度の高反射導電膜と絶縁膜
の多層構造配線層を容易に実現することができ、光反射
膜と絶縁膜からなる積層の配線層の高集積化に大きく寄
与することが可能となる。
によれば、配線形成用マスクパターン形成時の入射光が
第二の高反射導電膜表面で反射し、その反射光はマスク
パターンの中腹部に入射して下部には入射しなくなるの
で、従来のような下部のくびれ発生を有効に防止するこ
とができる。このため、高精度の高反射導電膜と絶縁膜
の多層構造配線層を容易に実現することができ、光反射
膜と絶縁膜からなる積層の配線層の高集積化に大きく寄
与することが可能となる。
【図１】本発明の実施形態の半導体装置の断面図
【図２】本発明の実施形態の半導体装置の製作手順を説
明するための断面図
明するための断面図
【図３】本発明の実施形態の半導体装置の製作手順を説
明するための断面図
明するための断面図
【図４】本発明の実施形態の半導体装置の製作手順を説
明するための断面図
明するための断面図
【図５】本発明の実施形態の半導体装置の製作手順を説
明するための断面図
明するための断面図
【図６】本発明の他の実施形態の半導体装置の製作手順
を説明するための断面図
を説明するための断面図
【図７】本発明の他の実施形態の半導体装置の製作手順
を説明するための断面図
を説明するための断面図
【図８】本発明の他の実施形態の半導体装置の製作手順
を説明するための断面図
を説明するための断面図
【図９】従来の半導体装置の製作手順を説明するための
断面図
断面図
１…半導体基板、２…第一の多結晶シリコン膜、３…シ
リコン酸化膜、４…第二の多結晶シリコン膜、５…マス
クパターン、６…入射光、７…凹部、８…反射光、９…
フォトレジスト中腹部、１０…フォトレジスト下部。
リコン酸化膜、４…第二の多結晶シリコン膜、５…マス
クパターン、６…入射光、７…凹部、８…反射光、９…
フォトレジスト中腹部、１０…フォトレジスト下部。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/792
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28 - 21/288
H01L 21/3205 - 21/3213
H01L 21/44 - 21/445
H01L 21/768
H01L 29/40 - 29/51
Claims (2)
- 【請求項１】半導体基板上に凹部と該凹部に近接した高
台部分を形成する工程と、 前記凹部および高台部分を覆うように 第一の高反射導電
膜を形成する工程と、前記 第一の高反射導電膜上に絶縁膜を形成する工程と、前記 絶縁膜上に第二の高反射導電膜を形成する工程と、前記高台部分における前記 第二の高反射導電膜上の所定
の部分に、フォトリソグラフィー技術を用いてフォトレ
ジストのマスクパターンを形成する工程と、 前記マスクパターンにより、前記第二の高反射導電膜、
前記絶縁膜、および前記第一の高反射導電膜を共にエッ
チング除去する工程とを含み、前記マスクパターンを形成する工程では、前記第二の高
反射導電膜で反射した光が前記高台部分上の前記マスク
パターンの下部を露光しない ことを特徴とする半導体装
置の製造方法。 - 【請求項２】半導体基板上に凹部と該凹部に近接した高
台部分を形成する工程と、 前記凹部および高台部分を覆うように 第一の高反射導電
膜を形成する工程と、前記 第一の高反射導電膜上に絶縁膜を形成する工程と、前記 絶縁膜上に第二の高反射導電膜を形成する工程と、前記高台部分における前記 第二の高反射導電膜上の所定
の部分に、フォトリソグラフィー技術を用いてフォトレ
ジストのマスクパターンを形成する工程と、 前記マスクパターンにより、前記第二の高反射導電膜お
よび前記絶縁膜を共にエッチング除去する工程と、 前記マスクパターンを除去する工程と、 前記絶縁膜上に残った第二の高反射導電膜と前記第一の
高反射導電膜とを同時にエッチング除去する工程とを含
み、前記マスクパターンを形成する工程では、前記第二の高
反射導電膜で反射した光が前記高台部分上の前記マスク
パターンの下部を露光しない ことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27090497A JP3505584B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27090497A JP3505584B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111721A JPH11111721A (ja) | 1999-04-23 |
| JP3505584B2 true JP3505584B2 (ja) | 2004-03-08 |
Family
ID=17492612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27090497A Expired - Fee Related JP3505584B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505584B2 (ja) |
-
1997
- 1997-10-03 JP JP27090497A patent/JP3505584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11111721A (ja) | 1999-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6509137B1 (en) | Multilayer photoresist process in photolithography | |
| US6465157B1 (en) | Dual layer pattern formation method for dual damascene interconnect | |
| US6268279B1 (en) | Trench and via formation in insulating films utilizing a patterned etching stopper film | |
| JP3090113B2 (ja) | 半導体装置の製造方法 | |
| JP3505584B2 (ja) | 半導体装置の製造方法 | |
| US7556916B2 (en) | Method for burying resist and method for manufacturing semiconductor device | |
| JP3047832B2 (ja) | 半導体装置の製造方法 | |
| US5310622A (en) | Method of patterning a reflective surface in an integrated circuit | |
| KR100384876B1 (ko) | 반도체소자에서의 개선된 듀얼 대머신 공정 | |
| JPH08330249A (ja) | 半導体装置の製造方法 | |
| KR0124638B1 (ko) | 반도체장치의 다층배선 형성방법 | |
| JP3017179B1 (ja) | 半導体集積回路装置及びその製造方法並びにマスク | |
| JPH0645456A (ja) | コンタクト形成方法 | |
| KR0144019B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JP2969109B1 (ja) | 二重波型模様プロセスを使用した半導体装置の製造方法 | |
| JP2992171B2 (ja) | 半導体装置の製造方法 | |
| JPH07135162A (ja) | 半導体装置の製造方法 | |
| JP3028279B2 (ja) | 半導体素子のビアコンタクト形成方法 | |
| JPH05136130A (ja) | 半導体装置の製造方法 | |
| JP2715813B2 (ja) | 微細パターン形成方法 | |
| KR100280549B1 (ko) | 커패시터 제조방법 | |
| JPH05102149A (ja) | 半導体装置の製造方法 | |
| JPH0661360A (ja) | 半導体装置の製造方法 | |
| JPH02138751A (ja) | 半導体装置の製造方法 | |
| JPH1027845A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031127 |
|
| LAPS | Cancellation because of no payment of annual fees |