JP3028279B2 - 半導体素子のビアコンタクト形成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体素子のビアコ
ンタクト形成方法に関するものである。

【０００２】

【従来の技術】半導体素子の高集積化に伴って素子の電
気的な連結を目的とする配線工程の設計規則が細かくな
り、配線の構造も単一層の配線から多層配線に変わって
きた。従って、互いに異なる層の伝導性物質であるメタ
ル配線を連結するビアホールを介した接触技術が多層配
線技術の核心技術となった。特に、ＤＲＡＭ素子のよう
に高い集積度を要求する素子の場合、ＤＲＡＭの集積度
を基準として２５６ＭＤＲＡＭ以上ではビアホールの大
きさが０．５×０．５（μ²） 以下と予想され、ビアホ
ールが連結された伝導性物質である下層メタル層のメタ
ル配線のパッドサイズが０．７μ×０．７μ以下と０．
２μｍ以下のオーバーラップマージンで設計されてい
る。このようなマージンは伝導性物質であるメタルと伝
導性物質であるメタルとの接触を容易にするためのもの
であって、非接触を防止するための方法上の問題、及び
高集積化で面積をたくさん占めるという問題がある。と
ころが、現在の常用化されたアラインナであるアイライ
ンステッパー（ｉ−ｌｉｎｅｓｔｅｐｐｅｒ）のアライ
ンメント時、通常の製造過程によりパターンとパターン
間の重ね合わせマージンを０．２μｍ以下と実現性のあ
る制御を行うには難しい状況である。従って、多層配線
の核心技術であるビアコンタクト形成時に、ビアホール
と、下層メタル層とのミスアラインメントの問題が高集
積度の量産素子で歩留まりを大きく左右する核心事項と
して台頭しつつある。アラインメントマージンや設計規
則マージン等で多くの研究が行われている。しかし、根
本的な解決策は実現されておらず、１ギガ級以上の集積
度を必要とする場合には再び問題点として提起される可
能性が高い。

【０００３】従来技術の工程構成は図１，図２に示され
ている。ここでは下層メタル層３のメタルライン配線と
上層メタル層７のメタルライン配線間のビアコンタクト
工程について説明されている。図１（ａ）のように、先
ず基板１上に第１絶縁層２を成長させる。その基板１と
しては半導体物質であるシリコンが用いられ、その第１
絶縁層２としては酸化シリコンＳｉＯ₂ 又は窒化シリコ
ンＳｉ₃Ｎ₄が主に用いられる。その第１絶縁層２上に下
層メタル層３をスパッタリング法又は化学気相蒸着（Ｃ
ＶＤ）法で蒸着する。導電性物質である下層メタル層３
のメタルは半導体素子に用いる導電性メタルで、例えば
タングステンや、窒化チタニウムＴＩＮや、クロム等で
ある。導電性物質としては伝導性ポリシリコンや伝導性
非晶質シリコン等も用いられる。図１（ｂ）のように、
その下層メタル層３の所定の配線のみをパターニングす
るために、第１フォトレジスト４を所定部位にのみ塗布
し、フォトリソグラフィー方式によりエッチングしてそ
の下層メタル層３のパターニングをすることにより、所
望する配線を得る。第１フォトレジスト４を除去し、図
１（ｃ）のように、その下層メタル層３のメタルライン
と上層メタル層７の配線との絶縁を目的として第２絶縁
層５を厚く形成する。例えば、シリコンオキサイド系の
化学気相蒸着膜である。図２（ｄ）のように、その下層
メタル層３のメタルラインとその上層メタル層７のメタ
ルラインとを連結するビアコンタクトホールを形成する
ために、その第２絶縁層５上に第２フォトレジスト６を
塗布した後パターニングする。図２（ｅ）のように、そ
のパターニングされた第２フォトレジスト６をマスクに
してビアホールになるべき領域の露出した第２絶縁層５
をドライエッチング方法により下層メタル層３のメタル
ラインが露出するまでエッチングして、その部分の第２
絶縁層５を除去する。この際、一般的なシリコン基板１
の全領域でビアホールを介して下層メタル層３のメタル
ラインが１００％露出されるように約２００％程度のオ
ーバーエッチングを施す。その後、図２（ｆ）のよう
に、感光膜を除去して上層メタル層７を蒸着した後、マ
スク作業してメタルラインを配線パターンとする。

【０００４】一方、図３は従来の方法のビアコンタクト
形成時にミスアラインメントが生じた場合の例である。
図１の（ａ）、（ｂ）、（ｃ）と同一工程を行った後、
図３（ａ）のように第２絶縁層５上に第２フォトレジス
ト６を塗布し、パターニング工程を行う。そのパターニ
ングにより第２フォトレジスト６に形成された孔が下層
メタル層３のメタルライン一部の上部及び第１絶縁層２
一部の上部にくるミスアラインメントされた状態になっ
ている。その後、図３（ｂ）のように、第１メタル層３
のメタルラインと第２メタル層７のメタルラインとを接
触させる役割を果たすビアホールを形成する。そのとき
ビアホールを形成するために第２絶縁層５をドライエッ
チング方法で下層メタル層３のメタルラインの表面が完
全露出するように２００％のオーバーエッチングを施
す。このオーバーエッチング時、第１絶縁層も一緒にエ
ッチングされて基板１の表面が露出する現象が発生す
る。基板１は半導体基板であってシリコンからなる。図
３（ｃ）のように、第２フォトレジスト６を除去して上
層メタル層７を蒸着すると、メタルが基板１上の露出さ
れた部位に接触する。従って、配線は所望する特性とは
ならない。

【０００５】

【発明が解決しようとする課題】従来の技術は次の問題
点がある。高集積素子では下層メタル層３のメタル配線
と上層メタル層７のメタル配線とを連結するビアホール
間の設計上、オーバーラップマージンが極めて少なくて
ミスアラインメント、例えば図３のような現象が発生す
る可能性が高い。そのミスアラインメントされた状態で
ビアホール形成のためのドライエッチング工程時に１０
０％のビアホール形成のためにオーバーエッチングを１
００％以上行った場合、下層メタル層３のメタル配線下
部の第１絶縁層２がエッチングされて除去されるので、
上層メタル層７のメタル配線が基板１と接触するという
問題が生ずる。例えば、図３のようである。従来の技術
では集積度が高まれば高まる程ビアホールのミスアライ
ンメントによる素子の配線工程の失敗率が高くなる。

【０００６】

【課題を解決するための手段】かかる従来の問題点を解
決するために、本発明の半導体素子のビアコンタクト形
成方法は、基板上に第１絶縁層を形成するステップと、
前記第１絶縁層上に導電性物質である下層メタル層を形
成するステップと、導電性物質である下層メタル層に第
３絶縁層を形成するステップと、前記第３絶縁層上に第
１フォトレジストを形成するステップと、前記第３絶縁
層をエッチングして下層メタル層と上層メタル層とを連
結する孔であるビアホールになるべき部分に前記ビアホ
ールの大きさに相当するビアピラーを形成するステップ
と、前記第１フォトレジストを除去するステップと、前
記ビアピラー上及び導電性物質である下層メタル層上に
第２フォトレジストを形成するステップと、前記第２フ
ォトレジストが前記ビアピラー上とその両側面及び導電
性物質である下層メタル層のメタルラインとなる部分に
残るように前記第２フォトレジストを除去するステップ
と、前記第２フォトレジストが塗布されていない部分の
導電性物質である下層メタル層を除去して下層メタルラ
インを形成するステップと、前記第２フォトレジストを
除去するステップと、導電性物質である下層メタル層の
メタルライン上及び前記第１絶縁層上、そして前記ビア
ピラー上に第２絶縁層を形成するステップと、前記第２
絶縁層を第３絶縁層の上面が露出するようにエッチング
するステップと、前記ビアピラーをエッチングしてビア
ホールを形成するステップと、導電性物質である下層メ
タル層上、前記第２絶縁層上及びビアホールに導電性物
質である上層メタル層を形成してビアコンタクトを完成
するステップとを含むことを特徴とする。

【０００７】

【発明の実施の形態】本発明は、半導体多層配線工程で
下層メタル層３のメタルラインとその上の上層メタル層
７のメタルラインとの連結のためのビアホールと、下層
メタル層のメタルラインとのミスアラインメントが生ず
るときにも、上下相互間の多層配線を確実に結合させる
ために工夫された技術である。以下、図示の実施の形態
に基づいて説明する。

【０００８】本発明の構成及び工程順序を図４、５を参
照して説明する。図４（ａ）のように、半導体基板１上
に第１絶縁層２を形成し、その第１絶縁層２上に下層メ
タル層３を蒸着する。前記半導体基板１の材質はシリコ
ンであり、その第１絶縁層２は酸化シリコンが主に用い
られ、導電性物質の下層メタル層３は導電性メタルであ
れば良い。例えば、タングステン、窒化非晶質ＴＩＮ、
クロム等である。導電性物質としてポリシリコン又は非
晶質シリコン等も使用される。さらに、下層メタル層３
上にビアピラー（Ｖｉａ Ｐｉｌｌａｒ）の構成物質で
ある第３絶縁層８をビアホールの深さより１０％程度厚
くなるように成長させる。この第３絶縁層８はエッチン
グレートがシリコン酸化系の化学気相蒸着膜（Ｓｉｌｉ
ｃｏｎＯｘｉｄｅ系 Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ Ｆｉｌｍ）のエッチングレート
と異なる物質で構成される。さらにその上に第１フォト
レジスト４を形成させビアホールを設ける箇所にのみ残
るようにパターニングする。この第１フォトレジスト４
をマスクとして第３絶縁層８をエッチングして図４ｂに
示すように、ビアピラー８をビアホールを形成させる箇
所にのみ残す。図４（ｃ）のように、そのビアピラー上
と両側面及び所定部分に第２フォトレジスト６を塗布
し、パターニングする。そのとき従来のマスク上のビア
ホールパターンと反対の像とする。即ちビアホールの位
置と下層金属層を残すべき箇所を暗くし、残りは明るく
して第２フォトレジスト６をパターニングする。その
後、図４（ｄ）のように下層メタル層３の配線パターニ
ングをフォトリソグラフィ方式で行う。露出された下層
メタル層３をエッチングにより除去して下層メタル層３
のメタルラインを形成する。次に、図５（ｅ）のよう
に、第２フォトレジスト６を除去し、平坦度のよい第２
絶縁層５をビアホールの深さと下層メタル層３の厚さと
を合わせた高さだけ第１絶縁層２上、ビアピラー上、そ
して露出された下層メタル層３のメタルライン上に成長
させる。図５（ｆ）のように、その第２絶縁層５を化学
的又は機械的研磨方式又は通常のリアクティブイオンエ
ッチング方式によりエッチングしてビアピラーの上側表
面を露出させる。さらに図５（ｇ）のように、ビアピラ
ーをウェットエッチング又はドライエッチング方式でエ
ッチングして除去することによりビアホールを形成す
る。すなわち、ビアホールを介してその下層メタル層３
の表面を露出させる。最後に図５（ｈ）のように、通常
のスパッタリング法又は化学気相蒸着法で上層メタル層
７を半導体基板の全面に成長させて配線パターニングを
することにより、所望のメタルラインを完成して本発明
の多層配線工程を完了する。

【０００９】図６、図７は本発明の実施の形態によるビ
アホールとメタルラインとのミスアラインメントの場合
の工程断面図である。図６（ａ）のように、先ず半導体
基板１上に第１絶縁層２を成長させる。ここで、その半
導体基板１はシリコン等が用いられ、第１絶縁層２は酸
化シリコンＳｉＯ_２又は窒化シリコンＳｉ_３Ｎ_４等が用
いられる。次に前記第１絶縁層２上に下層メタル層３を
成長させる。その下層メタル層３の材質は導電性物質の
導電性メタルであれば良い。導電性メタルとしては例え
ばタングステンや窒化チタニウムＴＩＮやクロム等のい
ずれも可能である。導電性物質としては導電性メタルや
伝導性ポリシリコンや非晶質シリコン等も含まれる。そ
の下層メタル層３上に第３絶縁層を成長させ、ビアピラ
ーを構成すべき部分をマスク作業をしてドライ又はウェ
ットエッチングによりビアピラー８（即ち第３絶縁層の
一部）を残す。ビアピラーは他の絶縁層と異なるエッチ
ングレートを有する絶縁物質を使用する。続いて、上層
部の全面に第２フォトレジスト６を塗布する。次に、ビ
アピラー上とその側面及び所定のメタル配線上に第２フ
ォトレジスト６を残し、残りの第２フォトレジスト６を
除去する。この際、第２フォトレジスト６がビアピラー
を形成するための領域でミスアラインメントされてビア
ピラーの一部分が露出される現象が発生したと仮定す
る。このミスアラインメントにより第２フォトレジスト
６はビアピラーの左側に片寄る場合も右側に片寄る場合
もある。図６（ｂ）に示すように、下層メタル層３をエ
ッチングして除去する。この際、エッチング方法として
はドライ又はウェットエッチング法を用いる。この工程
において、下層メタル層３はフォトレジスト６の下部と
ビアピラー（第３絶縁層の一部）８の下部の部分が残
り、メタルラインが形成される。このメタルラインは、
第３絶縁層の一部であるビアピラー８の下部には、エッ
チングが防止されるので存在している。図６（ｃ）のよ
うに、フォトレジスト６を除去し、第１絶縁層２及び下
層メタル層上とビアピラー上に第２絶縁層５をビアホー
ルの深さと下層メタル層３の厚さを合わせた高さだけ平
坦に成長させる。第２絶縁層５は酸化シリコンＳｉＯ_２
やその他絶縁性化合物等で構成される。図７（ｄ）のよ
うに、第２絶縁層５を化学的又は機械的研磨方式、もし
くはリアクティブイオンエッチング方式によりエッチン
グしてビアピラーの表面を露出させる。この際、第２絶
縁層５はメタルラインを覆うようにし、そのビアピラー
上の第３絶縁層８の上面が露出するようにエッチングし
なければならない。図７（ｅ）のように、ビアピラーの
みをウェットエッチング又はドライエッチング方式でエ
ッチングしてビアホールを形成する。このビアホールは
下層メタル層３と上層メタル層６を連結させる通路の役
割を果たし、第１フォトレジスト４がミスアラインメン
トされても、下層メタル層３のメタルラインはビアホー
ルの下部全体に残っているので、下層メタル層３と上層
メタル層６との接触には問題がない。図７（ｆ）のよう
に、上層メタル層６を成長させると、ビアホールにビア
コンタクトが形成されて、下層メタル層３のメタルライ
ンと上層メタル層６が連結されて所望の接触がなされ
る。上層メタル層６のメタルは配線される部分のみ残る
ようにエッチングしてメタルラインを完成する。このよ
うに、上記実施の形態によるビアホール形成方法を用い
ると、万一、ミスアラインメントが生じても、正しいビ
アコンタクトが行われる。

【００１０】図８は本発明のビアコンタクトの形成時に
ミスアラインメントされた例の断面図である。図６，７
と同一の工程を行うと、図８の断面図は図７（ｆ）と同
様である。従って、ビアピラー及び第２フォトレジスト
６下の下層メタル層３はメタルエッチング後にも所定の
部分が残ってメタルラインが形成される。ビアホールを
形成するために、第３絶縁層８であるビアピラーをウェ
ット又はドライエッチング方式でエッチングする。この
際、ビアホールを介して下層メタル層３のメタルライン
が露出される。そのメタルラインと第２絶縁層上に、即
ち基板の全面に上層メタル層６をスパッタリング法又は
ＣＶＤ法で塗布する。この際、下層メタル層３のメタル
ラインと上層メタル層６がビアホールを介して接触され
てビアコンタクトが完成される。このようにミスアライ
ンメントの場合にも多層配線のビアコンタクト工程を確
実に行い得る方式であることが分かる。

【００１１】

【発明の効果】本発明の効果は次の通りである。高集積
素子の多層配線でビアコンタクト工程におけるミスアラ
インメントが発生しても、第３絶縁層８でビアピラーを
形成してメタルライン間の接触不良を除去することがで
きる。尚、従来のビアホール形成時に、エッチング工
程、又は第１メタル層３のメタルラインを確実に露出さ
せるためにオーバーエッチング工程を使用したが、本発
明ではエッチングレートの異なるビアピラーを形成して
ウェットエッチング又はドライエッチングのみを行う。
これにより第１絶縁層がエッチングされないので、メタ
ルラインと基板とが接触するという問題点はない。そし
て、ビアホールを介して上層メタル層７のメタルライン
と下層メタル層３のメタルラインとがビアホールの大き
さだけ完全接触するので、接触面積が減少すると接触抵
抗が増加するという問題点は無くなる。尚、ビアホール
のエッチング時に、従来の方法では第１メタル層３のメ
タルラインを完全露出させるオーバーエッチングを行う
ことにより、エッチング物質とメタルラインとの化学的
反応により第１メタル層３のメタルラインの表面が変質
する現象が現れてビアコンタクトにおける抵抗が増加す
るが、本発明ではオーバーエッチングが不要なので、ビ
アコンタクト抵抗が増加するという問題は無い。そし
て、工程上オーバレーマージン（Ｏｖｅｒｌａｙ Ｍａ
ｒｇｉｎ）を考慮することなく設計することができるの
で、工程が容易であり、且つ設計のマージン減少による
集積化の設計が容易である。そして、特に高集積素子の
量産に適用する場合、ビアコンタクトの変化による歩留
まりの変動が無いので、安定な素子の歩留まりが向上す
る。

【図面の簡単な説明】

【図１】 従来のビアコンタクト形成方法の工程断面図
である。

【図２】 従来のビアコンタクト形成方法の工程断面図
である。

【図３】 従来のビアコンタクト形成時にミスアライン
メントされた例の断面図である。

【図４】 本発明のビアコンタクト形成方法の工程断面
図である。

【図５】 本発明のビアコンタクト形成方法の工程断面
図である。

【図６】 本発明の実施の形態によるビアホールとメタ
ルラインとのミスアラインメントの場合の工程断面図で
ある。

【図７】 本発明の実施の形態によるビアホールとメタ
ルラインとのミスアラインメントの場合の工程断面図で
ある。

【図８】 本発明のビアコンタクト形成時にミスアライ
ンメントされた例の断面図である。

【符号の説明】

１…基板、２…第１絶縁層、３…下層メタル層、４…第
１フォトレジスト、５…第２絶縁層、６…第２フォトレ
ジスト、７…上層メタル層、８…第３絶縁層。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−250650（ＪＰ，Ａ) 特開 平３−148130（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 基板上に第１絶縁層を形成するステップ
   と、 前記第１絶縁層上に導電性物質である下層メタル層を形
   成するステップと、 導電性物質である下層メタル層に第３絶縁層を形成する
   ステップと、 上下のメタル層間を連結する孔であるビアホールになる
   べき部分の前記第３絶縁層上に第１フォトレジストを形
   成するステップと、 前記第３絶縁層をエッチングして前記ビアホールの大き
   さに相当するビアピラーを形成するステップと、 前記第１フォトレジストを除去するステップと、 前記ビアピラー上及び導電性物質である下層メタル層上
   に第２フォトレジストを形成するステップと、 前記ビアピラー上と、その両側面と、導電性物質である
   下層メタル層のメタルラインを形成させるべき箇所との
   上にのみ残るように前記第２フォトレジストを除去する
   ステップと、 前記第２フォトレジストが塗布されていない部分の導電
   性物質である下層メタル層を除去して下層メタルライン
   を形成するステップと、 前記第２フォトレジストを除去するステップと、 導電性物質である下層メタル層のメタルライン上及び前
   記第１絶縁層上、さらに前記ビアピラー上に第２絶縁層
   を形成するステップと、 前記第２絶縁層を前記ビアピラーの上面が露出するよう
   にエッチングするステップと、 前記ビアピラーをエッチングしてビアホールを形成する
   ステップと、 前記第２絶縁層上に導電性物質である上層メタル層を形
   成させ、同時にその上層メタル層をビアホール内にも形
   成させてビアコンタクトを完成させるステップと、を含
   む半導体素子のビアコンタクト形成方法。