JP3028279B2 - 半導体素子のビアコンタクト形成方法 - Google Patents
半導体素子のビアコンタクト形成方法Info
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Description
【0001】
【発明の属する技術分野】本発明は半導体素子のビアコ
ンタクト形成方法に関するものである。
ンタクト形成方法に関するものである。
【0002】
【従来の技術】半導体素子の高集積化に伴って素子の電
気的な連結を目的とする配線工程の設計規則が細かくな
り、配線の構造も単一層の配線から多層配線に変わって
きた。従って、互いに異なる層の伝導性物質であるメタ
ル配線を連結するビアホールを介した接触技術が多層配
線技術の核心技術となった。特に、DRAM素子のよう
に高い集積度を要求する素子の場合、DRAMの集積度
を基準として256MDRAM以上ではビアホールの大
きさが0.5×0.5(μ2) 以下と予想され、ビアホ
ールが連結された伝導性物質である下層メタル層のメタ
ル配線のパッドサイズが0.7μ×0.7μ以下と0.
2μm以下のオーバーラップマージンで設計されてい
る。このようなマージンは伝導性物質であるメタルと伝
導性物質であるメタルとの接触を容易にするためのもの
であって、非接触を防止するための方法上の問題、及び
高集積化で面積をたくさん占めるという問題がある。と
ころが、現在の常用化されたアラインナであるアイライ
ンステッパー(i−linestepper)のアライ
ンメント時、通常の製造過程によりパターンとパターン
間の重ね合わせマージンを0.2μm以下と実現性のあ
る制御を行うには難しい状況である。従って、多層配線
の核心技術であるビアコンタクト形成時に、ビアホール
と、下層メタル層とのミスアラインメントの問題が高集
積度の量産素子で歩留まりを大きく左右する核心事項と
して台頭しつつある。アラインメントマージンや設計規
則マージン等で多くの研究が行われている。しかし、根
本的な解決策は実現されておらず、1ギガ級以上の集積
度を必要とする場合には再び問題点として提起される可
能性が高い。
気的な連結を目的とする配線工程の設計規則が細かくな
り、配線の構造も単一層の配線から多層配線に変わって
きた。従って、互いに異なる層の伝導性物質であるメタ
ル配線を連結するビアホールを介した接触技術が多層配
線技術の核心技術となった。特に、DRAM素子のよう
に高い集積度を要求する素子の場合、DRAMの集積度
を基準として256MDRAM以上ではビアホールの大
きさが0.5×0.5(μ2) 以下と予想され、ビアホ
ールが連結された伝導性物質である下層メタル層のメタ
ル配線のパッドサイズが0.7μ×0.7μ以下と0.
2μm以下のオーバーラップマージンで設計されてい
る。このようなマージンは伝導性物質であるメタルと伝
導性物質であるメタルとの接触を容易にするためのもの
であって、非接触を防止するための方法上の問題、及び
高集積化で面積をたくさん占めるという問題がある。と
ころが、現在の常用化されたアラインナであるアイライ
ンステッパー(i−linestepper)のアライ
ンメント時、通常の製造過程によりパターンとパターン
間の重ね合わせマージンを0.2μm以下と実現性のあ
る制御を行うには難しい状況である。従って、多層配線
の核心技術であるビアコンタクト形成時に、ビアホール
と、下層メタル層とのミスアラインメントの問題が高集
積度の量産素子で歩留まりを大きく左右する核心事項と
して台頭しつつある。アラインメントマージンや設計規
則マージン等で多くの研究が行われている。しかし、根
本的な解決策は実現されておらず、1ギガ級以上の集積
度を必要とする場合には再び問題点として提起される可
能性が高い。
【0003】従来技術の工程構成は図1,図2に示され
ている。ここでは下層メタル層3のメタルライン配線と
上層メタル層7のメタルライン配線間のビアコンタクト
工程について説明されている。図1(a)のように、先
ず基板1上に第1絶縁層2を成長させる。その基板1と
しては半導体物質であるシリコンが用いられ、その第1
絶縁層2としては酸化シリコンSiO2 又は窒化シリコ
ンSi3N4が主に用いられる。その第1絶縁層2上に下
層メタル層3をスパッタリング法又は化学気相蒸着(C
VD)法で蒸着する。導電性物質である下層メタル層3
のメタルは半導体素子に用いる導電性メタルで、例えば
タングステンや、窒化チタニウムTINや、クロム等で
ある。導電性物質としては伝導性ポリシリコンや伝導性
非晶質シリコン等も用いられる。図1(b)のように、
その下層メタル層3の所定の配線のみをパターニングす
るために、第1フォトレジスト4を所定部位にのみ塗布
し、フォトリソグラフィー方式によりエッチングしてそ
の下層メタル層3のパターニングをすることにより、所
望する配線を得る。第1フォトレジスト4を除去し、図
1(c)のように、その下層メタル層3のメタルライン
と上層メタル層7の配線との絶縁を目的として第2絶縁
層5を厚く形成する。例えば、シリコンオキサイド系の
化学気相蒸着膜である。図2(d)のように、その下層
メタル層3のメタルラインとその上層メタル層7のメタ
ルラインとを連結するビアコンタクトホールを形成する
ために、その第2絶縁層5上に第2フォトレジスト6を
塗布した後パターニングする。図2(e)のように、そ
のパターニングされた第2フォトレジスト6をマスクに
してビアホールになるべき領域の露出した第2絶縁層5
をドライエッチング方法により下層メタル層3のメタル
ラインが露出するまでエッチングして、その部分の第2
絶縁層5を除去する。この際、一般的なシリコン基板1
の全領域でビアホールを介して下層メタル層3のメタル
ラインが100%露出されるように約200%程度のオ
ーバーエッチングを施す。その後、図2(f)のよう
に、感光膜を除去して上層メタル層7を蒸着した後、マ
スク作業してメタルラインを配線パターンとする。
ている。ここでは下層メタル層3のメタルライン配線と
上層メタル層7のメタルライン配線間のビアコンタクト
工程について説明されている。図1(a)のように、先
ず基板1上に第1絶縁層2を成長させる。その基板1と
しては半導体物質であるシリコンが用いられ、その第1
絶縁層2としては酸化シリコンSiO2 又は窒化シリコ
ンSi3N4が主に用いられる。その第1絶縁層2上に下
層メタル層3をスパッタリング法又は化学気相蒸着(C
VD)法で蒸着する。導電性物質である下層メタル層3
のメタルは半導体素子に用いる導電性メタルで、例えば
タングステンや、窒化チタニウムTINや、クロム等で
ある。導電性物質としては伝導性ポリシリコンや伝導性
非晶質シリコン等も用いられる。図1(b)のように、
その下層メタル層3の所定の配線のみをパターニングす
るために、第1フォトレジスト4を所定部位にのみ塗布
し、フォトリソグラフィー方式によりエッチングしてそ
の下層メタル層3のパターニングをすることにより、所
望する配線を得る。第1フォトレジスト4を除去し、図
1(c)のように、その下層メタル層3のメタルライン
と上層メタル層7の配線との絶縁を目的として第2絶縁
層5を厚く形成する。例えば、シリコンオキサイド系の
化学気相蒸着膜である。図2(d)のように、その下層
メタル層3のメタルラインとその上層メタル層7のメタ
ルラインとを連結するビアコンタクトホールを形成する
ために、その第2絶縁層5上に第2フォトレジスト6を
塗布した後パターニングする。図2(e)のように、そ
のパターニングされた第2フォトレジスト6をマスクに
してビアホールになるべき領域の露出した第2絶縁層5
をドライエッチング方法により下層メタル層3のメタル
ラインが露出するまでエッチングして、その部分の第2
絶縁層5を除去する。この際、一般的なシリコン基板1
の全領域でビアホールを介して下層メタル層3のメタル
ラインが100%露出されるように約200%程度のオ
ーバーエッチングを施す。その後、図2(f)のよう
に、感光膜を除去して上層メタル層7を蒸着した後、マ
スク作業してメタルラインを配線パターンとする。
【0004】一方、図3は従来の方法のビアコンタクト
形成時にミスアラインメントが生じた場合の例である。
図1の(a)、(b)、(c)と同一工程を行った後、
図3(a)のように第2絶縁層5上に第2フォトレジス
ト6を塗布し、パターニング工程を行う。そのパターニ
ングにより第2フォトレジスト6に形成された孔が下層
メタル層3のメタルライン一部の上部及び第1絶縁層2
一部の上部にくるミスアラインメントされた状態になっ
ている。その後、図3(b)のように、第1メタル層3
のメタルラインと第2メタル層7のメタルラインとを接
触させる役割を果たすビアホールを形成する。そのとき
ビアホールを形成するために第2絶縁層5をドライエッ
チング方法で下層メタル層3のメタルラインの表面が完
全露出するように200%のオーバーエッチングを施
す。このオーバーエッチング時、第1絶縁層も一緒にエ
ッチングされて基板1の表面が露出する現象が発生す
る。基板1は半導体基板であってシリコンからなる。図
3(c)のように、第2フォトレジスト6を除去して上
層メタル層7を蒸着すると、メタルが基板1上の露出さ
れた部位に接触する。従って、配線は所望する特性とは
ならない。
形成時にミスアラインメントが生じた場合の例である。
図1の(a)、(b)、(c)と同一工程を行った後、
図3(a)のように第2絶縁層5上に第2フォトレジス
ト6を塗布し、パターニング工程を行う。そのパターニ
ングにより第2フォトレジスト6に形成された孔が下層
メタル層3のメタルライン一部の上部及び第1絶縁層2
一部の上部にくるミスアラインメントされた状態になっ
ている。その後、図3(b)のように、第1メタル層3
のメタルラインと第2メタル層7のメタルラインとを接
触させる役割を果たすビアホールを形成する。そのとき
ビアホールを形成するために第2絶縁層5をドライエッ
チング方法で下層メタル層3のメタルラインの表面が完
全露出するように200%のオーバーエッチングを施
す。このオーバーエッチング時、第1絶縁層も一緒にエ
ッチングされて基板1の表面が露出する現象が発生す
る。基板1は半導体基板であってシリコンからなる。図
3(c)のように、第2フォトレジスト6を除去して上
層メタル層7を蒸着すると、メタルが基板1上の露出さ
れた部位に接触する。従って、配線は所望する特性とは
ならない。
【0005】
【発明が解決しようとする課題】従来の技術は次の問題
点がある。高集積素子では下層メタル層3のメタル配線
と上層メタル層7のメタル配線とを連結するビアホール
間の設計上、オーバーラップマージンが極めて少なくて
ミスアラインメント、例えば図3のような現象が発生す
る可能性が高い。そのミスアラインメントされた状態で
ビアホール形成のためのドライエッチング工程時に10
0%のビアホール形成のためにオーバーエッチングを1
00%以上行った場合、下層メタル層3のメタル配線下
部の第1絶縁層2がエッチングされて除去されるので、
上層メタル層7のメタル配線が基板1と接触するという
問題が生ずる。例えば、図3のようである。従来の技術
では集積度が高まれば高まる程ビアホールのミスアライ
ンメントによる素子の配線工程の失敗率が高くなる。
点がある。高集積素子では下層メタル層3のメタル配線
と上層メタル層7のメタル配線とを連結するビアホール
間の設計上、オーバーラップマージンが極めて少なくて
ミスアラインメント、例えば図3のような現象が発生す
る可能性が高い。そのミスアラインメントされた状態で
ビアホール形成のためのドライエッチング工程時に10
0%のビアホール形成のためにオーバーエッチングを1
00%以上行った場合、下層メタル層3のメタル配線下
部の第1絶縁層2がエッチングされて除去されるので、
上層メタル層7のメタル配線が基板1と接触するという
問題が生ずる。例えば、図3のようである。従来の技術
では集積度が高まれば高まる程ビアホールのミスアライ
ンメントによる素子の配線工程の失敗率が高くなる。
【0006】
【課題を解決するための手段】かかる従来の問題点を解
決するために、本発明の半導体素子のビアコンタクト形
成方法は、基板上に第1絶縁層を形成するステップと、
前記第1絶縁層上に導電性物質である下層メタル層を形
成するステップと、導電性物質である下層メタル層に第
3絶縁層を形成するステップと、前記第3絶縁層上に第
1フォトレジストを形成するステップと、前記第3絶縁
層をエッチングして下層メタル層と上層メタル層とを連
結する孔であるビアホールになるべき部分に前記ビアホ
ールの大きさに相当するビアピラーを形成するステップ
と、前記第1フォトレジストを除去するステップと、前
記ビアピラー上及び導電性物質である下層メタル層上に
第2フォトレジストを形成するステップと、前記第2フ
ォトレジストが前記ビアピラー上とその両側面及び導電
性物質である下層メタル層のメタルラインとなる部分に
残るように前記第2フォトレジストを除去するステップ
と、前記第2フォトレジストが塗布されていない部分の
導電性物質である下層メタル層を除去して下層メタルラ
インを形成するステップと、前記第2フォトレジストを
除去するステップと、導電性物質である下層メタル層の
メタルライン上及び前記第1絶縁層上、そして前記ビア
ピラー上に第2絶縁層を形成するステップと、前記第2
絶縁層を第3絶縁層の上面が露出するようにエッチング
するステップと、前記ビアピラーをエッチングしてビア
ホールを形成するステップと、導電性物質である下層メ
タル層上、前記第2絶縁層上及びビアホールに導電性物
質である上層メタル層を形成してビアコンタクトを完成
するステップとを含むことを特徴とする。
決するために、本発明の半導体素子のビアコンタクト形
成方法は、基板上に第1絶縁層を形成するステップと、
前記第1絶縁層上に導電性物質である下層メタル層を形
成するステップと、導電性物質である下層メタル層に第
3絶縁層を形成するステップと、前記第3絶縁層上に第
1フォトレジストを形成するステップと、前記第3絶縁
層をエッチングして下層メタル層と上層メタル層とを連
結する孔であるビアホールになるべき部分に前記ビアホ
ールの大きさに相当するビアピラーを形成するステップ
と、前記第1フォトレジストを除去するステップと、前
記ビアピラー上及び導電性物質である下層メタル層上に
第2フォトレジストを形成するステップと、前記第2フ
ォトレジストが前記ビアピラー上とその両側面及び導電
性物質である下層メタル層のメタルラインとなる部分に
残るように前記第2フォトレジストを除去するステップ
と、前記第2フォトレジストが塗布されていない部分の
導電性物質である下層メタル層を除去して下層メタルラ
インを形成するステップと、前記第2フォトレジストを
除去するステップと、導電性物質である下層メタル層の
メタルライン上及び前記第1絶縁層上、そして前記ビア
ピラー上に第2絶縁層を形成するステップと、前記第2
絶縁層を第3絶縁層の上面が露出するようにエッチング
するステップと、前記ビアピラーをエッチングしてビア
ホールを形成するステップと、導電性物質である下層メ
タル層上、前記第2絶縁層上及びビアホールに導電性物
質である上層メタル層を形成してビアコンタクトを完成
するステップとを含むことを特徴とする。
【0007】
【発明の実施の形態】本発明は、半導体多層配線工程で
下層メタル層3のメタルラインとその上の上層メタル層
7のメタルラインとの連結のためのビアホールと、下層
メタル層のメタルラインとのミスアラインメントが生ず
るときにも、上下相互間の多層配線を確実に結合させる
ために工夫された技術である。以下、図示の実施の形態
に基づいて説明する。
下層メタル層3のメタルラインとその上の上層メタル層
7のメタルラインとの連結のためのビアホールと、下層
メタル層のメタルラインとのミスアラインメントが生ず
るときにも、上下相互間の多層配線を確実に結合させる
ために工夫された技術である。以下、図示の実施の形態
に基づいて説明する。
【0008】本発明の構成及び工程順序を図4、5を参
照して説明する。図4(a)のように、半導体基板1上
に第1絶縁層2を形成し、その第1絶縁層2上に下層メ
タル層3を蒸着する。前記半導体基板1の材質はシリコ
ンであり、その第1絶縁層2は酸化シリコンが主に用い
られ、導電性物質の下層メタル層3は導電性メタルであ
れば良い。例えば、タングステン、窒化非晶質TIN、
クロム等である。導電性物質としてポリシリコン又は非
晶質シリコン等も使用される。さらに、下層メタル層3
上にビアピラー(Via Pillar)の構成物質で
ある第3絶縁層8をビアホールの深さより10%程度厚
くなるように成長させる。この第3絶縁層8はエッチン
グレートがシリコン酸化系の化学気相蒸着膜(Sili
conOxide系 Chemical Vapor
Deposition Film)のエッチングレート
と異なる物質で構成される。さらにその上に第1フォト
レジスト4を形成させビアホールを設ける箇所にのみ残
るようにパターニングする。この第1フォトレジスト4
をマスクとして第3絶縁層8をエッチングして図4bに
示すように、ビアピラー8をビアホールを形成させる箇
所にのみ残す。図4(c)のように、そのビアピラー上
と両側面及び所定部分に第2フォトレジスト6を塗布
し、パターニングする。そのとき従来のマスク上のビア
ホールパターンと反対の像とする。即ちビアホールの位
置と下層金属層を残すべき箇所を暗くし、残りは明るく
して第2フォトレジスト6をパターニングする。その
後、図4(d)のように下層メタル層3の配線パターニ
ングをフォトリソグラフィ方式で行う。露出された下層
メタル層3をエッチングにより除去して下層メタル層3
のメタルラインを形成する。次に、図5(e)のよう
に、第2フォトレジスト6を除去し、平坦度のよい第2
絶縁層5をビアホールの深さと下層メタル層3の厚さと
を合わせた高さだけ第1絶縁層2上、ビアピラー上、そ
して露出された下層メタル層3のメタルライン上に成長
させる。図5(f)のように、その第2絶縁層5を化学
的又は機械的研磨方式又は通常のリアクティブイオンエ
ッチング方式によりエッチングしてビアピラーの上側表
面を露出させる。さらに図5(g)のように、ビアピラ
ーをウェットエッチング又はドライエッチング方式でエ
ッチングして除去することによりビアホールを形成す
る。すなわち、ビアホールを介してその下層メタル層3
の表面を露出させる。最後に図5(h)のように、通常
のスパッタリング法又は化学気相蒸着法で上層メタル層
7を半導体基板の全面に成長させて配線パターニングを
することにより、所望のメタルラインを完成して本発明
の多層配線工程を完了する。
照して説明する。図4(a)のように、半導体基板1上
に第1絶縁層2を形成し、その第1絶縁層2上に下層メ
タル層3を蒸着する。前記半導体基板1の材質はシリコ
ンであり、その第1絶縁層2は酸化シリコンが主に用い
られ、導電性物質の下層メタル層3は導電性メタルであ
れば良い。例えば、タングステン、窒化非晶質TIN、
クロム等である。導電性物質としてポリシリコン又は非
晶質シリコン等も使用される。さらに、下層メタル層3
上にビアピラー(Via Pillar)の構成物質で
ある第3絶縁層8をビアホールの深さより10%程度厚
くなるように成長させる。この第3絶縁層8はエッチン
グレートがシリコン酸化系の化学気相蒸着膜(Sili
conOxide系 Chemical Vapor
Deposition Film)のエッチングレート
と異なる物質で構成される。さらにその上に第1フォト
レジスト4を形成させビアホールを設ける箇所にのみ残
るようにパターニングする。この第1フォトレジスト4
をマスクとして第3絶縁層8をエッチングして図4bに
示すように、ビアピラー8をビアホールを形成させる箇
所にのみ残す。図4(c)のように、そのビアピラー上
と両側面及び所定部分に第2フォトレジスト6を塗布
し、パターニングする。そのとき従来のマスク上のビア
ホールパターンと反対の像とする。即ちビアホールの位
置と下層金属層を残すべき箇所を暗くし、残りは明るく
して第2フォトレジスト6をパターニングする。その
後、図4(d)のように下層メタル層3の配線パターニ
ングをフォトリソグラフィ方式で行う。露出された下層
メタル層3をエッチングにより除去して下層メタル層3
のメタルラインを形成する。次に、図5(e)のよう
に、第2フォトレジスト6を除去し、平坦度のよい第2
絶縁層5をビアホールの深さと下層メタル層3の厚さと
を合わせた高さだけ第1絶縁層2上、ビアピラー上、そ
して露出された下層メタル層3のメタルライン上に成長
させる。図5(f)のように、その第2絶縁層5を化学
的又は機械的研磨方式又は通常のリアクティブイオンエ
ッチング方式によりエッチングしてビアピラーの上側表
面を露出させる。さらに図5(g)のように、ビアピラ
ーをウェットエッチング又はドライエッチング方式でエ
ッチングして除去することによりビアホールを形成す
る。すなわち、ビアホールを介してその下層メタル層3
の表面を露出させる。最後に図5(h)のように、通常
のスパッタリング法又は化学気相蒸着法で上層メタル層
7を半導体基板の全面に成長させて配線パターニングを
することにより、所望のメタルラインを完成して本発明
の多層配線工程を完了する。
【0009】図6、図7は本発明の実施の形態によるビ
アホールとメタルラインとのミスアラインメントの場合
の工程断面図である。図6(a)のように、先ず半導体
基板1上に第1絶縁層2を成長させる。ここで、その半
導体基板1はシリコン等が用いられ、第1絶縁層2は酸
化シリコンSiO2又は窒化シリコンSi3N4等が用
いられる。次に前記第1絶縁層2上に下層メタル層3を
成長させる。その下層メタル層3の材質は導電性物質の
導電性メタルであれば良い。導電性メタルとしては例え
ばタングステンや窒化チタニウムTINやクロム等のい
ずれも可能である。導電性物質としては導電性メタルや
伝導性ポリシリコンや非晶質シリコン等も含まれる。そ
の下層メタル層3上に第3絶縁層を成長させ、ビアピラ
ーを構成すべき部分をマスク作業をしてドライ又はウェ
ットエッチングによりビアピラー8(即ち第3絶縁層の
一部)を残す。ビアピラーは他の絶縁層と異なるエッチ
ングレートを有する絶縁物質を使用する。続いて、上層
部の全面に第2フォトレジスト6を塗布する。次に、ビ
アピラー上とその側面及び所定のメタル配線上に第2フ
ォトレジスト6を残し、残りの第2フォトレジスト6を
除去する。この際、第2フォトレジスト6がビアピラー
を形成するための領域でミスアラインメントされてビア
ピラーの一部分が露出される現象が発生したと仮定す
る。このミスアラインメントにより第2フォトレジスト
6はビアピラーの左側に片寄る場合も右側に片寄る場合
もある。図6(b)に示すように、下層メタル層3をエ
ッチングして除去する。この際、エッチング方法として
はドライ又はウェットエッチング法を用いる。この工程
において、下層メタル層3はフォトレジスト6の下部と
ビアピラー(第3絶縁層の一部)8の下部の部分が残
り、メタルラインが形成される。このメタルラインは、
第3絶縁層の一部であるビアピラー8の下部には、エッ
チングが防止されるので存在している。図6(c)のよ
うに、フォトレジスト6を除去し、第1絶縁層2及び下
層メタル層上とビアピラー上に第2絶縁層5をビアホー
ルの深さと下層メタル層3の厚さを合わせた高さだけ平
坦に成長させる。第2絶縁層5は酸化シリコンSiO2
やその他絶縁性化合物等で構成される。図7(d)のよ
うに、第2絶縁層5を化学的又は機械的研磨方式、もし
くはリアクティブイオンエッチング方式によりエッチン
グしてビアピラーの表面を露出させる。この際、第2絶
縁層5はメタルラインを覆うようにし、そのビアピラー
上の第3絶縁層8の上面が露出するようにエッチングし
なければならない。図7(e)のように、ビアピラーの
みをウェットエッチング又はドライエッチング方式でエ
ッチングしてビアホールを形成する。このビアホールは
下層メタル層3と上層メタル層6を連結させる通路の役
割を果たし、第1フォトレジスト4がミスアラインメン
トされても、下層メタル層3のメタルラインはビアホー
ルの下部全体に残っているので、下層メタル層3と上層
メタル層6との接触には問題がない。図7(f)のよう
に、上層メタル層6を成長させると、ビアホールにビア
コンタクトが形成されて、下層メタル層3のメタルライ
ンと上層メタル層6が連結されて所望の接触がなされ
る。上層メタル層6のメタルは配線される部分のみ残る
ようにエッチングしてメタルラインを完成する。このよ
うに、上記実施の形態によるビアホール形成方法を用い
ると、万一、ミスアラインメントが生じても、正しいビ
アコンタクトが行われる。
アホールとメタルラインとのミスアラインメントの場合
の工程断面図である。図6(a)のように、先ず半導体
基板1上に第1絶縁層2を成長させる。ここで、その半
導体基板1はシリコン等が用いられ、第1絶縁層2は酸
化シリコンSiO2又は窒化シリコンSi3N4等が用
いられる。次に前記第1絶縁層2上に下層メタル層3を
成長させる。その下層メタル層3の材質は導電性物質の
導電性メタルであれば良い。導電性メタルとしては例え
ばタングステンや窒化チタニウムTINやクロム等のい
ずれも可能である。導電性物質としては導電性メタルや
伝導性ポリシリコンや非晶質シリコン等も含まれる。そ
の下層メタル層3上に第3絶縁層を成長させ、ビアピラ
ーを構成すべき部分をマスク作業をしてドライ又はウェ
ットエッチングによりビアピラー8(即ち第3絶縁層の
一部)を残す。ビアピラーは他の絶縁層と異なるエッチ
ングレートを有する絶縁物質を使用する。続いて、上層
部の全面に第2フォトレジスト6を塗布する。次に、ビ
アピラー上とその側面及び所定のメタル配線上に第2フ
ォトレジスト6を残し、残りの第2フォトレジスト6を
除去する。この際、第2フォトレジスト6がビアピラー
を形成するための領域でミスアラインメントされてビア
ピラーの一部分が露出される現象が発生したと仮定す
る。このミスアラインメントにより第2フォトレジスト
6はビアピラーの左側に片寄る場合も右側に片寄る場合
もある。図6(b)に示すように、下層メタル層3をエ
ッチングして除去する。この際、エッチング方法として
はドライ又はウェットエッチング法を用いる。この工程
において、下層メタル層3はフォトレジスト6の下部と
ビアピラー(第3絶縁層の一部)8の下部の部分が残
り、メタルラインが形成される。このメタルラインは、
第3絶縁層の一部であるビアピラー8の下部には、エッ
チングが防止されるので存在している。図6(c)のよ
うに、フォトレジスト6を除去し、第1絶縁層2及び下
層メタル層上とビアピラー上に第2絶縁層5をビアホー
ルの深さと下層メタル層3の厚さを合わせた高さだけ平
坦に成長させる。第2絶縁層5は酸化シリコンSiO2
やその他絶縁性化合物等で構成される。図7(d)のよ
うに、第2絶縁層5を化学的又は機械的研磨方式、もし
くはリアクティブイオンエッチング方式によりエッチン
グしてビアピラーの表面を露出させる。この際、第2絶
縁層5はメタルラインを覆うようにし、そのビアピラー
上の第3絶縁層8の上面が露出するようにエッチングし
なければならない。図7(e)のように、ビアピラーの
みをウェットエッチング又はドライエッチング方式でエ
ッチングしてビアホールを形成する。このビアホールは
下層メタル層3と上層メタル層6を連結させる通路の役
割を果たし、第1フォトレジスト4がミスアラインメン
トされても、下層メタル層3のメタルラインはビアホー
ルの下部全体に残っているので、下層メタル層3と上層
メタル層6との接触には問題がない。図7(f)のよう
に、上層メタル層6を成長させると、ビアホールにビア
コンタクトが形成されて、下層メタル層3のメタルライ
ンと上層メタル層6が連結されて所望の接触がなされ
る。上層メタル層6のメタルは配線される部分のみ残る
ようにエッチングしてメタルラインを完成する。このよ
うに、上記実施の形態によるビアホール形成方法を用い
ると、万一、ミスアラインメントが生じても、正しいビ
アコンタクトが行われる。
【0010】図8は本発明のビアコンタクトの形成時に
ミスアラインメントされた例の断面図である。図6,7
と同一の工程を行うと、図8の断面図は図7(f)と同
様である。従って、ビアピラー及び第2フォトレジスト
6下の下層メタル層3はメタルエッチング後にも所定の
部分が残ってメタルラインが形成される。ビアホールを
形成するために、第3絶縁層8であるビアピラーをウェ
ット又はドライエッチング方式でエッチングする。この
際、ビアホールを介して下層メタル層3のメタルライン
が露出される。そのメタルラインと第2絶縁層上に、即
ち基板の全面に上層メタル層6をスパッタリング法又は
CVD法で塗布する。この際、下層メタル層3のメタル
ラインと上層メタル層6がビアホールを介して接触され
てビアコンタクトが完成される。このようにミスアライ
ンメントの場合にも多層配線のビアコンタクト工程を確
実に行い得る方式であることが分かる。
ミスアラインメントされた例の断面図である。図6,7
と同一の工程を行うと、図8の断面図は図7(f)と同
様である。従って、ビアピラー及び第2フォトレジスト
6下の下層メタル層3はメタルエッチング後にも所定の
部分が残ってメタルラインが形成される。ビアホールを
形成するために、第3絶縁層8であるビアピラーをウェ
ット又はドライエッチング方式でエッチングする。この
際、ビアホールを介して下層メタル層3のメタルライン
が露出される。そのメタルラインと第2絶縁層上に、即
ち基板の全面に上層メタル層6をスパッタリング法又は
CVD法で塗布する。この際、下層メタル層3のメタル
ラインと上層メタル層6がビアホールを介して接触され
てビアコンタクトが完成される。このようにミスアライ
ンメントの場合にも多層配線のビアコンタクト工程を確
実に行い得る方式であることが分かる。
【0011】
【発明の効果】本発明の効果は次の通りである。高集積
素子の多層配線でビアコンタクト工程におけるミスアラ
インメントが発生しても、第3絶縁層8でビアピラーを
形成してメタルライン間の接触不良を除去することがで
きる。尚、従来のビアホール形成時に、エッチング工
程、又は第1メタル層3のメタルラインを確実に露出さ
せるためにオーバーエッチング工程を使用したが、本発
明ではエッチングレートの異なるビアピラーを形成して
ウェットエッチング又はドライエッチングのみを行う。
これにより第1絶縁層がエッチングされないので、メタ
ルラインと基板とが接触するという問題点はない。そし
て、ビアホールを介して上層メタル層7のメタルライン
と下層メタル層3のメタルラインとがビアホールの大き
さだけ完全接触するので、接触面積が減少すると接触抵
抗が増加するという問題点は無くなる。尚、ビアホール
のエッチング時に、従来の方法では第1メタル層3のメ
タルラインを完全露出させるオーバーエッチングを行う
ことにより、エッチング物質とメタルラインとの化学的
反応により第1メタル層3のメタルラインの表面が変質
する現象が現れてビアコンタクトにおける抵抗が増加す
るが、本発明ではオーバーエッチングが不要なので、ビ
アコンタクト抵抗が増加するという問題は無い。そし
て、工程上オーバレーマージン(Overlay Ma
rgin)を考慮することなく設計することができるの
で、工程が容易であり、且つ設計のマージン減少による
集積化の設計が容易である。そして、特に高集積素子の
量産に適用する場合、ビアコンタクトの変化による歩留
まりの変動が無いので、安定な素子の歩留まりが向上す
る。
素子の多層配線でビアコンタクト工程におけるミスアラ
インメントが発生しても、第3絶縁層8でビアピラーを
形成してメタルライン間の接触不良を除去することがで
きる。尚、従来のビアホール形成時に、エッチング工
程、又は第1メタル層3のメタルラインを確実に露出さ
せるためにオーバーエッチング工程を使用したが、本発
明ではエッチングレートの異なるビアピラーを形成して
ウェットエッチング又はドライエッチングのみを行う。
これにより第1絶縁層がエッチングされないので、メタ
ルラインと基板とが接触するという問題点はない。そし
て、ビアホールを介して上層メタル層7のメタルライン
と下層メタル層3のメタルラインとがビアホールの大き
さだけ完全接触するので、接触面積が減少すると接触抵
抗が増加するという問題点は無くなる。尚、ビアホール
のエッチング時に、従来の方法では第1メタル層3のメ
タルラインを完全露出させるオーバーエッチングを行う
ことにより、エッチング物質とメタルラインとの化学的
反応により第1メタル層3のメタルラインの表面が変質
する現象が現れてビアコンタクトにおける抵抗が増加す
るが、本発明ではオーバーエッチングが不要なので、ビ
アコンタクト抵抗が増加するという問題は無い。そし
て、工程上オーバレーマージン(Overlay Ma
rgin)を考慮することなく設計することができるの
で、工程が容易であり、且つ設計のマージン減少による
集積化の設計が容易である。そして、特に高集積素子の
量産に適用する場合、ビアコンタクトの変化による歩留
まりの変動が無いので、安定な素子の歩留まりが向上す
る。
【図面の簡単な説明】
【図1】 従来のビアコンタクト形成方法の工程断面図
である。
である。
【図2】 従来のビアコンタクト形成方法の工程断面図
である。
である。
【図3】 従来のビアコンタクト形成時にミスアライン
メントされた例の断面図である。
メントされた例の断面図である。
【図4】 本発明のビアコンタクト形成方法の工程断面
図である。
図である。
【図5】 本発明のビアコンタクト形成方法の工程断面
図である。
図である。
【図6】 本発明の実施の形態によるビアホールとメタ
ルラインとのミスアラインメントの場合の工程断面図で
ある。
ルラインとのミスアラインメントの場合の工程断面図で
ある。
【図7】 本発明の実施の形態によるビアホールとメタ
ルラインとのミスアラインメントの場合の工程断面図で
ある。
ルラインとのミスアラインメントの場合の工程断面図で
ある。
【図8】 本発明のビアコンタクト形成時にミスアライ
ンメントされた例の断面図である。
ンメントされた例の断面図である。
1…基板、2…第1絶縁層、3…下層メタル層、4…第
1フォトレジスト、5…第2絶縁層、6…第2フォトレ
ジスト、7…上層メタル層、8…第3絶縁層。
1フォトレジスト、5…第2絶縁層、6…第2フォトレ
ジスト、7…上層メタル層、8…第3絶縁層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−250650(JP,A) 特開 平3−148130(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (1)
- 【請求項1】 基板上に第1絶縁層を形成するステップ
と、 前記第1絶縁層上に導電性物質である下層メタル層を形
成するステップと、 導電性物質である下層メタル層に第3絶縁層を形成する
ステップと、 上下のメタル層間を連結する孔であるビアホールになる
べき部分の前記第3絶縁層上に第1フォトレジストを形
成するステップと、 前記第3絶縁層をエッチングして前記ビアホールの大き
さに相当するビアピラーを形成するステップと、 前記第1フォトレジストを除去するステップと、 前記ビアピラー上及び導電性物質である下層メタル層上
に第2フォトレジストを形成するステップと、 前記ビアピラー上と、その両側面と、導電性物質である
下層メタル層のメタルラインを形成させるべき箇所との
上にのみ残るように前記第2フォトレジストを除去する
ステップと、 前記第2フォトレジストが塗布されていない部分の導電
性物質である下層メタル層を除去して下層メタルライン
を形成するステップと、 前記第2フォトレジストを除去するステップと、 導電性物質である下層メタル層のメタルライン上及び前
記第1絶縁層上、さらに前記ビアピラー上に第2絶縁層
を形成するステップと、 前記第2絶縁層を前記ビアピラーの上面が露出するよう
にエッチングするステップと、 前記ビアピラーをエッチングしてビアホールを形成する
ステップと、 前記第2絶縁層上に導電性物質である上層メタル層を形
成させ、同時にその上層メタル層をビアホール内にも形
成させてビアコンタクトを完成させるステップと、を含
む半導体素子のビアコンタクト形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-238989A JP3028279B2 (ja) | 1995-08-25 | 半導体素子のビアコンタクト形成方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-238989A JP3028279B2 (ja) | 1995-08-25 | 半導体素子のビアコンタクト形成方法 | |
US08/520,434 US5721155A (en) | 1995-02-13 | 1995-08-29 | Method for forming a via contact of a semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0969563A JPH0969563A (ja) | 1997-03-11 |
JP3028279B2 true JP3028279B2 (ja) | 2000-04-04 |
Family
ID=
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