KR0128834B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법

Info

Publication number
KR0128834B1
KR0128834B1 KR1019940016972A KR19940016972A KR0128834B1 KR 0128834 B1 KR0128834 B1 KR 0128834B1 KR 1019940016972 A KR1019940016972 A KR 1019940016972A KR 19940016972 A KR19940016972 A KR 19940016972A KR 0128834 B1 KR0128834 B1 KR 0128834B1
Authority
KR
South Korea
Prior art keywords
cell
peripheral circuit
capacitor
forming
film
Prior art date
Application number
KR1019940016972A
Other languages
English (en)
Other versions
KR960005861A (ko
Inventor
최양규
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940016972A priority Critical patent/KR0128834B1/ko
Publication of KR960005861A publication Critical patent/KR960005861A/ko
Application granted granted Critical
Publication of KR0128834B1 publication Critical patent/KR0128834B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히, 캐패시터 플래이트 형성후 감광막을 제거하기 전에 선택적 산화막을 증착시켜 반도체 소자의 고집적화와 디자인 룰의 감소로 인한 셀과 주변회로와의 단차 차이를 줄여 평탄화 시킴으로써 금속 배선 형성시, 사진 식각 공정이 매우 쉬워지고, 금속층의 신뢰성을 높일 수 있게 한 반도체 소자 제조 방법이다.

Description

제1도 내지 제4도는 본 발명의 반도체 소자 제조 방법에 따른 공정단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 산화 절연막
3 : 캐패시터 4 : 캐패시터 플래이트 마스크(감광막)
5 : 선택적 산화막 6 : 평탄화 산화 절연막
[발명의 명칭]
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히, 선택적 산화막을 이용하여 반도체 소자의 고집적화와 디자인 룰의 감소로 인한 셀과 주변회로와의 단차 차이를 줄여 평탄화 시키는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자가 초고집적화 경향으로 발전하면서 디자인 룰의 감소로 셀과 주변회로의 단차 차이는 심각하게 증가한다.
디램(DRAM) 소자의 경우, 디자인 룰의 감소로 셀의 사이즈는 현저히 작아지고, 작아진 상태에서 충분한 캐패시터 용량을 확보하기 위해 높이는 높아지고, 또한, 다른 배선라인의 경우에서도 선폭의 감소로 전체 단차비(Aspect Ratio)는 증가하게 되므로 셀과 주변회로의 단차증가는 필연적이다.
이러한 높은 단차는 금속 배선층 형성에 큰 장애요인이 되며, 신뢰성에 치명적인 영향을 주게되는 문제점이 있다. 따라서, 본 발명은 상기의 문제점을 해결하기 위하여 셀과 주변회로를 구분하는 마스크를 써서 셀을 디파인(Define)하고 감광막을 제거하기 전 선택적 산화막(Selective Oxide)을 증착시켜 셀과 주변회로의 단차를 평탄화 시키는 반도체 소자 제조 방법을 제공함에 그 목적이 있다.
이하, 본 발명의 상세한 설명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제1도는 공지의 방법에 의해 실리콘 기판(1) 상에 셀부와 주변 회로부가 형성되어 있는 상태의 단면도이다. 특히, 디램 소자의 경우 캐패시터 플래이트(3)를 형성하기 위해 셀부에만 감광막(4)이 있도록 식각을 하게 된다.
제2도는 전체 상부에 선택적 산화막(5)을 캐패시터의 높이 만큼을 완화시키기 위해 두께를 조절하여 증착한 상태의 단면도이다.
상기 선택적 산화막(5)은 감광막(4)이 남아 있는 곳에는 선택적 산화막(5)이 증착되지 않고 하부 산화막(2)이 드러난 주변 회로부에서만 증착된다.
제3도는 제2도의 상태에서 감광막(4)을 제거한 상태의 단면도이다.
제4도는 금속 배선층 형성을 위해 평탄화 산화 절연막(6)으로 도포하여 평탄화 및 절연을 시킨 상태의 단면도이다.
결국, 셀과 주변 회로부의 단차가 없기 때문에 금속 배선 형성시, 사진 식각 공정이 매우 쉬워지고, 금속층의 신뢰성을 높일 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 제조 방법은 캐패시터 플래이트 형성후 감광막을 제거하기 전에 선택적 산화막을 증착시켜 반도체 소자의 고집적화와 디자인 룰의 감소로 인한 셀과 주변회로와의 단차 차이를 줄여 평탄화 시킴으로써 금속 배선 형성시, 사진 식각 공정이 매우 쉬워지고, 금속층의 신뢰성을 높일 수 있는 반도체 소자 제조 방법이다.
반도체 소자 제조 방법

Claims (4)

  1. 실리콘 기판 상부에 여러 소자들을 만들어 셀부와 주변 회로부를 형성하는 단계와, 플래이트를 형성하기 위해 셀부에만 감광막이 있도록 마스크 공정후 식각을 하는 단계와, 캐패시터 플래이트 감광막을 제거하기 전에 선택적 산화막을 증착하는 단계와, 감광막을 제거하는 단계와, 전체 상부에 금속 배선층 형성을 위해 평탄화 산화 절연막으로 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 선택적 산화막의 두께를 조절하여 셀부와 주변회로와의 단차를 완화 시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서, 별도의 마스크를 쓰지 않고 캐패시터 플래이트 형성을 위해 이미 만들어진 감광막을 이용하여 선택적 산화막이 캐패시터가 없는 주변회로부에만 증착되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 캐패시터 마스크 대신 셀 마스크를 사용하여 셀과 주변회로의 단차를 완화시키는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1019940016972A 1994-07-14 1994-07-14 반도체 소자 제조 방법 KR0128834B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940016972A KR0128834B1 (ko) 1994-07-14 1994-07-14 반도체 소자 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940016972A KR0128834B1 (ko) 1994-07-14 1994-07-14 반도체 소자 제조 방법

Publications (2)

Publication Number Publication Date
KR960005861A KR960005861A (ko) 1996-02-23
KR0128834B1 true KR0128834B1 (ko) 1998-04-07

Family

ID=19387976

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940016972A KR0128834B1 (ko) 1994-07-14 1994-07-14 반도체 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR0128834B1 (ko)

Also Published As

Publication number Publication date
KR960005861A (ko) 1996-02-23

Similar Documents

Publication Publication Date Title
KR100359780B1 (ko) 반도체 소자의 제조방법
KR950000660B1 (ko) 고집적 소자용 미세콘택 형성방법
JPH027544A (ja) 柱の整合及び製造工程
JPH0774250A (ja) コンタクトホール形成方法
KR100482029B1 (ko) 엠아이엠 캐패시터 형성방법
KR0128834B1 (ko) 반도체 소자 제조 방법
KR19980020482A (ko) 반도체 장치의 배선구조 및 방법
KR100964116B1 (ko) 반도체소자의 제조방법
KR100694996B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR20000045456A (ko) 반도체소자의 제조방법
US6835653B1 (en) Method of forming adjacent holes on a semiconductor substrate
KR0167604B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100333653B1 (ko) 반도체소자의배선형성방법
KR100192369B1 (ko) 반도체소자 평탄화 형성방법
KR100244408B1 (ko) 반도체 소자의 전도층간 접속 형성방법
KR0165491B1 (ko) 더미 패턴을 구비한 반도체 메모리 장치 및 그 제조방법
KR100248150B1 (ko) 반도체소자의 콘택홀형성방법
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
KR0121559B1 (ko) 반도체 제조 방법
KR100348297B1 (ko) 반도체소자의 커패시터 제조방법
KR19990012265A (ko) 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직의복합소자 제조방법
KR100419748B1 (ko) 반도체소자의제조방법
KR100237758B1 (ko) 반도체 소자의 금속라인 형성 방법
KR19990012665A (ko) 운전 영역별 학습치 보정을 위한 노크 제어 방법
KR100357174B1 (ko) 반도체소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091028

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee