KR100333653B1 - 반도체소자의배선형성방법 - Google Patents
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Abstract
본 발명은 절연막 위에 도선을 형성할 도체 물질을 형성하고 CMP(chemical mechanical polishing)에 의하여 도체 물질을 평탄하게 한다. 이렇게 하여 후속 리소그라피 공정의 노광 및 에칭시 공정의 여유도를 증가 시켜 너칭 및 잔류물 발생을 억제시켜 도선 형성을 용이하게 하고 도선의 단선 및 단락에 의한 불량을 없애도록 한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 배선을 형성함에 있어 하부절연막의 평탄화에 관계없이 배선의 표면을 평탄화시켜 패터닝을 위한 후속 리소그라피(Lithography) 공정에서의 공정의 여유도를 증가시키고 표면이 평탄한 도선을 형성시켜 배선의 효율을 중대시키는 배선 형성 방법에 관한 것이다.
반도체의 소자가 더욱 직접화됨에 따라 배선 형성 기술이 더욱 어려워지게 되었다. 특히 배선을 형성하게 될 하부 구조는 그 평탄화의 요구가 더욱 높아지고 있는 추세이다.
그러나 집적도가 높아 갈수록 하부의 구조는 복잡해지고 토포로지(Topology) 역시 더욱 열악해져 결국 요구되어지는 평탄한 하부 구조를 얻을 수 없게 된다.
제 1 도는 종래기술을 설명하기 위한 단면도로서, 도면에서 10은 하부절연막, 20은 전도막, 30은 감광막 패턴을 각각 나타내는 것으로, 도면에 도시된 바와 같이 하부절연막(10)의 타포로지가 열악하여 그 위에 형성되는 전도막(20)도 타포로지를 형성하게 됨으로, 배선(전도막 패턴)을 형성하기 위한 리소그라피 공정의 마스크 작업시 즉, 노광시 난반사에 의해 감광막 패턴(30)이 일그러지고 (Notching), 깊은 골 지역에는 감광막 잔유물(Residue)(30')이 남게 된다.
따라서, 이러한 감광막 패턴을 식각장벽으로하여 전도막(20)을 패터닝 하면 전도막이 원치 않는 부위에서 단선 되거나 연결되는 현상이 발생하여 소자의 결함 및 제조 실패를 가져오는 원인이 된다.
본 발명은 배선을 형성함에 있어 하부절연막의 평탄화에 관계없이 배선의 표면을 평탄화시켜 패터닝을 위한 후속 리소그라피 공정에서의 공정의 여유도를 증가시키고 표면이 평탄한 도선을 형성시켜 배선의 효율을 증대시키는 반도체 소자의 배선 형성 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 배선 형성 방법에 있어서, 하부절연막 상에 배선용 전도막을 증착하는 단계; 상기 전도막을 표면으로부터 일정두께 화학적기계적연마(CMP : Chemical Mechanical Polishing)하여 평탄화하는 단계; 및 리소그라피 공정을 통해 상기 평탄화된 전도막을 패터닝하여 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
먼저, 제 2A 도 및 제 2B 도는 본 발명의 바람직한 실시예에 따른 금속배선 형성 공정도이다.
먼저, 제 2A 도는 타포로지를 갖는 하부절연막(10)에 CVD 증착 또는 스퍼터링(Sputtering) 증착으로 금속막(20)을 두껍게 형성하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 방법으로 상기 금속막이 평탄화 될 때까지 에치백하되 물론 하부절연막(10)이 노출되지 않도록 에치백한 다음, 마스크 작업을 통해 감광막 패턴(30)을 형성한 상태로서, 너칭 및 감광막 잔류물이 형성되지 않음을 알 수 있다.
이때, 하부절연막은 필요에 따라 열공정을 추가시켜 절연막을 좀 더 평탄화 시킬 수도 있다. 또한, 도면에 도시되지는 않았지만 금속 콘택이 형성된다.
이어서, 제 2B 도는 상기 감광막 패턴(30)을 식각 장벽으로 금속막(20)을 식각하고 감광막을 제거한 상태로서, 단선 및 브릿지 등이 발생하지 않는 원하는 금속 배선이 형성됨을 보여준다.
제 3 도는 본 발명의 다른 실시예에 따라 캐패시터 플레이트 전극이 형성된 상태의 단면도로서, 도면에서 11은 층간절연막, 5는 전하저장전극, 40은 유전막,50은 플레이트전극을 각각 나타낸다.
반도체 메모리 소자의 고집적화로 인해 필요한 캐패시턴스를 얻기 위해서는 전하저장전극의 유효면적을 중대시켜야 함으로, 전하저장전극의 높이는 높아질 수 밖에 없어 타포로지는 심화되게 된다.
따라서, 전하저장전극 상부에 형성되는 플레이트 전극을 패터닝 할 때뿐만 아니라 추후 전하저장전극 및 플레이트 전극 위에 형성될 금속배선 등을 형성할 시 토포로지로 인한 마스크 공정의 어려움을 해결하고 리소그라피 공정의 용이함을 위해 도면에 도시된 바와 같이 플레이트 전극용 폴리실리콘막(50)을 증착한 다음, CMP 방법으로 에치백하여 폴리실리콘막을 평탄화 시킨다.
상기와 같이 본 발명은 반도체 소자 제조 공정중 토포로지가 형성된 하부층 상에 배선을 형성하는 모든 공정에 적용된다.
본 발명은 배선 형성시 도선을 이루는 도체 물질을 CMP에 의하여 평탄화시켜 배선을 이루므로 하층 절연막 등의 평탄화가 필요치 않고 따라서 저온 공정이 가능하므로 소자의 집적도를 높이는데 유리하다. 따라서 소자의 크기를 적게 하여 웨이퍼 한장당 총 다이(die) 수를 늘려 생산 비용을 절감할 수 있다. 또한 도선의 단선(open) 및 단락(short) 불량을 억제하여 반도체 제품의 수율 향상을 가져와 경제적인 효과도 가져온다.
제 1 도는 종래기술을 설명하기 위한 단면도,
제 2A 도 및 제 2B 도는 본 발명의 바람직한 실시예에 따른 금속배선 형성 공정도,
제 3 도는 본 발명의 다른 실시예에 따라 캐패시터 플레이트 전극이 형성된 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10,11 : 하부절연막 20 : 금속막
30 : 감광막 패턴 40 : 유전막
50 : 플레이트전극 5 : 전하저장전극
Claims (4)
- 반도체 소자의 배선 형성 방법에 있어서,하부절연막 상에 배선용 전도막을 증착하는 단계;상기 전도막을 표면으로부터 일정두께 화학적기계적연마(CMP)하여 평탄화하는 단계; 및리소그라피 공정을 통해 상기 평탄화된 전도막을 패터닝하여 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
- 제 1 항에 있어서,상기 전도막은 금속막인 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
- 제 1 항에 있어서,상기 절연막은 토포로지를 갖는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
- 제 1 항에 있어서,상기 전도막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
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