KR100275127B1 - 반도체 소자의 다층 금속 배선 평탄화방법 - Google Patents

Abstract

본 발명은 삼층 이상의 다층 배선구조에서 극복해야 할 가장 심각한 기술적 문제인 단차(topology)해결을 위한 것으로, 금속층간 절연막 두께의 차이를 최대한 줄이고, 또한 평탄화 효과를 크게 향상 시킴은 물로 금속층의 신뢰성에 가장 큰 문제점인 전자이주(Electro Migration)형상을 에치백후 남아있는 고융점 금속으로 이루어진 평탄화용 금속막을 이용하여 억제할 수 있으므로 반도체 소자의 신뢰성 향상에 크게 기여할 수 있는 효과가 있는 반도체 소자의 다층 금속 배선 평탄화 방법에 관한 것이다.

Description

반도체 소자의 다층 금속 배선 평탄화 방법

제 1도 내지 제 4도는 본 발명의 일실시예에 따른 반도체 장지의 금속배선 형성 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

1 : 반도체 기판 2 : 소자분리막

3 : 게이트 전극 4 : TEOS막

5 : BPSG막 6, 10, 17 : 금속막

7, 9, 11, 13 : 절연막 8, 12 : SOG막

14 : 평탄화용 텅스텐막 15, 16 : 포토레지스트

본 발명은 삼층 이상의 다층 배선구조에서 극복해야 할 가장 심각한 기술적 문제인 단차(topology) 해결을 위한 것으로, 특히 반도체 소자의 다층 금속 배선 평탄화 방법에 관한 것이다.

일반적으로 반도체 소자의 고집적화, 다기능화에 따라 미세 다중 배선 구조 형성이 필수적인 기술로 대두되어 왔으나, 미세화에 따라 야기되는 금속층의 신뢰성 문제와 다층화에 따라 발생하는 1㎛ 이상의 심한 단자 문제의 해결이 미세 다층 배선 구조의 실현에 가장 중요한 요소로 대두되고 있다.

다층 배선구조를 이루기 위한 종래 기술의 가장 일반적인 방법은 SOG(spin on glass)막을 에치백(etch back)하는 방법으로써 이는 TEOS 및 SOG를 이용하여 1차 평탄화를 이룬 후 포토레지스트(photoresist)를 이용한 에치백을 실시함으로써 2차 평탄화를 이루는 방법이다.

그러나 전술한 종래의 방법은 웨이퍼의 전단차(global topology)를 격감시켜 리소그래피(lithograghy) 작업을 용이하게 할 수는 있으나, 애치백 공정 후에도 금속층간 절연막의 두께 차이가 어느 정도 존재하게 된다. 따라서, 이후의 금속배선 형성공정에서, 예를 들면 3중 금속배선 형성시 제2 금속막과 제3 금속막의 연결을 위한 콘택홀(contact hole)을 형성하기 위하여 절연막을 식각하는 과정에서 절연막 두께가 두꺼운 곳에 콘택홀이 뚫리지 않거나, 얇은 쪽은 식각으로 인하여 심한 손상이 발생하게 되는 문제점이 있었다.

이러한 종래의 문제점을 해결하기 위한 본 발명은 두꺼운 금속막을 이용하여 삼중 배선 이상에서의 단차 극복을 이루고자 하였고, 전류밀도 손실 및 전자이주(electromigration, EM) 현상 억제를 통한 금속막의 신뢰성 향상을 꾀할 수 있는 반도체 소자의 다층 금속배선 평탄화 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 반도체 기판에 필드산화막, 게이트 산화막, 게이트 전극, TEOS막, BPSG막, 제1 금속막, 제1 절연막, 제1 SOG막, 제2 절연막, 제2 금속막을 차례로 형성하여 이중 금속배선을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제3 절연막, 제2 SOG막 및 제4 절연막을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 텅스텐막, TiW막 또는 TiN 중 어느 하나로 이루어지는 평탄화용 금속막을 형성하는 제3 단계; 상기 평탄화용 금속막 상에 제1 포토레지스트를 도포하고, 상기 제1 포토레지스트 및 상기 평탄화용 금속막을 에치백하여 평탄화시키는 제4 단계; 상기 제1 포토레지스트를 제거하고, 제2 포트레지스트로 이루어지는 콘택 마스크를 형성하는 제5 단계; 식각공정을 실시하여 상기 제2 금속막을 노출시키는 콘택홀을 형성하는 제6 단계; 상기 콘택 마스크를 제거하는 제7 단계; 상기 콘택홀을 통하여 상기 제2 금속막과 연결되는 제3 금속막 패턴을 형성하는 제8 단계; 및 상기 제8 단계 후 상대적으로 단차가 낮은 영역에 잔류하는 상기 평탄화용 금속막을 제거하는 제9 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 상세히 설명한다.

본 발명은 종래 기술의 문제점들로 대두된 리소그래피 공정 및 식각공정의 두 가지 문제점을 동시에 해결하기 위해 두꺼운 금속층을 이용해 에치백 공정을 실시하는 것으로, 제 1 도 내지 제 4 도에서 도면부호 '1'은 반도체 기판, '2'는 소자분리절연막, '3'은 게이트 전극, '4'는 TEOS막, '5'는 BPSG막, '6', '10', '17' 각각은 금속막, '7', '9', '11', '13' 각각은 절연막, '8', '12'는 SOG막, '14'는 평탄화용 텅스텐막, '15', '16'은 포토레지스트를 각각 나타낸다.

먼저, 반도체 기판(1)에 필드산화막(2)을 형성하고, 게이트 산화막(도시하지 않음), 게이트 전극(3), TEOS막(4), BPSG막(5), 제1 금속막(6), 제1 절연막(7), 제1 SOG(8), 제2 절연막(9), 제2 금속막(10)을 형성하여 일반적인 이중 금속배선을 형성한 후, 상기 제2 금속막(10) 상에 제3 절연막(11), 제2 SOG막(12), 제4 절연막(13)을 형성하고 본 발명의 핵심 요소인 평탄화용 텅스텐막(14)을 CVD(chemical vapor deposition)법으로 두껍게 형성하고 재평탄화를 위해 제1 포토레지스트(15)를 도포한다.

이어서, 제 2 도에 나타낸 바와 같이 단차를 줄이기 위해 상기 제1 포토레지스트(15) 및 평탄화용 텅스텐막(14)을 에치백한 후, 제1 상기 포토 레지스트(15)를 벗겨내고 제2 금속막(10)과 연결되는 콘택홀을 형성하기 위해 제2 포토레지스트(16)를 도포하고 콘택 마스크인 제2 포토레지스트(16)패턴을 형성한다.

이와 같이 제2 포토레지스트(16) 패턴 형성 후, 필드산화막(2) 상부의 상대적으로 단차가 높은 콘택 영역(A)에서는 제4 절연막(13)이 노출되고, 단차가 낮은 영역(B)에는 평탄화용 텅스텐막(14)이 노출된다.

다음으로 제3도에 도시한 바와 같이, 평탄화용 텅스텐막(14), 제4 절연막(13), 제2 SOG막(12), 제3 절연막(11)을 선택적으로 식각하여 상대적으로 단차가 높은 영역(A)과 낮은 영역(B) 각각에 콘택홀을 형성함으로써 제2 금속막(10)을 노출시킨다.

상기 콘택홀 형성시 단차가 낮은 영역(B)의 식각물질은 차례로 평탄화용 텅스텐막(14), 제4 절연막(13), 제2 SOG막(12) 및 제3 절연막(11)이고, 단차가 높은 영역의 식각물질은 제4 절연막(13), 제2 SOG막(12) 및 제3 절연막(11)이다. 단차가 낮은 영역(B)의 평탄화용 텅스텐막(14) 식각이 진행되는 동안 노출되어 있는, 필드산화막 상부 단차가 높은 영역(A)의 제4 절연막(13)은 텅스텐과 식각 특성이 상이하기 때문에 식각에 의한 손상은 크게 일어나지 않는다.

이후, 콘택홀 내에 제3 금속막(17)을 증착하고 패터닝하여 제2 금속막(10)과 콘택되는 제3 금속막(17) 패턴을 형성한다. 이때, 상기 제3 금속막(17) 형성 후, 단차가 낮은 쪽에 남아있는 평탄화용 금속막(14) 제거를 위해 상기 금속막(17) 패턴을 소정 크기로 형성한다.

다음으로, 제 4 도에 도시한 바와 같이 잔류하는 평탄화용 텅스텐막(14)을 제거한다. 이와 같은 과정에서 단차가 높은 쪽은 층간절연막(13)이 약간 식각되지만 금속과 산화막 사이의 식각선택률 차이 때문에 문제되지 않는다.

상기 설명한 본 발명에서의 평탄화용 금속막은 텅스텐 뿐 아니라 TiW, TiN 등도 사용 가능하다.

상기와 같이 이루어지는 본 발명은 금속층간 절연막 두께의 차이를 최대한 줄이고, 또한 평탄화용 효과를 크게 향상시킴을 물론 금속층의 신뢰성에 가장 큰 문제점인 전자이주(EM) 현상을 에치백 후 남아있는 고융점·금속으로 이루어진 평탄화용 금속막을 이용하여 억제할 수 있으므로 반도체 소자의 신뢰성 향상에 크게 기여할 수 있는 효과가 있다.

Claims (1)

1. 반도체 기판에 필드산화막, 게이트 산화막, 게이트 전극, TEOS막, BPSG막, 제1금속막, 제1 절연막, 제1 SOG막, 제2 절연막, 제2 금속막을 차례로 형성하여 이중 금속배선을 형성하는 제1 단계 ;

   상기 제1 단계가 완료된 전체 구조 상에 제3 절연막, 제2 SOG막 및 제4 절연막을 형성하는 제2 단계 ;

   상기 제2 단계가 완료된 전체 구조 상에 텅스텐막, TiW막 또는 TiN중 어느 하나로 이루어지는 평탄화용 금속막을 형성하는 제3 단계 ;

   상기 평탄화용 금속막 상에 제1 포토레지스트를 도포하고, 상기 제1 포토레지스트 및 상기 평탄화용 금속막을 에치백하여 평탄화시키는 제4 단계 ;

   상기 제1 포토레지스트를 제거하고, 제2 포토레지스트로 이루어지는 콘택 마스크를 형성하는 제5 단계 ;

   식각공정을 실시하여 상기 제2 금속막을 노출시키는 콘텍홀을 형성하는 제6 단계 ;

   상기 콘택마스크를 제거하는 제7 단계 ;

   상기 콘택홀을 통하여 상기 제2 금속막과 연결되는 제3 금속말 페턴을 형성하는 제8 단계; 및

   상기 제8 단계 후 상대적으로 단차가 낮은 영역에 잔류하는 상기 평탄화용 금속막을 제거하는 제9 단계

   를 포함하는 반도체 소자 제조 방법.