KR20010088091A - 반도체 장치의 평탄화 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 평탄화 방법에 관한 것으로서, 상세하게는 선폭이 넓은 금속 패턴 상에 스핀 온 글래스의 잔류물이 남지 않도록 하는 평탄화 방법에 관한 것이다.
이를 위한 본 발명의 반도체 장치의 평탄화 방법은 반도체 기판 상에 1차금속배선을 침적시키고, 상기 1차 금속배선의 양측벽에 메탈 스페이서를 형성하는 단계와, 상기의 결과물상에 1차 층간 절연막을 덮는 단계, 상기 1차 층간 절연막상에 스핀 온 글래스를 덮는 단계와, 상기 스핀 온 글래스를 에치백시키는 단계를 구비하는 것을 포함한다.
이 발명에 의하면 스페이서로 인하여, 선폭이 넓은 금속 배선 위의 스핀 온 글래스가 완전하게 제거되므로 선폭이 넓은 금속 배선 상에 콘택 형성시 스핀 온 글래스가 콘택홀에 노출되지 않게 되어 잔류 스핀 온 글래스에 함유된 수분에 의해 콘택 금속의 부식등의 문제를 해결할 수 있다.

Description

반도체 장치의 평탄화 방법{ Method for Planarization Device of Semiconductor }
본 발명은 반도체 장치의 평탄화 방법에 관한 것으로서, 특히 스핀 온 글래스를 사용하여 금속 배선층 사이의 절연막을 평탄화시키는 방법에 관한 것이다.
반도체 장치의 고집적화로 인한 소자 크기의 감소와 그에 따른 복잡한 기능의 집적회로 구현을 위해 필요한 반도체 제조 공정에서 반드시 해결되어져야 할 문제 중의 하나가 평탄화(planarization)과정이다.
절연층을 평탄화하기 위한 방법으로는 붕소(B)와 인(P)이 도우프된 실리케이트 글래스(Brophosilicate Glass, 이하 BPSG) 리플로우(reflow)방법, 스핀 온 글래스 (Spin on Glass) 에치백(etch-back)방법 등이 있다. BPSG 리플로우 방법은 반도체 기판 표면에 BPSG 막을 적층한 후 열처리하여 평탄화하는 방법이며, 스핀 온 글래스 에치백 방법은 회로 패턴층이 형성된 절연층 위에 스핀 온 글래스 막을 추가로 도포한 후, 에치백하여 평탄도를 개선하는 방법이다.
상기 스핀 온 글래스 에치백에 의한 평탄화는 크게, 스핀 온 글래스 에치백 방법과 스핀 온 글래스 비(non) 에치백 방법의 두가지로 분류할 수 있으나, 신뢰성 측면에서 현재 주로 사용하고 있는 방법은 샌드위치 구조의 스핀 온 글래스 에치백 방법이다.
제1a도 내지 제1e도는 종래의 샌드위치 구조를 갖는 스핀 온 글래스 에치백에 의한 층간절연막 평탄화방법을 설명하기 위한 단면도들이다.
먼저, 절연막(21)및 알루미늄과 같은 금속물질로 이루어진 1차 금속배선(23)이 형성되어 있는 반도체기판(20) 전면에 1차 층간 절연막(Intermetal Dielectric)을 퇴적하여 하부 절연막(25)을 형성한다. 이어서, 상기 하부 절연막(25)이 형성된 결과물 전면에 스핀 온 글래스(27)로 도포한 후(제1c도), 상기 스핀 온 글래스(27)를 에치백한다. 다음에, 상기 결과물 전면에 2차 층간 절연막을 침적하여 상부 절연막(29)을 형성한 후(제1e도), 상부 절연막상에 감광막(도면에 도시하지 않음)을 도포하고 상기 감광막을 선택적으로 식각하여 1차 금속 배선(23)의 표면이 노출되도록 비아(30)를 형성한다. 이어서, 노출된 1차 금속 배선(23)을 포함한 전면에 2차 금속층을 형성한 다음, 상기 2차 금속층을 선택적으로 식각하여 2차 금속배선 (31)을 형성한다.
그러나, 이러한 종래의 기술의 경우 도1e의 선폭이 넓은 1차 금속 배선(23b) 상에 스핀 온 글래스(27)가 완전하게 제거되지 않고 잔류하게 된다.
선폭이 좁은 1차 금속 배선들(23a)이 형성된 영역에서는 주변에 곡부가 형성되어 있으므로 스핀 온 글래스(27)가 곡부로 흘러들어가 금속 배선 상에는 상대적으로 코우팅량이 줄어들게 된다.
그러나, 선폭이 넓은 금속 배선(23b) 상에서는 주변에 곡부가 멀리 떨어져 있기 때문에 상대적으로 스핀 온 글래스(27) 코우팅량이 많이 남게 되므로 두께가 두껍게 형성되게 된다.
따라서, 코우팅된 스핀 온 글래스(27)를 에치백하게 되면 선폭이 좁은 금속 배선(23a)상의 스핀 온 글래스(27)가 완전히 제거되지만 선폭이 넓은 금속 배선(23b) 상에서는 스핀 온 글래스(27)가 완전히 제거되지 않고 남게 된다.
이와 같이, 넓은 선폭의 금속 배선(23b) 상에 남게 되는 잔류 스핀 온 글래스(27)는 비아(30) 형성시 제2 및 제1 층간 절연막의 식각 선택비가 달라서 비아(30) 내에 돌출되어 남게 될 경우에는 비아(30)내에 금속이 채워지는 것을 방해하는 장애물로 작용하게 되므로 콘택 실패를 유발시키거나, 노출된 스핀 온 글래스(27)전체 소자의 신뢰도에 치명적인 영향을 미치게 된다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로 종래의 에치백 공정 이후에 선폭이 넓은 금속 배선 위에 남아 있는 스핀 온 글래스를 완전하게 제거할 수 있는 평탄화방법을 제공하는 데 목적이 있다.
제1a도 내지 제1e도는 종래의 평탄화 공정을 나타낸 공정단면도.
제2a도 내지 제 2e도는 본 발명의 평탄화 공정을 나타낸 공정단면도.
＊ 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 절연막
23a,23b : 1차 금속 배선 24 : 스페이서
25 : 1차 층간 절연막 27,28 : 스핀 온 글래스
29 : 2차 층간 절연막 30 : 콘택홀
31 : 2차 금속 배선
이와 같은 목적을 달성하기 위한 본 발명의 반도체 장치의 평탄화 방법은 반도체 기판 상에 1차 금속배선을 형성하는 단계와, 상기 1차 금속배선의 양측벽에 스페이서를 형성하는 단계, 상기 결과물상에 1차 층간 절연막을 덮는 단계, 상기 1차 층간 절연막 상에 스핀 온 글래스를 덮는 단계, 상기 스핀 온 글래스를 에치백시키는 단계 및 상기 에치백 후 2차 층간 절연막을 퇴적시키는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2a도 내지 제2e도에 본 발명의 실시예에 의한 반도체 장치의 평탄화방법을 공정순서에 따라 도시하였다.
먼저, 제2a도에 도시된 바와 같이 반도체 기판(20)상에 능동소자, 예컨대 트랜지스터를 형성한 다음, 후속공정에서 형성될 금속배선과 절연을 위하여 상기 소자가 형성된 반도체 기판(20) 전면에 절연물질을 침적하여 절연막(21)을 형성한다. 이어서 상기 절연막 상에 금속물질, 예컨대 알루미늄을 침적하고 이를 리소그라피공정으로 패터닝함으로써 1차 금속배선(23)을 형성한다. 이때, 금속의 두께는 약 6000Å으로 한다.
다음에, 제2b도에 도시된 바와 같이 상기 1차 금속배선(23)이 형성된 결과물에 절연물질, 예컨대 산화막을 침적하여 희생 절연막을 형성하고 이방성 식각하여 금속배선(23)의 양측벽에 스페이서(24)를 형성 한다.
제2c도는 상기 스페이서(24)가 형성된 결과물 전면에 절연물질, 예컨대 1차 층간 절연막(25)을 침적하여 하부 절연막을 형성하는 데, 그 위에 스핀 온 글래스(28)를 코우팅하는 단계를 도시한다. 이때, 스핀 온 글래스(28)가 상기 1차 층간절연막(25) 위에 약 1800Å의 두께로 쌓이도록 코우팅을 하고, 상기 스핀 온 글래스(28) 코우팅 후에, 한번 더 스핀 온 글래스가 약 1800Å의 두께로 쌓이도록 침적시킨다. 상기 스핀 온 글래스(28)는 선폭이 좁은 1차 금속 배선 영역(23a)에서도 스페이서(24)에 의해 곡부가 깊게 형성되지 않으므로 곡부로 흘러들어가는 양이 줄어들게 되어 선폭이 넓은 금속 배선(23b) 상의 코우팅량과 유사한 코우팅량을 유지하게 된다.
즉, 스핀 온 글래스(28)는 결과물 총체적으로 선폭의 넓고 좁음에 관계없이 균일한 두께로 도포되게 되는 것이다.
제2d도는 상기 스핀 온 글래스(28)를 에치백함으로써 그 표면을 평탄화하는 단계를 도시한다. 이때, 스핀 온 글래스(28)는 약 3400Å두께 정도 에치된다. 따라서, 곡부에만 스핀 온 글래스(28)가 남게 되고 금속 배선 상의 스핀 온 글래스(28)는 완벽하게 제거되는 것이다.
제2e도는 상기 결과물 전면에 2차 층간 절연막을 침적하여 상부 절연막(29)을 형성하는 단계를 도시한다. 상기 상부 절연막(29)을 형성한후, 상부 절연막(29)상에 감광막(도면에 도시하지 않음)을 도포하고 상기 감광막을 선택적으로 식각하여 1차 금속 배선(23)의 표면이 노출되도록 비아(30)를 형성한다. 이어서, 2차 금속층을 형성한다음, 상기 2차 금속층을 선택적으로 식각하여 2차 금속 배선(31)을 형성한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에서는 하부 금속 배선의 측벽에 스페이서를 형성함으로써 곡부의 깊이를 얕게 형성하여서, 곡부로 흘러드는 스핀 온 글래스량을 감소시킨다.
따라서, 선폭의 넓고 좁음에 관계없이 균일한 두께로 스핀 온 글래스막이 코우팅되므로 금속 배선 상에서 스핀 온 글래스를 완벽하게 제거할 수 있어서, 콘택 형성시 스핀 온 글래스가 노출되는 문제를 해결하여 디바이스의 수율이 좋아지는 효과를 볼 수 있다.

Claims (1)

  1. 반도체 기판 상에 형성된 1차 금속배선의 양측벽에 스페이서를 형성하는 단계 ;
    상기 결과물 상에 1차 층간 절연막을 덮는 단계 ;
    상기 1차 층간 절연막 상에 스핀 온 글래스를 덮는 단계 ;
    상기 스핀 온 글래스를 에치백시키는 단계 ; 및
    상기 에치백 후 2차 층간 절연막을 퇴적시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
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