KR100249018B1 - 접촉홀 형성 방법 - Google Patents
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Abstract
본 발명은 접촉홀 형성 방법에 관한 것으로서, 하부 도전층이 형성된 기판 상에 층간절연막을 형성하는 공정과, 상기 하부 도전층과 대응하는 부분의 층간절연막을 소정 깊이로 패터닝하여 제 1 접촉홀을 형성하는 공정과, 상기 제 1 접촉홀의 측면에 측벽을 형성하는 공정과, 상기 측벽을 마스크로 사용하여 상기 하부 도전층과 대응하는 부분의 잔여층간절연막을 패터닝하여 상기 하부 도전층을 노출시키는 제 2 접촉홀을 형성하는 공정을 구비한다. 따라서, 본 발명은 층간절연막에 소정 깊이로 제 1 접촉홀을 형성하고, 식각선택비가 다른 측벽을 상기 제 1 접촉홀에 형성하고, 상기 측벽을 사용하여 제 2 접촉홀을 형성하는 방법으로 슬롭형의 미세한 접촉홀의 형성이 용이하고, 접촉홀 내의 폴리머로 인한 접촉 저항을 개선하며, 상기 접촉홀을 채우는 상부 배선의 형성이 용이한 이점이 있다.
Description
본 발명은 접촉홀 형성 방법에 관한 것으로서, 특히, 고집적화에 따른 미세한 접촉홀의 형성 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 단위소자의 크기가 감소되고 금속배선의 선폭이 감소되고, 선간거리 또한 감소되어 갔다. 이에 따라, 접촉홀(contact hole)이 직경이 작고 깊이 방향이 큰, 즉, 종횡비(aspect ratio)가 커지게 되었다.
도 1a 내지 도 1b는 종래 기술에 따른 접촉홀 형성 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이 기판(11)에 하부 도전층(13)을 형성하고, 상기 기판(11) 상에 SOG(Spin On Glass : SOG), TEOS(Tetra ethyl Ortho Silicate : TEOS), USG(Undoped Silicate Glass : USG) 또는 BPSG(Boronphospho Silicate Glass : BPSG) 등을 두껍게 증착하여 평탄한 층간절연막(14)을 형성하고, 상기 층간절연막(14) 상에 포토레지스트(15)를 도포하고, 노광 및 현상하여 상기 하부 도전층(13)과 대응하는 부분의 층간절연막(14)의 소정 부분을 노출시키는 포토레지스트(15) 패턴을 형성한다. 상기에서 기판(11)은 반도체기판에 형성된 불순물영역 및 게이트를 포함하는 트랜지스터가 형성된 기판(11)이고, 상기 하부 도전층(13)은 상기 반도체기판에 형성된 불순물영역이거나 하부의 배선층을 포함한다.
그리고, 도 1b와 같이 상기 포토레지스트(15) 패턴을 마스크로 사용하여 소정 부분 노출된 상기 층간절연막(14)을 식각하여 상기 하부 도전층(13)의 소정 부분을 노출시키는 접촉홀(17)을 형성하고, 상기 잔류하는 포토레지스트(15)를 제거한다. 상기에서, 하부 도전층(13)이 반도체기판에 형성된 불순물영역이면 상기 접촉홀(17)은 콘택 홀(contact hole)이고, 또, 상기 하부 도전층(13)이 하부 배선층이라면 상기 접촉홀(17)은 비아 홀(via hole)이 된다.
이후공정으로 도시하지 않았지만 상기 층간절연막 상에 상기 접촉홀을 채우는 알루미늄(Al), 텅스턴(W) 또는 구리(Cu)와 같은 도전물질을 증착하여 상기 하부 도전층과 전기적으로 연결되는 플러그 및 상부 배선층을 형성한다.
상술한 바와 같이 종래에는 하부 도전층이 형성된 기판 상에 층간절연막을 형성하고, 상기 층간절연막 상에 포토레지스트를 도포하고, 노광 및 현상하여 상기 하부 도전층과 대응하는 부분의 층간절연막을 노출시키고, 상기 층간절연막을 패터닝하여 상기 하부 도전층을 노출시키는 접촉홀을 형성하였다.
그러나, 상술한 종래의 방법으로는 약 0.05㎛ 이하의 접촉홀의 형성이 어렵고, 또한, 상기 접촉홀을 형성하기 위한 식각시 접촉홀 내에 폴리머가 발생하여 이후공정으로 하부 도전층과 전기적으로 연결되는 상부 배선층을 형성하였을 때 상기 폴리머로 인해 접촉 저항이 증가되고, 종횡 비가 큰 상기 접촉홀 내에 하부 도전층과 연결하기 위해 도전물질을 사용하여 플러그, 또는 금속 배선층을 형성할 때, 상기 접촉홀 내에 도전물질을 채우는 기술에 한계가 있었다.
따라서, 본 발명의 목적은 미세한 접촉홀을 용이하게 형성하여 상부 배선의 형성을 용이하게 할 수 있는 접촉홀 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 접촉홀 형성 방법은 하부 도전층이 형성된 기판 상에 층간절연막을 형성하는 공정과, 상기 하부 도전층과 대응하는 부분의 층간절연막을 소정 깊이로 패터닝하여 제 1 접촉홀을 형성하는 공정과, 상기 제 1 접촉홀의 측면에 측벽을 형성하는 공정과, 상기 측벽을 마스크로 사용하여 상기 하부 도전층과 대응하는 부분의 잔여층간절연막을 패터닝하여 상기 하부 도전층을 노출시키는 제 2 접촉홀을 형성하는 공정을 구비한다.
도 1a 내지 도 1b는 종래 기술에 따른 접촉홀 형성 방법을 도시하는 공정도.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 접촉홀 형성 방법을 도시하는 공정도.
＜도면의 주요 부분에 대한 부호의 간단한 설명＞
21 : 기판 23 : 하부 도전층
24 : 층간절연막 27 : 측벽
28 : 접촉홀
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 접촉홀 형성 방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이 기판(21)에 하부 도전층(23)을 형성하고, 상기 기판(23) 상에 SOG(Spin On Glass : SOG), TEOS(Tetra ethyl Ortho Silicate : TEOS), USG(Undoped Silicate Glass : USG) 또는 BPSG(Boronphospho Silicate Glass : BPSG) 등을 두껍게 증착하여 평탄한 층간절연막(24)을 형성하고, 상기 층간절연막(24) 상에 포토레지스트(25)를 도포하고, 노광 및 현상하여 상기 하부 도전층(23)과 대응하는 부분의 층간절연막(24)의 소정 부분을 노출시키는 포토레지스트(25) 패턴을 형성한다. 상기에서 기판(21)은 반도체기판에 형성된 불순물영역 및 게이트를 포함하는 트랜지스터가 형성된 기판(21)이고, 상기 하부 도전층(23)은 상기 반도체기판에 형성된 불순물영역이거나 하부의 배선층을 포함한다.
그리고, 도 2b와 같이 상기 포토레지스트(25) 패턴을 마스크로 사용하여 상기 층간절연막(24)을 소정의 두께로 패터닝하여 제 1 접촉홀(26)을 형성한다. 상기에서 제 1 접촉홀(26)의 깊이는 상기 층간절연막(24) 두께의 1/2 이상이 되도록 형성한다. 상기 제 1 접촉홀(26)이 형성된 층간절연막(24) 상에 종래의 플러그용 도전물질인 불순물이 도핑된 다결정실리콘, 또는, 금속배선용 도전물질인 텅스턴(W), 알루미늄(Al), 구리(Cu) 등과 같은 상기 층간절연막(24)과 식각선택비가 큰 물질을 증착하고, 에치백하여 상기 층간절연막(24)에 형성된 제 1 접촉홀(26)의 측면에 측벽(27)을 형성한다.
그 다음으로 도 2c에 나타낸 바와 같이 상기 제 1 접촉홀(26)의 측벽(27)을 마스크로 사용하여 상기 하부 도전층(23) 상의 잔류하는 층간절연막(24)을 식각하여 상기 하부 도전층(23)의 소정 부분을 노출시키는 상기 제 1 접촉홀(26)과 연결된 제 2 접촉홀(28)을 형성한다. 상기와 같이, 제 1 접촉홀(26)의 측벽(27)을 마스크로 사용하여 상기 하부 도전층(23) 상에 잔류하는 층간절연막(24)의 식각을 통해 연결된 상기 제 1 및 제 2 접촉홀(26)(28)은 제 2 접촉홀(28) 하부 쪽의 폭이 제 1 접촉홀(26) 상부 쪽의 폭보다 미세한 슬롭 프로파일(slope profile)을 갖게 된다. 상기에서, 하부 도전층(23)이 반도체기판에 형성된 불순물영역이면 상기 제 2 접촉홀(28)은 콘택 홀(contact hole)이고, 또, 상기 하부 도전층(23)이 하부 배선층이라면 상기 제 2 접촉홀(28)은 비아 홀(via hole)이 된다.
이후공정으로 도시하지 않았지만 상기 층간절연막 상에 상기 슬롭 프로파일을 갖는 접촉홀을 채우도록 알루미늄(Al), 텅스턴(W) 또는 구리(Cu)와 같은 도전물질을 증착하여 상기 하부 도전층과 전기적으로 연결되는 상부 배선층을 형성한다.
상술한 바와 같이 본 발명은 하부 도전층을 갖는 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 소정 깊이로 패터닝하여 제 1 접촉홀을 형성한 후, 상기 제 1 접촉홀에 측벽을 형성하여 상기 측벽을 마스크로 슬롭형의 접촉홀을 형성한다.
따라서, 본 발명은 층간절연막에 소정 깊이로 제 1 접촉홀을 형성하고, 식각선택비가 다른 측벽을 상기 제 1 접촉홀에 형성하고, 상기 측벽을 사용하여 제 2 접촉홀을 형성하는 방법으로 슬롭형의 미세한 접촉홀의 형성이 용이하고, 접촉홀 내의 폴리머로 인한 접촉 저항을 개선하며, 상기 접촉홀을 채우는 상부 배선의 형성이 용이한 이점이 있다.
Claims (3)
- 하부 도전층이 형성된 기판 상에 층간절연막을 형성하는 공정과,상기 하부 도전층과 대응하는 부분의 층간절연막을 소정 깊이로 패터닝하여 제 1 접촉홀을 형성하는 공정과,상기 제 1 접촉홀의 측면에 측벽을 형성하는 공정과,상기 측벽을 마스크로 사용하여 상기 하부 도전층과 대응하는 부분의 잔여층간절연막을 패터닝하여 상기 하부 도전층을 노출시키는 제 2 접촉홀을 형성하는 공정을 구비하는 접촉홀 형성 방법.
- 청구항 1에 있어서 상기 제 1 접촉홀의 깊이는 상기 층간절연막 두께의 1/2 이상인 접촉홀 형성 방법.
- 청구항 1에 있어서 상기 제 1 접촉홀의 측벽은 플러그를 형성하는 도전물질, 또는 금속 배선을 형성하는 도전물질을 사용하는 접촉홀 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970067205A KR100249018B1 (ko) | 1997-12-10 | 1997-12-10 | 접촉홀 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970067205A KR100249018B1 (ko) | 1997-12-10 | 1997-12-10 | 접촉홀 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990048483A KR19990048483A (ko) | 1999-07-05 |
| KR100249018B1 true KR100249018B1 (ko) | 2000-03-15 |
Family
ID=19526855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970067205A KR100249018B1 (ko) | 1997-12-10 | 1997-12-10 | 접촉홀 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100249018B1 (ko) |
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1997
- 1997-12-10 KR KR1019970067205A patent/KR100249018B1/ko not_active IP Right Cessation
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