KR100524907B1 - 반도체장치의 금속배선 형성방법 - Google Patents

반도체장치의 금속배선 형성방법 Download PDF

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Abstract

반도체 장치의 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 금속 배선층을 형성한다. 상기 금속 배선층 위에 식각 저지용 절연막을 형성한다. 상기 식각 저지용 절연막 및 금속 배선층을 패터닝하여 각각 식각 저지용 절연막 패턴으로 덮인 복수의 금속 배선 패턴을 형성한다. 상기 금속 배선 패턴들 사이에 평탄화된 저유전막을 형성한다.

Description

반도체 장치의 금속 배선 형성 방법{Metalliation method for semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 금속 배선 형성 방법에 관한 것이다.
반도체 장치가 고집적화 또는 고속화됨에 따라 디자인 룰(design rule)이 1/4 마이크론(quarter micron) 이하로 감소하고 있다. 이에 따라, 금속 배선의 폭 또는 금속 배선간의 간격이 감소하고 있다. 금속 배선의 폭이 감소함에 따라 금속 배선의 저항이 상대적으로 증가하고 있으며, 금속 배선간의 간격이 감소함에 금속 배선간의 기생 커패시턴스(capacitance)가 증가하고 있다. 이러한 저항의 증가 또는 기생 커패시턴스의 증가는 반도체 장치의 속도를 크게 감소시킬 수 있다.
상기한 금속 배선간의 커패시턴스가 증가하는 것을 억제하기 위해서는 층간 절연 물질(interlayered dielectric material) 또는 금속간 절연 물질(intermetallic dielectric material) 등으로 낮은 유전 상수를 가지는 절연 물질을 사용하는 것이 요구된다.
도 1a 내지 도 1e는 종래의 금속 배선 구조의 문제점을 설명하기 위해서 도시한 단면도들이다.
도 1a를 참조하면, 트랜지스터(도시 생략)가 형성된 반도체 기판(10)상에 금속 배선을 형성하기 위하여 금속 배선 패턴(20)을 형성한다.
도 1b를 참조하면, 상기 금속 배선 패턴(20)이 형성된 결과물상에 상기 금속 배선 패턴(20)간의 커패시턴스를 낮추기 위하여 유동성이 우수한 저유전율의 절연막, 즉 저유전막(30)을 형성한다. 이 때, 상기 금속 배선 패턴(20)중 상면이 넓은 면적을 가지는 금속 배선 패턴(20)과, 상면이 좁은 면적을 가지는 금속 배선 패턴(20)에서 각각 상기 저유전막(30)에 의하여 형성되는 프로파일이 다르게 나타난다. 즉, 상면이 좁은 면적을 가지는 금속 배선 패턴(20)상에는 상기 저유전막(30)이 낮은 두께로 형성되고, 상면이 넓은 면적을 가지는 금속 배선 패턴(20)상에는 상기 저유전막(30)이 두꺼운 두께로 형성된다.
도 1c를 참조하면, 상기 저유전막(30) 위에 금속층간절연막(40)을 형성한다.
도 1d를 참조하면, 상기 금속층간절연막(40) 위에 콘택 형성에 필요한 포토레지스트 패턴(50)을 형성한다.
도 1e를 참조하면, 상기 포토레지스트 패턴(50)을 식각 마스크로 하여 상기 금속층간절연막(40) 및 저유전막(30)을 이방성 식각하여 상기 금속 배선 패턴의 상면을 일부 노출시키는 콘택홀(H1)을 형성한다. 이 때, 도 1b를 참조하여 설명한 바와 같이, 상면이 좁은 면적을 가지는 금속 배선 패턴(20)상에는 상기 저유전막(30)이 낮은 두께로 형성되고, 상면이 넓은 면적을 가지는 금속 배선 패턴(20)상에는 상기 저유전막(30)이 두꺼운 두께로 형성되어 있으므로, 상면이 좁은 면적을 가지는 금속 배선 패턴(20)상에 과도 식각의 정도가 심하게 나타나거나, 도 1e에 도시된 바와 같이 상면이 넓은 면적을 가지는 금속 배선 패턴(20)상에서 상기 저유전막(30)이 완전히 식각되지 않고 남아 있어서 콘택홀이 완전히 오픈되지 않는 현상이 발생된다. 따라서, 이와 같은 현상이 발생되면 상기 콘택홀(H1) 내에 도전 물질을 채워서 콘택(60)을 형성하더라도 콘택(60)이 상기 금속 배선 패턴(20)까지 연결되지 않는 부분이 생기므로 완전한 금속 배선을 형성할 수 없게 된다.
본 발명의 목적은 상기한 종래의 문제점을 극복하기 위한 방법을 제공하고자 하는 것으로서, 금속 배선 패턴들의 다양한 면적에 상관없이 완전한 금속 배선을 형성할 수 있는 반도체 장치의 금속 배선 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 금속 배선 형성 방법에서는 반도체 기판상에 금속 배선층을 형성한다. 상기 금속 배선층 위에 식각 저지용 절연막을 형성한다. 상기 식각 저지용 절연막 및 금속 배선층을 패터닝하여 각각 식각 저지용 절연막 패턴으로 덮인 복수의 금속 배선 패턴을 형성한다. 상기 금속 배선 패턴들 사이에 평탄화된 저유전막을 형성한다.
상기 금속 배선층은 Al 및 Cu로 이루어지는 군에서 선택되는 어느 하나로 형성된다.
상기 식각 저지용 절연막은 SiN 및 SiON으로 이루어지는 군에서 선택되는 어느 하나로 형성된다.
상기 식각 저지용 절연막은 300∼1000Å의 두께로 형성된다.
상기 저유전막을 형성하는 단계는 상기 복수의 금속 배선 패턴이 형성된 결과물상에 저유전 물질을 증착하여 상기 금속 배선 패턴들 사이의 공간을 채우는 단계와, 상기 식각 저지용 절연막 패턴을 식각 저지층으로 하여 상기 저유전 물질을 CMP(Chemical Mechanical Polishing) 방법에 의하여 연마하는 단계를 포함한다.
상기 저유전막을 형성하는 단계 후에, 상기 평탄화된 저유전막 및 식각 저지용 절연막 패턴 위에 금속층간절연막을 형성한다. 사진 식각 공정을 이용하여 상기 금속층간절연막 및 식각 저지용 절연막 패턴을 식각하여 상기 금속 배선 패턴의 상면을 일부 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내에 도전 물질을 채워서 콘택을 형성한다.
본 발명에 의하면, 금속 배선층 위에 식각 저지용 절연막을 형성하고, 이 식각 저지용 절연막을 식각 저지층으로 하여 저유전막을 평탄화하는 공정을 행하므로, 금속 배선 패턴들의 다양한 면적에 상관없이 완전한 금속 배선을 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 트랜지스터(도시 생략)가 형성된 반도체 기판(100)상에 예를 들면 Al 또는 Cu로 이루어지는 금속 배선층(110)을 형성하고, 그 위에 식각 저지용 절연막(120), 예를 들면 SiN막 또는 SiON막을 300∼1000Å의 두께로 형성한다.
도 2b를 참조하면, 상기 식각 저지용 절연막(120) 및 금속 배선층(110)을 패터닝하여 각각 식각 저지용 절연막 패턴(120a)으로 덮인 복수의 금속 배선 패턴(110a)을 형성한다.
도 2c를 참조하면, 상기 복수의 금속 배선 패턴(110a)이 형성된 결과물상에 저유전 물질을 증착하여 상기 각각의 금속 배선 패턴(110a) 사이의 공간을 채우는 저유전 물질막(130)을 형성한다.
도 2d를 참조하면, 상기 식각 저지용 절연막 패턴(120a)을 식각 저지층으로 하여 상기 저유전 물질막(130)을 CMP(Chemical Mechanical Polishing) 방법에 의하여 연마하여, 상기 각각의 금속 배선 패턴(110a) 사이에 평탄화된 저유전막(130a)을 형성한다.
도 2e를 참조하면, 상기 평탄화된 저유전막(130a) 및 식각 저지용 절연막 패턴(120a) 위에 금속층간절연막(140)을 형성한다.
도 2f를 참조하면, 상기 금속층간절연막(140) 위에 포토레지스트 패턴(150)을 형성하고, 이를 식각 마스크로 하여 상기 금속층간절연막(140) 및 식각 저지용 절연막 패턴(120a)을 이방성 식각하여, 상기 금속 배선 패턴(110a)의 상면을 일부 노출시키는 콘택홀(H2)을 형성한다. 이 때, 상기 금속 배선 패턴(110a)상에 형성된 식각 저지용 절연막 패턴(120a)을 사용하여 상기 각각의 금속 배선 패턴(110a) 사이에 상기 저유전막(130a)을 형성하였으므로, 상기 콘택홀(H2)이 형성될 때 불균일한 절연막 분포에 의하여 콘택홀이 완전히 오픈되지 않거나, 과도 식각이 심하게 발생되는 문제를 방지할 수 있다.
그 후, 상기 콘택홀(H2) 내에 도전 물질을 채워서 콘택(160)을 형성한다.
상기한 바와 같이, 본 발명에 의하면 금속 배선층 위에 식각 저지용 절연막을 형성하고, 이 식각 저지용 절연막을 식각 저지층으로 하여 저유전막을 평탄화하는 공정을 행하므로, 금속 배선 패턴들의 다양한 면적에 상관없이 완전한 금속 배선을 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 내지 도 1e는 종래의 금속 배선 구조의 문제점을 설명하기 위해서 도시한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 비람직한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판, 110 : 금속 배선층
110a : 금속 배선 패턴, 120 : 식각 저지용 절연막
120a : 식각 저지용 절연막 패턴, 130 : 저유전 물질막
130a : 평탄화된 저유전막, 140 : 금속층간절연막
150 : 포토레지스트 패턴, 160 : 콘택

Claims (4)

  1. (a) 반도체 기판상에 금속 배선층을 형성하는 단계와,
    (b) 상기 금속 배선층 위에 식각 저지용 절연막을 형성하는 단계와,
    (c) 상기 식각 저지용 절연막 및 금속 배선층을 패터닝하여 각각 식각 저지용 절연막 패턴으로 덮인 복수의 금속 배선 패턴을 형성하는 단계와,
    (d) 상기 복수의 금속 배선 패턴이 형성된 결과물상에 저유전 물질을 증착하여 상기 금속 배선 패턴들 사이의 공간을 채운 후, 상기 식각 저지용 절연막 패턴을 식각 저지층으로 하여 상기 저유전 물질을 CMP(Chemical Mechanical Polishing) 방법에 의하여 연마함으로써 상기 금속 배선 패턴들 사이에 평탄화된 저유전막을 형성하는 단계와,
    (e) 상기 평탄화된 저유전막 및 식각 저지용 절연막 패턴 위에 금속층간절연막을 형성하는 단계와,
    (f) 사진 식각 공정을 이용하여 상기 금속층간절연막 및 식각 저지용 절연막 패턴을 식각하여 상기 금속 배선 패턴의 상면을 일부 노출시키는 콘택홀을 형성하는 단계와,
    (g) 상기 콘택홀 내에 도전 물질을 채워서 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  2. 제1항에 있어서, 상기 단계 (a)에서, 상기 금속 배선층은 Al 및 Cu로 이루어지는 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  3. 제1항에 있어서, 상기 단계 (b)에서, 상기 식각 저지용 절연막은 SiN 및 SiON으로 이루어지는 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  4. 제1항에 있어서, 상기 단계 (b)에서, 상기 식각 저지용 절연막은 300～1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
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