KR100249389B1 - 비아 홀의 형성 방법 - Google Patents
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Abstract
본 발명에 따른 플러그의 형성 방법은 기판 상에 제 1 절연막을 형성하고 패터닝하여 상기 기판의 소정 부분을 노출시키는 접촉홀을 형성하는 공정과, 상기 제 1 절연막 상에 접촉홀을 채우는 플러그를 형성하는 공정과, 상기 제 1 절연막을 에치백하여 상기 플러그와 평탄화를 이루는 공정과, 상기 플러그와 전기적으로 연결되는 금속배선층을 형성하는 공정과, 상기 제 1 절연막 상에 상기 금속배선층을 덮는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막을 패터닝하여 상기 금속배선층의 소정 부분을 노출시키는 비아홀을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 반도체소자는 플러그를 형성하고, 상기 플러그와 단차가 형성된 층간절연막을 에치백하여 평탄화를 이루므로 상기 플러그와 전기적으로 연결되는 금속배선층에 굴곡이 발생하지 않아 상기 금속배선층을 노출시키는 비아 홀을 형성할 때, 보이드의 발생을 억제하여 언오픈 현상을 방지하고, 다량의 폴리머 발생을 억제하여 접촉 저항을 줄이는 이점이 있다.
Description
본 발명은 비아 홀(Via hole)의 형성 방법에 관한 것으로서, 특히, 층간절연막과 플러그를 평탄하게 형성하여 비아 언오픈(Via Unopen) 및 접촉 저항의 증가를 방지하는 비아 홀의 형성 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 도체와 절연체를 교대로 적층하여 복수의 도체층을 갖도록 하는 다층배선(Multilayer Interconnection) 형성이 요구되었다. 이러한 요구를 충족시키기 위해 도체 사이의 층간절연막(Inter Layer Dielectric)에 보이드(Void)가 발생되지 않고 양호한 평탄도를 갖도록 형성하여야 하고, 접촉 저항을 감소시켜 스피드(Speed)를 향상시키는 방법이 연구되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 비아 홀의 형성 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이 기판(11) 상에 TEOS(Tetra ethyl Ortho Silicate) 또는 USG(Undoped Silicate Glass) 등을 두껍게 증착하여 평탄한 층간절연막인 제 1 절연막(13)을 형성하고, 상기 제 1 절연막(13)을 포토리쏘그래피(Photolithograpy) 방법으로 패터닝하여 상기 기판(11)의 소정 부분을 노출시키는 접촉홀(CH1)을 형성한다. 상기에서 기판(11)은 반도체기판에 형성된 불순물영역 및 하부의 도전층을 포함한다.
그리고, 도 1b에 나타낸 바와 같이 상기 제 1 절연막(13) 상에 상기 접촉홀(CH1)을 덮는 티타늄(Ti : 14) 및 제 1 티타늄나이트라이드(TiN : 15)층을 형성하고, 상기 제 1 티타늄나이트라이드층(15) 상에 상기 접촉홀(CH1)을 채우도록 텅스턴(W)을 증착하고 에치백(Etch back)하여 상기 접촉홀(CH1) 내에만 상기 텅스턴이 잔존하도록 플러그(Plug : 16)를 형성한다. 상기에서 티타늄(14) 및 제 1 티타늄나이트라이드(15)층은 기판(11)의 실리콘이 플러그(16) 내로 확산되는 것을 방지하기 위한 확산방지막으로 사용된다.
그런 후에, 도 1c와 같이 상기 플러그(16)가 형성된 제 1 절연막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 알루미늄(Al), 텅스턴(W) 또는 구리(Cu)와 같은 도전물질을 증착하여 도전층을 형성하고, 상기 도전층 상에 제 2 티타늄나이트라이드층(18)을 형성하고, 상기 도전층 및 제 2 티타늄나이트라이드층(18)을 포토리쏘그래피 방법으로 패터닝하여 상기 플러그(16)와 전기적으로 연결되는 금속배선층(17)을 형성한다. 그리고, 상기 제 1 절연막(13) 상에 상기 금속배선층(17)을 덮도록 TEOS(Tetra ethyl Ortho Silicate) 또는 USG(Undoped Silicate Glass) 등을 두껍게 증착하여 층간절연막인 제 2 절연막(19)을 형성하고, 상기 제 2 절연막(19) 상에 포토레지스트(Photoresist : 20)를 도포하고, 노광 및 현상하여 상기 플러그(16)와 대응하는 부분의 제 2 절연막(19) 소정 부분을 노출시키는 포토레지스트(20) 패턴을 형성한다.
그 다음으로, 도 1d에 나타낸 바와 같이 상기 포토레지스트(20) 패턴을 마스크로 사용하여 상기 제 2 절연막(19)을 건식식각하여 상기 금속배선층(17)을 노출시키는 비아 홀(21)을 형성하고, 상기 잔존하는 포토레지스트(20)를 제거한다.
상술한 바와 같이 종래에는 기판 상의 제 1 절연막을 패터닝하여 접촉홀을 형성하고, 상기 접촉홀을 채우는 플러그를 형성한 후, 상기 플러그와 전기적으로 연결되는 금속배선층을 형성하고, 다시 상기 금속배선층을 덮는 제 2 절연막을 형성하고, 패터닝하여 상기 금속배선층을 노출시키는 비아 홀을 형성하였다.
그러나, 접촉홀을 채우는 플러그를 형성하는 공정에서, 상기 제 1 절연막 상에 상기 접촉홀을 채우는 도전물질층을 형성할 때, 상기 접촉홀에 의해 도전물질층의 스텁 커버리지 불량이 발생하고, 상기 접촉홀 내에만 잔류시키기 위해 에치백하면 상기 제 1 절연막과 플러그 사이에는 약 1500Å 정도의 단차가 형성되어 금속배선층을 형성하여도 금속배선층 역시 평탄하지 못하여 굴곡이 발생한다.
때문에, 상기 금속배선층을 덮는 제 2 절연막을 형성하면 상기 금속배선층 상의 제 2 절연막에 보이드가 발생하여 비아 홀을 형성하기 위해 이방성식각할 때, 측면의 식각을 방지하기 위해 발생하는 폴리머(Polymer)가 식각진행 중에 보이드가 노출되면 보이드의 하부면에 적층되어 상기 보이드 이후의 식각이 진행되지 않는 언오픈 현상이 발생하고, 또한, 식각중에 다량의 폴리머가 발생하여 비아를 통해 연결되는 상부배선층과 하부배선층의 접촉저항을 증가시키는 문제가 발생하였다.
따라서, 본 발명의 목적은 층간절연막과 플러그의 단차를 개선하여 보이드 및 과다 폴리머의 발생을 방지하는 비아 홀의 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 비아 홀의 형성 방법은 기판 상에 제 1 절연막을 형성하고 패터닝하여 상기 기판의 소정 부분을 노출시키는 접촉홀을 형성하는 공정과, 상기 제 1 절연막 상에 접촉홀을 채우는 플러그를 형성하는 공정과, 상기 제 1 절연막을 에치백하여 상기 플러그와 평탄화를 이루는 공정과, 상기 플러그와 전기적으로 연결되는 금속배선층을 형성하는 공정과, 상기 제 1 절연막 상에 상기 금속배선층을 덮는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막을 패터닝하여 상기 금속배선층의 소정 부분을 노출시키는 비아홀을 형성하는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 비아 홀의 형성 방법을 도시하는 공정도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 비아 홀의 형성 방법을 도시하는 공정도.
＜도면의 주요 부분에 대한 부호의 간단한 설명＞
31 : 기판 33 : 제 1 절연막
35 : 플러그 37 : 금속배선층
39 : 제 2 절연막 41 : 비아 홀
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 비아 홀의 형성 방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이 기판(31) 상에 TEOS(Tetra ethyl Ortho Silicate) 또는 USG(Undoped Silicate Glass) 등을 두껍게 증착하여 평탄한 층간절연막인 제 1 절연막(33)을 형성하고, 상기 제 1 절연막(33)을 포토리쏘그래피(Photolithograpy) 방법으로 패터닝하여 상기 기판(31)의 소정 부분을 노출시키는 접촉홀(CH2)을 형성한다. 상기에서 기판(31)은 반도체기판에 형성된 불순물영역 및 하부의 도전층을 포함한다.
그리고, 도 2b와 같이 상기 제 1 절연막(33) 상에 상기 접촉홀(CH2)을 덮는 티타늄(Ti : 34) 및 제 1 티타늄나이트라이드(TiN : 35)층을 형성하고, 상기 제 1 티타늄나이트라이드층(35) 상에 상기 접촉홀(CH2)을 채우도록 텅스턴(W)을 증착하고 에치백(Etch back)하여 상기 접촉홀(CH2) 내에만 상기 텅스턴이 잔존하도록 플러그(Plug : 36)를 형성한다. 상기에서 티타늄(34) 및 제 1 티타늄나이트라이드(35)층은 플러그(36)로 기판(31)의 실리콘이 확산되는 것을 방지하기 위한 확산방지막으로 사용된다. 상기에서, 상기 제 1 절연막(33) 상에 상기 접촉홀(CH2)을 채우는 도전물층을 형성할 때, 상기 접촉홀(CH2)에 의해 도전물층의 스텁 커버리지 불량이 발생하고, 상기 접촉홀(CH2) 내에만 잔류시키기 위해 에치백하면 상기 제 1 절연막(33)과 플러그(36) 사이에는 약 1500Å 정도의 단차가 형성된다. 따라서, 상기 제 1 절연막(33)과 플러그(36) 사이에 발생한 국부적인 단차를 해소하기 위해 상기 티타늄(34) 및 제 1 티타늄나이트라이드(35)층을 상기 텅스턴과 고식각선택비를 이루는 CF4가스를 이용하여 선택적으로 제거한 후에, 상기 티타늄(34) 및 제 1 티타늄나이트라이드(35)층의 제거로 인해 노출된 제 1 절연막(33)을 에치백하여 상기 플러그(36)와 평탄화시킨다.
그 다음으로, 도 2c에 나타낸 바와 같이 상기 평탄해진 플러그(36)와 제 1 절연막(33) 상에 CVD 방법으로 알루미늄(Al), 텅스턴(W) 또는 구리(Cu)와 같은 도전물질을 증착하고 포토리쏘그래피 방법으로 패터닝하여 상기 플러그(36)와 전기적으로 연결되고 상기 플러그(36) 쪽에 또 하나의 확산방지층을 갖는 금속배선층(37)을 형성하고, 상기 제 1 절연막(33) 상에 상기 금속배선층(37)을 덮도록 TEOS(Tetra ethyl Ortho Silicate) 또는 USG(Undoped Silicate Glass) 등을 두껍게 증착하여 제 2 절연막(39)을 형성한다. 그런 후에, 상기 제 2 절연막(39) 상에 포토레지스트(40)를 도포하고, 노광 및 현상하여 상기 플러그(35)와 대응하는 부분의 제 2 절연막(39) 소정 부분을 노출시키는 포토레지스트(40) 패턴을 형성한다.
그리고, 도 2d와 같이 상기 포토레지스트(40) 패턴을 마스크로 사용하여 상기 노출된 부분의 제 2 절연막(39)을 이방성식각하여 상기 금속배선층(37)을 노출시키는 비아홀(VH2)을 형성하고, 상기 잔존하는 포토레지스트(40)를 제거한다.
상술한 바와 같이 본 발명에 따르면 제 1 절연막에 접촉홀을 형성하고, 상기 접촉홀을 채우는 플러그를 형성한 뒤, 상기 제 1 절연막을 에치백하여 상기 플러그와 국부적인 평탄화를 이룬 후에, 상기 제 1 절연막 및 플러그 상에 금속 도전물질을 증착하고 패터닝하여 상기 플러그와 전기적으로 연결되는 평탄한 금속배선층을 형성하고 상기 금속배선층 상에 다시 제 2 절연막을 형성한 후 패터닝하여 상기 금속배선층을 노출시키는 비아 홀을 형성하였다.
따라서, 본 발명에 따른 반도체소자는 플러그를 형성하고, 상기 플러그와 단차가 형성된 층간절연막을 에치백하여 평탄화를 이루므로 상기 플러그와 전기적으로 연결되는 금속배선층에 굴곡이 발생하지 않아 상기 금속배선층을 노출시키는 비아 홀을 형성할 때, 보이드의 발생을 억제하여 언오픈 현상을 방지하고, 다량의 폴리머 발생을 억제하여 접촉 저항을 줄이는 이점이 있다.
Claims (2)
- 기판 상에 제 1 절연막을 형성하고 패터닝하여 상기 기판의 소정 부분을 노출시키는 접촉홀을 형성하는 공정과,상기 제 1 절연막 상에 접촉홀을 채우는 플러그를 형성하는 공정과,상기 제 1 절연막을 에치백하여 상기 플러그와 평탄화를 이루는 공정과,상기 플러그와 전기적으로 연결되는 금속배선층을 형성하는 공정과,상기 제 1 절연막 상에 상기 금속배선층을 덮는 제 2 절연막을 형성하는 공정과,상기 제 2 절연막을 패터닝하여 상기 금속배선층의 소정 부분을 노출시키는 비아홀을 형성하는 공정을 구비하는 비아홀의 형성 방법.
- 청구항 1에 있어서 상기 제 1 절연막의 에치백량은 상기 플러그와의 단차 만큼으로 조절하는 비아홀의 형성 방법.
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