KR100418920B1 - 반도체소자의배선형성방법 - Google Patents

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Abstract

본 발명은 공정단순화 및 배선의 신뢰성을 향상시키는데 적당한 반도체 소자의 배선 형성방법에 관한 것으로서, 반도체 기판상에 ILD층을 증착하는 단계와, 상기 ILD층상에 일정한 간격을 갖는 복수개의 IMD 패턴층을 형성하는 단계와, 상기 IMD 패턴층 사이의 ILD층을 선택적으로 식각하여 반도체 기판의 표면이 소정부분 노출되도록 데머신 구조를 갖는 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부 및 IMD 패턴층 측면에 베리어 금속층을 형성하는 단계와, 그리고 상기 콘택홀의 내부 및 IMD 패턴층 사이의 베리어 금속층상에 선택 CVD 공정으로 금속배선 및 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 배선 형성방법
본 발명은 반도체 소자에 관한 것으로, 특히 공정 단순화 및 배선의 특성개선에 적당한 반도체 소자의 배선 형성방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 배선 형성방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체 기판(11)상에 ILD(Inter Layer Directic)층(12)을 증착하고, 사진석판술 및 식각공정으로 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 ILD층(12)을 선택적으로 식각하여 콘택홀(13)을 형성한다.
도 1b에 도시한 바와같이 상기 콘택홀(13)을 포함한 반도체 기판(11)의 전면에 티타늄/질화 티타늄(Ti/TiN)막으로 이루어진 제 1 베리어 금속(Barrier Metal)층(14)을 증착한 후 RTP(Rapid Thermal Process)처리한다.
이어, 상기 제 1 베리어 금속층(14)상에 텅스텐(W)막(15)을 증착한다.
도 1c에 도시한 바와같이 상기 ILD층(12)을 앤드 포인트(End Point)로하여 CMP(Chemical Mechanical Polishing)공정으로 상기 텅스텐막(15)을 연마하여 상기 콘택홀(13)의 내부에 플러그(15a)를 형성한다.
여기서 상기 텅스텐막(15)의 CMP 공정시 상기 제 1 베리어 금속층(14)은 앤드 포인트로 사용되는 ILD층(12) 보다 식가선택비가 낮아 쉽게 연마된다.
도 1d에 도시한 바와같이 상기 플러그(15a)를 포함한 반도체 기판(11)의 전면에 Ti/TiN막으로 이루어진 제 2 베리어 금속층(16)을 형성한다.
그리고 상기 제 2 베리어 금속층(16)상에 알루미늄막을 증착한 후, 상기 알루미늄막을 사진석판술 및 식각공정에 의해 선택적으로 식각하여 금속배선(17)을 형성한다.
이후 공정은 도면에 도시하지 않았지만 금속배선을 포함한 반도체 기판의 전면에 IMD(Inter Metal Directic)층을 증착하여 표면을 평탄화한다.
그러나 상기와 같은 종래의 반도체 소자의 배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 플러그를 형성하기 위한 텅스텐막의 CMP공정시 절연막이 높은 식각선택비를 가져야 하기 때문에 슬러니(Slurry)나 패드(Pad) 선정이 어렵다.
둘째, 텅스텐막의 CMP공정시 하부의 베리어 금속층은 절연막에 대해서 선택비가 낮아 앤드 포인트를 절연막에서 결정하기 때문에 베리어 금속층을 모두 제거한 후, 다시 새로운 베리어 금속층을 증착함으로 공정이 복잡하다.
셋째, 금속배선으로 알루미늄막만을 사용함으로써 일렉트로마이그레인션에 의한 배선의 신뢰성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 공정의 단순화 및 배선의 일렉트로마이그레인션 특성을 개선하여 배선의 신뢰성을 향상시키도록 한 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : ILD층
23a : IMD 패턴층 24 : 제 1 포토레지스트
25 : 제 2 포토레지스트 26 : 콘택홀
27 : 베리어 금속층 28 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 배선 형성방법은 반도체 기판상에 ILD층을 증착하는 단계와, 상기 ILD층상에 일정한 간격을 갖는 복수개의 IMD 패턴층을 형성하는 단계와, 상기 IMD 패턴층 사이의 ILD층을 선택적으로 식각하여 반도체 기판의 표면이 소정부분 노출되도록 데머신 구조를 갖는콘택홀을 형성하는 단계와, 상기 콘택홀의 내부 및 IMD 패턴층 측면에 베리어 금속층을 형성하는 단계와, 그리고 상기 콘택홀의 내부 및 IMD 패턴층 사이의 베리어 금속층상에 선택 CVD 공정으로 금속배선 및 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 반도체 기판(21)상에 ILD층(22)을 증착하고, 상기 ILD층(22)상에 이후 공정에서 형성되는 금속배선의 두께 만큼 IMD층(23)을 증착한다.
이어, 상기 IMD층(23)상에 제 1 포토레지스트(Photo Resist)(24)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(24)를 패터닝(Patterning)하여 금속배선 영역을 디파인(Define)한다.
도 2b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스트(24)를 마스크로 이용하여 상기 IMD층(23)을 선택적으로 식각하여 복수개의 IMD 패턴층(23a)을 형성한다.
이어, 상기 IMD 패턴층(23a)을 포함한 반도체 기판(21)의 전면에 제 2 포토레지스트(25)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(25)를 패터닝한다.
그리고 상기 패터닝된 제 2 포토레지스트(25)를 마스크로 이용하여 상기 반도체 기판(21)의 표면이 소정부분 노출되도록 상기 IMD 패턴층(23a) 사이의 ILD층 (22)을 선택적으로 식각하여 콘택홀(26)을 형성한다.
여기서 상기 콘택홀(26)은 데머신(Damascence) 구조를 갖도록 형성한다. 즉, 상기 각 IMD 패턴층(23a) 사이의 간격 보다 좁게 콘택홀(26)을 형성한다.
도 2c에 도시한 바와같이 상기 콘택홀(26)을 포함한 반도체 기판(21)의 전면에 Ti/TiN막으로 이루어진 베리어 금속층(27)을 증착한다.
도 2d에 도시한 바와같이 상기 베리어 금속층(27)을 상기 IMD 패턴층(23a)을 앤트 포인트로하여 CMP 공정을 실시함으로써 상기 콘택홀(26)의 내부 및 IMD 패턴층(23a)의 측면에만 잔류시킨다.
이어, 상기 잔류된 베리어 금속층(27)을 포함한 반도체 기판(21)의 전면에 선택(Slective) CVD 공정으로 상기 베리어 금속층(27)상부에 텅스텐막으로 이루어진 금속배선(28)을 형성한다.
여기서 상기 선택 CVD 공정은 400℃ 이하의 온도와 1 atm이하의 압력에서 실시한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 배선 형성방법에 있어서 다음과 같은 효과가 있다.
첫째, 한 번의 베리어 금속층을 증착함으로써 공정을 단순화시킬 수 있다.
둘째, 낮은 압력과 낮은 온도에 의한 선택 CVD 공정을 이용하여 텅스텐막을증착함으로써 금속배선 및 플러그를 유니폼(Uniform)하게 형성할 수 있다.
셋째, 금속배선의 좌우에 베리어 금속층을 형성함으로써 일렉트로마이그레인션 특성을 개선하여 배선의 신뢰성을 향상시킬 수 있다.

Claims (2)

  1. 반도체 기판상에 ILD층을 증착하는 단계;
    상기 ILD층상에 금속 배선 형성 영역들을 갖는 IMD 패턴층을 형성하는 단계;
    상기 IMD 패턴층 사이의 금속 배선 형성 영역내의 ILD층을 선택적으로 식각하여 반도체 기판의 표면이 소정부분 노출되도록 데머신 구조를 갖는 콘택홀을 형성하는 단계;
    상기 콘택홀의 내부 및 IMD 패턴층 측면에 베리어 금속층을 형성하는 단계;
    상기 콘택홀의 내부 및 IMD 패턴층 사이의 베리어 금속층상에 선택 CVD 공정으로 상기 IMD 패턴층과 동일 높이를 갖는 금속배선 및 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 선택 CVD 공정은 400℃이하의 온도와 1 atm 이하의 압력에서 실시하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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