JP2004179659A - 集積回路におけるダマシン金属導体のためのビア形成 - Google Patents
集積回路におけるダマシン金属導体のためのビア形成 Download PDFInfo
- Publication number
- JP2004179659A JP2004179659A JP2003393229A JP2003393229A JP2004179659A JP 2004179659 A JP2004179659 A JP 2004179659A JP 2003393229 A JP2003393229 A JP 2003393229A JP 2003393229 A JP2003393229 A JP 2003393229A JP 2004179659 A JP2004179659 A JP 2004179659A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- layer
- dielectric layer
- conductor
- etch stop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
Abstract
【課題】集積回路において、誤配列を許容できるデュアルダマシンメタライゼーション加工法を提供し、ビアおよびトレンチ開口部の間の誤配列の結果、ビアの幅が縮小しないような方法を提供することである。
【解決手段】第１の導体（２２）上に、ビアエッチストップ層（２４）、レベル間誘電層（２６）、トレンチエッチストップ層（２８）、金属間誘電層（３０）を形成し、（３０）を部分的に貫通するビアを形成し、これと少なくとも一部重なるようにトレンチ位置を（３０）上に定め、底部反射防止膜の働きも利用して、ビア位置とトレンチ位置の位置決めに誤配列があっても、ビア幅が縮小しないように、同時に（３０）および（２６）をエッチングし、できたトレンチおよびビア中に導体（４０）を堆積して、（２２）と（４０）の接続を形成する。
【選択図】図４ｊ
【解決手段】第１の導体（２２）上に、ビアエッチストップ層（２４）、レベル間誘電層（２６）、トレンチエッチストップ層（２８）、金属間誘電層（３０）を形成し、（３０）を部分的に貫通するビアを形成し、これと少なくとも一部重なるようにトレンチ位置を（３０）上に定め、底部反射防止膜の働きも利用して、ビア位置とトレンチ位置の位置決めに誤配列があっても、ビア幅が縮小しないように、同時に（３０）および（２６）をエッチングし、できたトレンチおよびビア中に導体（４０）を堆積して、（２２）と（４０）の接続を形成する。
【選択図】図４ｊ
Description
本発明は集積回路製造分野に属し、さらに具体的には、最新の集積回路における金属導体の形成を目的としている。
集積回路製造において、集積回路の設計および製造の基礎的な目的は、できるだけ小型にすることである。業界でよく知られているように、集積回路の製造原価は、ダイまたはチップによって占められるウェーハの面積に、強く対応している。これは、チップの面積が、製造されたウェーハ１個あたりの可能な集積回路の数と直接相関があることと、ある決められた不良発生率に対する理論的な収率は、チップの面積が減少するに従って、増大するからである。加えて、形状が小さければ、チップ面積も小さくなり、デバイスの性能が改善され、単位面積当たりの機能が増大する。
最新の集積回路のために必要なチップの面積を削減した重要な進歩は、多層の金属導体を形成する技術である。利用可能な金属層が増すことにより、劇的にチップ面積が削減され、デバイスおよび機能性の密度も削減される。
もちろん、多層の金属層を実施しようとすると、多くの課題や矛盾が起こってくる。それぞれの金属導体の断面積は最小化することが好ましく、殊に、下層の場合、それより上にある層が、それより下にある金属のレベルまたは下にある能動デバイスと垂直な結線あるいはコンタクトができるようにするためにそれが言える。このような、より狭いピッチの金属線のためには、高解像度のフォトリソグラフィーが必要となる。加えて、導体の断面積が減少するにつれて、電流密度は増大し、このことにより、できた導体がエレクトロマイグレーションを受けやすくなる。近接する金属層間の誘電体絶縁層もまた、上側の金属層から、下にある金属層および能動デバイスに対するコンタクトが容易になるように、できるだけ薄くすることが望ましい。これらの要素が、最新の集積回路のメタライゼーションに用いる材料と加工法の選択に影響する。
最新の集積回路においては、多くの例でアルミニウムメタライゼーションを置き代えて、銅がよく用いられるメタライゼーション材料になってきている。銅はアルミニウムより、大幅に導電性が大きく、また、アルミニウムよりエレクトロマイグレーションによる故障が起こりにくい。ダマシンプロセスは、多レベルの銅導体を形成するために利用されることが多い。一般に、ダマシンプロセスは、導体線の位置決めをするために、絶縁体にエッチングされたグルーブまたはトレンチに、銅（または他の金属）を埋めこむことを意味する。対照的に、従来のメタライゼーションは、金属薄膜をウェーハ上の絶縁薄膜に堆積し、次いで、パターンをエッチングして導体の位置決めをすることにより形成される。
一般に、銅金属デュアルダマシンプロセスは、堆積された金属が、エッチングされた絶縁層中のトレンチおよびビアの双方を充填するメタライゼーション方式を意味する。ビアは、銅金属が、下にある形状要素（underlying feature）と接続し、ビアが完全に絶縁層を貫通してエッチングされる位置に対応している。トレンチは、銅導体が配置されている位置で、トレンチが絶縁層に厚さ方向に部分的にだけ伸びているような位置に対応している。プロセスのあるものは、“トレンチ優先”と称し、この場合、ビアをエッチングする前にトレンチがエッチングされ、一方、他のプロセスは“ビア優先”と称するが、これはビアがトレンチのエッチングに先だって位置決めされるからである。どちらの場合も、銅金属は、通常電気化学的堆積法（例えば電鋳加工）により、ウェーハ表面ならびにトレンチおよビア内部に堆積される。いくつかのプロセス（すなわちシングルダマシンプロセス）では、タングステンまたはポリシリコンの導電性の栓状物が、銅の堆積の前に、ビア中に形成される。絶縁体表面から過剰な銅を除去するために、化学的機械的研磨（ＣＭＰ）が実施され、銅導体がトレンチおよびビア内部に埋めこまれた状態で残る。新たに形成される銅導体を、次の金属層から絶縁するために、全構造を覆うように、絶縁層が堆積される。
従来のデュアルダマシンプロセスでは、トレンチはビアと同時に加工され、その結果、１回の金属の堆積で、同時に導体の形成と、前工程での導体、言いかえれば、下の層の導体に対する接続をする。トレンチとビアのパターンの露光はお互いに別で、独立なので、トレンチ優先プロセスでも、ビア優先プロセスでも、ビアパターンと相対的な位置関係におけるトレンチパターンの誤配列は起こりがちである。最大のデバイス密度を得るために、ビアがプロセスの限界まで形成されるレベルの場合、この誤配列の危険および程度は高まる。
図１ａおよび１ｂは従来法のデュアルダマシンプロセス、およびトレンチとビアの誤配列の影響を示している。このプロセスは，テキサスインスツルメント社（Texas Instruments Incorporated）に与えられ、参照により本明細書の一部とする米国特許６，４１０，４２６と類似である。この例では、下のレベルの導体２は、金属または他の導体構造であり、絶縁膜１の中に配置されており、デバイス中の能動構造（図示なし）の上に配置されている。この例によれば、デュアルダマシンプロセスで形成され、絶縁膜４中のトレンチ中に配置される、上の層の銅メタライゼーション素子（図示なし）は、絶縁膜４を通過するビアを経由して、導体２に対し結線を作るためのものである。エッチストップ層３は絶縁膜１および導体２の表面に配置される。絶縁膜４は、たとえば、低誘電率絶縁体であって、エッチストップ層３の上に配置されており、キャッピング層５によりキャッピングされている。キャッピング層５は、ビアおよびトレンチを作るために絶縁膜４を貫通する過酷なエッチングから、絶縁膜４を保護するための炭化ケイ素、窒化タンタルまたは他の類似の物質である。
図１ａに示すように、ビアＶは、絶縁膜４を通して、従来法により、フォトリソグラフィーにより定められる位置でエッチングされる。このビアＶはエッチストップ層３まで伸びるが、エッチストップ層は、絶縁膜４をエッチングするのに用いられる薬剤によるエッチングに対し抵抗性を有する。図１ａに示す状況では、フォトレジストのパターン８は、底部反射防止膜（ＢＡＲＣ）層６の助けにより、トレンチ開口部Ｔをフォトリソグラフィーのパターンにより位置決めされていて、ビアＶの上位置にあり、その結果導体ができ、ビアＶを経由して下の導体２に、最終のトレンチに形成された導体が接続する。しかし、図１ａに示すように、トレンチ開口部ＴはビアＶとの相対関係において誤配列されており、フォトレジスト８がビアＶに重なっている。フォトレジスト８を貫通するトレンチ開口部が完全にビアＶに対して配列されているならば、トレンチ開口部Ｔは中心に位置決めされ、ビアＶに対し、対称となるであろう。フォトレジスト８を貫通するビアＶおよびトレンチ開口部Ｔの誤配列を図１ｂの平面図に示す。加えて、誤配列であるか否かにかかわらず、ＢＡＲＣ層６がビア作成の後に加工されるときに、ＢＡＲＣフィラメント７がビアＶの底部に存在することになる。ＢＡＲＣフィラメント７は、ビアＶの底部にあって、絶縁膜４中にトレンチをエッチングする際、エッチストップ層３を保護する。
いくつかの製造上の問題が、この型の従来法に共通に存在する。図１から明らかなように、また、上述のように、ＢＡＲＣフィラメント７がビアＶ中にできる。ビアＶの深さは、このプロセスの段階においては、絶縁膜４を貫通して形成されるので、ビアＶの深さのために、ＢＡＲＣフィラメント７の最上部の表面は、絶縁膜４およびキャッピング誘電体５上のＢＡＲＣ層６よりもある程度の距離、下になるであろう。今日の高解像度フォトリソグラフィープロセスと設備および露光に使用される非常に短い波長を考慮すると、本発明と関連づけて、ＢＡＲＣ層６との相対的関係における、このＢＡＲＣフィラメント７の格差によりトレンチ開口部Ｔのフォトリソグラフィーは大変難しくなると信じられる。ＢＡＲＣ層６はスピンコートされるので、ビアＶの縁では薄くなり、最適の厚さではなくなり、ビアＶの縁における反射防止性能が劣化する。このため、次には、トレンチ位置Ｔにおけるフォトレジストパターンの信頼性が減少する。加えて、ビアＶが深いことによって、ビア密度が高い場所で、フォトレジスト８が薄くなることがさらに悪化する。フォトレジスト８が薄くなり過ぎると、トレンチのエッチングプロセスに、抵抗できなくなる。これらの理由で、上述の従来法では、フォトレジスト８のトレンチ開口部位置における適当な露光ができるかどうかは、危うくなり、特に、小さい面積でビア密度の高い最新の高性能集積回路の製造にあたってはそうであることが予想される。従って、図１ａおよび１ｂに示された方法と類似の、多くの最新のビア優先のダマシン法では、ＢＡＲＣ層６の使用を、まさにこの問題を回避するために避けている。このため、ＢＡＲＣ層を使用して達成できる結果と比べ、キャッピング層５およびエッチストップ層３の表面からの露光の反射により引き起こされる反射干渉縞、定在波等に起因する最適には及ばない次善のフォトリソグラフィーの結果しか得られない。
さらに背景技術の例として、他の従来法のデュアルダマシントレンチ−ビアプロセスは、この方法のトレンチの深さを定めるために中間のエッチストップ層を使用している。このような方法の例は、米国特許６，０５４，３８４に記載されている。本発明との関連において、これら従来法における下部のビアパターンとの相対的な位置におけるトレンチパターンの誤配列は、トレンチパターンのフォトリソグラフィーを困難にするだけではなく、ビア自体の幅も小さくすることが観察されてきている。ビアの幅が狭くなると、金属レベル間の導電性が悪くなる結果となり、極端な場合、ビアに堆積した金属中にボイドまたは断線が起こり得る。
図２ａ〜２ｄは、従来法デュアルダマシンプロセスにおけるこのような誤配列によるビア幅の減少を説明している。構造１０はトレンチ中に配置された下層の銅導体のような下層の導体であってよい。この例では、マスキング層１１（例えば窒化ケイ素）が構造１０の上に置かれ、絶縁層１２がマスキング層１１の上に置かれる。マスキング層１３は絶縁層１２の上に置かれ、フォトリソグラフィーによりパターンが形成され、ビア開口部Ｖがそこにできるようにエッチングされる。ビア開口部Ｖは、絶縁層１２を貫通するビアの位置を定めるが、これは後の記述により明らかになるであろう。
マスキング層１３中のビア開口部Ｖの穴あけに続いて、絶縁層１４が全体に配置される。前と同様に、マスキング層１５が絶縁層１４上に配置され、トレンチ開口部Ｔがマスキング層１５を貫通して、フォトリソグラフィーでパターンが形成されたフォトレジスト１６により位置決めされたトレンチ位置Ｔにおいてエッチングされる。しかし、この例では、フォトレジスト１６（従ってマスキング層１５も）におけるトレンチ開口部のパターン形成が、ビア開口部Ｖとの関連で、図２ａに示すように誤配列されている。この例の誤配列は、トレンチ開口部Ｔが、完全にはマスキング層１３中のビア開口部Ｖの上に重ならない程度に厳しい。これは異常な状況ではなく、特にビア開口部Ｖおよびトレンチ開口部Ｔの寸法がそのレベルのプロセス限界に近づけられた場合にそうである。
図２ｂは、トレンチ開口部Ｔをマスキング層１５中に形成した後に、フォトレジスト１６を除去してできる構造を示している。この構造は次いでエッチングされ、絶縁層１４および絶縁層１２のエッチングされた部分が除去された。最小サイズの形状要素については、このエッチングは、マスキング層１５、１３および（ビアの底でエッチストップとして働く）１１に比べ、絶縁層１４、１２に対し選択的に作用する異方性エッチングであることが好ましい。このようにして、マスキング層１５中のトレンチ開口部Ｔおよび、マスキング層１３中のビア開口部Ｖが、絶縁層１４、１２がそれぞれエッチングされる位置を定める。このエッチングの後の結果の構造を図２ｃに示すが、これはマスキング層１３、１５の残りの部分がよいマスキング性能を持っていることを示している。マスキング層１５ならびにマスキング層１３およびマスキング層１１（ビア底部にある）の前のエッチングにさらされた部分は、次いで、絶縁層１２、１４および導体１０に比べ、マスキング層１３、１５に対し選択的に作用するエッチングで除去される。完成した構造を図２ｄに示す。
図２ｄに明らかなように、トレンチ開口部Ｔのビア開口部Ｖに対する誤配列により、絶縁層１２を貫通するビアは細くなる。図２ｄの、絶縁層１２を貫通する、できたビアは明らかにパターン形成されたビア開口部Ｖよりも細くなっているが、これは、パターン形成されたマスキング層１３がビア（ビアの左の端面にそって図２ｄをたどる）に対して後退していることから明らかである。従来法によるトレンチおよびビアの開口部の誤配列によってもたらされる、このビアが細くなることにより、ビアへメッキまたは堆積されるべき金属に、不充分な段差被覆性、金属中のボイドおよび下の構造１０に対する不充分な接続もしくは断線をもたらす可能性がある。
従って、本発明の目的は、集積回路構造において、誤配列を許容できるデュアルダマシンメタライゼーション（dual damascene metallization）加工法を提供することである。
さらに本発明の目的は、ビア（via）とトレンチ開口部（trench openings）との間の誤配列の結果、ビアの幅が縮小しないような方法を提供することである。
さらに本発明の目的は、反射防止膜を、トレンチおよびビア開口部の位置決めに使用できる方法を提供することである。
さらに本発明の目的は、トレンチおよびビアの形成プロセスを通してトポグラフィー（topography）を最小にするような方法を提供することである。
本発明の他の目的および利点は、以下の明細書をその図面とともに参照することにより当業者には明らかであろう。
さらに本発明の目的は、ビア（via）とトレンチ開口部（trench openings）との間の誤配列の結果、ビアの幅が縮小しないような方法を提供することである。
さらに本発明の目的は、反射防止膜を、トレンチおよびビア開口部の位置決めに使用できる方法を提供することである。
さらに本発明の目的は、トレンチおよびビアの形成プロセスを通してトポグラフィー（topography）を最小にするような方法を提供することである。
本発明の他の目的および利点は、以下の明細書をその図面とともに参照することにより当業者には明らかであろう。
本発明は、トレンチおよびビアが、絶縁材料中に形成されるデュアルダマシンプロセスについて実施できる。絶縁材料は、下部のレベル間の分画（lower interlevel portion）と上部の金属間の分画（upper intermetal portion）を含む。エッチストップ層（etch stop layer）は、レベル間の分画の下側とともに、上記の両分画の間に配置することができる。ハードマスク層は金属間の分画の上に配置される。第一の工程では、ビア開口部はフォトリソグラフィーによりハードマスク層に位置決めされ、次いで、上側のレベル間絶縁絶縁膜を、存在すればであるが、中間のエッチストップ層までエッチングして、部分的にビアを形成する。ビア中のこの中間のエッチストップ層は次いで除去される。次いで、トレンチ開口部を、フォトレジストを用いてパターン形成し、適切な反射防止膜を必要ならばコーティングする。このトレンチ開口部は、最上部のハードマスク層に、この層のエッチングにより転写され、反射防止膜およびフォトレジストは除去される。次いで、トレンチを、上側の金属間絶縁分画を貫通してエッチングし、同時に、下側の絶縁分画を貫通する残りのビアのエッチングを行う。各層のエッチングは相応するエッチストップ層上で止まる。ハードマスクおよびエッチングにさらされたエッチストップは除かれ、トレンチ−ビアの組み合わせの中へ、メタライゼーションによる堆積が行われる。化学的機械的研磨（ＣＭＰ）に続いて、この構造は、場合に応じて、次の金属レベル形成または完成につき準備完了となる。
（本発明の詳細な説明）
本発明は、多レベルの金属導体を集積回路中に形成することと結びつけて説明され、具体的にはデュアルダマシンプロセスによる銅メタライゼーションと結びつけて説明される。後述することから明らかになるように、本発明は、デュアルダマシンプロセスで用いられたときに特に有益であると考えられる。しかし、本発明は、さらに、トレンチおよびビアが絶縁層中で形成される多くの他の用途、および集積回路製造プロセスの他の工程でも有益であろうということが予想される。さらに、本明細書中に記載されている具体的な材料および化学薬品は、例示の方法としてだけ提示されていること、および本発明の他の代替実施例との関係では、他の材料と薬剤も使われる可能性があることが予想される。従って、本明細書は、例示の方法としてだけ提示されたもので、請求項に示した発明の範囲を、限定することを意図したものではないことが、理解されなくてはならない。
本発明は、多レベルの金属導体を集積回路中に形成することと結びつけて説明され、具体的にはデュアルダマシンプロセスによる銅メタライゼーションと結びつけて説明される。後述することから明らかになるように、本発明は、デュアルダマシンプロセスで用いられたときに特に有益であると考えられる。しかし、本発明は、さらに、トレンチおよびビアが絶縁層中で形成される多くの他の用途、および集積回路製造プロセスの他の工程でも有益であろうということが予想される。さらに、本明細書中に記載されている具体的な材料および化学薬品は、例示の方法としてだけ提示されていること、および本発明の他の代替実施例との関係では、他の材料と薬剤も使われる可能性があることが予想される。従って、本明細書は、例示の方法としてだけ提示されたもので、請求項に示した発明の範囲を、限定することを意図したものではないことが、理解されなくてはならない。
本発明の好ましい実施態様を、図３、図４ａ〜４ｊおよび図５ａ〜５ｊを参照して詳細に説明する。平面図、図３で、導体４０は、金属間誘電層３０中に形成されたトレンチの中に配置されるとして示されている。導体４０はビア位置Ｖ１、Ｖ２にも伸びており、次の記述から明らかなように、レベル間誘電層２６を貫通して前のレベルの導体２２に接続する。レベル間誘電層２６は、金属間誘電層３０の下側にあり、前のレベルの導体２２の上側にある。この例では、導体４０および導体４０を内包しているトレンチはビアの位置Ｖ１との相対関係で適正に配列されており、一方導体４０およびそのトレンチは距離ＭＡだけＶ２との相対関係で誤配列になっている。この誤配列は、厳しく、その結果、ビア位置Ｖ２の一部が、導体４０およびそのトレンチの、そうでなければ、正常な境界の外側に広がっている。しかし、下記の記述から明らかなように、この誤配列にもかかわらず、導体４０の材料はビア位置Ｖ２でビアを充たすであろう。その結果、図示した誤配列にもかかわらず、ビア位置Ｖ１、Ｖ２の二つのビアは互いに同じ寸法となる。
導体４０の材料は、多くの知られている材料のいずれでもよく、具体的には、ダマシンプロセスによる導体の形成に適合しているものである。本発明の好ましい実施態様によれば、導体４０に好ましい材料は銅であり、これはその優れた導電性およびエレクトロマイグレーションの観点からの強度によるものである。もちろん、集積回路製造技術で知られている他の材料を代わりに使用できる。加えて、前のレベルの層の導体２２もたいていは、導体４０と同じ材料でできており、そのため、本発明の好ましい実施態様によるこのプロセスは、集積回路においてメタライゼーションにより二番目およびさらに上のレベルを形成することと関連して、有用である。もちろん、導体２２は、特定の実施例に適当なように、他の材料に代えて形成してもよい。
今度は図４ａおよび５ａを参照して、導体４０を本発明の好ましい実施態様に従って形成する製造プロセスを詳細に説明する。図４ａは、ビアの位置Ｖ１での断面図で、図３に示すように導体４０は適切に配列されている。一方、図５ａは、ビアの位置Ｖ２での断面図で、同じく図３に示すように導体４０はＶ２との関係で、誤配列されている。図４ａおよび図５ａで示された段階では、トレンチ（またはビア）は形成されていないので、これら２つの位置は本質的に同一の構造である。
図４ａおよび図５ａで示されたそれぞれの位置には、絶縁層２０の中に、導体２２の例が配置されている。上述のように、導体２２は上方にある導体４０によりコンタクトが作成されるべき素子である。導体４０が銅で形成されている、本発明の好ましい実施態様に従って、導体２２も銅で形成されていてよく、例えば、下の層のメタライゼーションとして機能する。これに代わって、特に導体４０が第一のダマシン法の銅層を形成するならば、タングステンのような導体２２は別の金属または導電材料であってもよい。しかし、本発明のこの実施態様は、より典型的には、第二のまたはさらに上の層のメタライゼーションにおいて有用である。絶縁層２０は、酸化ケイ素、のような誘電材料で形成されており、導体２２を、他の同類から、および絶縁層２０の下にある他の導体または半導体素子（図示なし）からの絶縁体として働いている。これに代えて、絶縁層２０は、フッ素ドープ酸化ケイ素（フッ素化シリケートガラスまたはＦＳＧとも呼ばれる）、有機シリケートガラス（ＯＳＧ）および他のこのような材料のような、低誘電率絶縁体であってもよい。トランジスタ類、受動デバイスおよび類似物は集積回路にとって、従来から行われている様に、絶縁層２０の下に存在すると考えられる。これらの能動デバイスまたは受動デバイスは基板（図示なし）の半導体表面に、この技術の基礎として、形成され、基板は、従来から行われている様に、本発明の好ましい実施態様に従って形成される構造の支持体となる。導体２２はこのような絶縁層２０の下部に存在する他の能動および受動デバイスならびに能動および受動素子に接続していて、そのため、基板の表面で形成されている集積回路全体の一部となっている。
ビアエッチストップ層２４は、絶縁層２０および、導体２２の上に存在する。ビアエッチストップ層２４は、上にあるレベル間誘電層２６とは異なるエッチング性を有する材料でできた、相対的に薄い層である。従って、ビアエッチストップ層２４の厚さおよび組成は、レベル間誘電層２６の組成にによって決まる。レベル間誘電層２６の役割は、名前が示すように、主として、近接するレベルの導体を互いに絶縁するためにあり、垂直方向にある導体間を分離する。図４ａおよび図５ａの例では、これら導体２２、４０がお互いに交差する所以外の場所、もちろんビア以外の場所で、レベル間誘電層２６は導体２２を導体４０から、絶縁している。レベル間誘電層２６の材料は、所望ならば、低誘電率（“低ｋ”）材料でよく、あるいはこれに代えて、ドープまたは非ドープの酸化ケイ素でよい。レベル間誘電層２６の好ましい材料には、フッ素化シリケートガラス（ＦＳＧ）および有機シリケートガラス（ＯＳＧ）が含まれ、この場合ビアエッチストップ層２４は、好ましくは窒化ケイ素または炭化ケイ素である。この説明から明らかであろうが、どの場合でも、ビアエッチストプ層２４は、導体２２同士が短絡しないように絶縁物でなくてはならない。
トレンチエッチストップ層２８はレベル間誘電層２６の上に配置され、金属間誘電層３０はトレンチエッチストップ層２８の上に配置される。金属間誘電層３０は、主として、互いに同じレベルにある近接する導体４０同士を、水平方向に効果的に、絶縁することを目的としている。前述のように、トレンチエッチストップ層２８の機能が、金属間誘電層３０をエッチングするエッチング剤によるエッチングに抵抗することであることを考慮して、トレンチエッチストップ層２８の厚さおよび組成は、金属間誘電層３０の組成によって決まるであろう。次の説明から明らかになるように、金属間誘電層３０およびレベル間誘電層２６は同時にエッチングされるであろうから、金属間誘電層３０は、レベル間誘電層２６と同じ材料でできていることが好ましく、ほぼ同じ厚さであることが好ましい。従って、金属間誘電層３０の好ましい材料には、ＦＳＧおよびＯＳＧが含まれ、トレンチエッチストップ層２８は炭化ケイ素または窒化ケイ素のような絶縁材料である。
別な方法として、レベル間誘電層２６および金属間誘電層３０を、異なったエッチング性とエッチング速度をもつ、異なった材料から加工することができる。この場合、トレンチエッチストップ層２８は除くことができる。これらの層２６、３０に異なる材料を使用するならば、層の厚さは、好ましくは金属間誘電層３０およびレベル間誘電層２６のエッチングにより、ほぼ同じ時間でトレンチを形成し、ビアが完成するように調整する。例えば、レベル間誘電層２６が金属間誘電層３０の二分の一の速度でエッチングされるとすれば、レベル間誘電層２６の厚さは、金属間誘電層３０の厚さの二分の一に設定できる。その結果、トレンチのエッチングが下部にあるビアのエッチングが完成するとほぼ同じ時間で完成する。
図４ａおよび５ａそれぞれに、示されている様に、ハードマスク層３２は、金属間誘電層３０の上に配置されている。以下の説明から明らかなように、ハードマスク層３２は、金属間誘電層３０の中に作られるトレンチの位置を定めるために使われ、従って、金属間誘電層３０およびレベル間誘電層２６の材料のエッチングに対して抵抗性がある材料が好ましい。ハードマスク層３２は、所望ならば、エッチストップ層２４、２８より幾分か厚くてよく、導電材料であってもよい（所望ならば、記載の加工の後、剥ぎ取ることができるので）。加えて、もしもハードマスク層３２が、後続のフォトリソグラフィーに使われる波長に対して反射防止能を持つ材料から選ばれるならば、反射防止層の堆積と加工は除外でき、追加の製造コストは節約できる。ハードマスク層３２のための好ましい材料の例には、窒化ケイ素、炭化ケイ素、窒化タンタルおよび窒化チタンが含まれる。
ビアエッチストップ層２４、レベル間誘電層２６、トレンチエッチストップ層２８、金属間誘電層３０およびハードマスク層３２を作るのに用いられる特定の堆積技術は、もちろん、これらの層それぞれに用いられる特定の材料によって決まる。個々の場合に、化学気相堆積法、スピンオン塗布法、その他のような従来法による堆積技術が、特定の材料に適したものとして、これらの層の堆積に適している。化学的機械的研磨（ＣＭＰ）のような平坦化プロセスも、所望ならば、構造の表面を平坦化するために実施される。例えば、所望ならば、金属間誘電層３０の堆積の後に、ハードマスク層３２堆積に先だって、ＣＭＰを適用できる。もちろん、導体２２が周囲の絶縁体２０と同一平面にある、本発明の実施態様によれば、非常に細かいトポグラフィーしか存在しないので、ＣＭＰは必要がない可能性が大きい。
図４ａおよび５ａに示す種々の層の厚さは、使用される特定の加工技術によって決まるが、また、特定の実施形態における種々の材料の組成にも依る。一例をあげれば、金属間誘電層３０およびレベル間誘電層２６は、両方ともＯＳＧでできていて、５０００Å台の厚さである。この例では、ビアエッチストップ層２４およびトレンチエッチストップ層２８は、両方とも炭化ケイ素でできていて、６００Å台の厚さであり、ハードマスク層３２は炭化ケイ素でできていて、２０００Å台の厚さであろう。
本発明の好ましい実施態様によれば、フォトレジスト３４は、ハードマスク層３２の表面に塗工される。底部反射防止膜（図示なし）は、これが、プロセスのこの段階で、フォトレジスト３４の露光の際に、定在波効果ならびに反射ノッチングおよび薄膜干渉等を除去するのに有用ならば、フォトレジスト３４の下に加工することができる。フォトレジスト３４は次いで、従来法のマスキングを使用する露光および現像により、フォトリソグラフィーによるパターン形成を行い、ビアＶ１、Ｖ２を形成するべき位置を定める。図４ｂおよび図５ｂは製造のこの段階における構造を説明するもので、フォトレジスト３４は、下側のハードマスク層３２をビア位置Ｖ１、Ｖ２で露出させる。この例では、ある程度の誤配列の許容差は、本発明に存在するが、最終的なビアは、導体２２の縁の上にあり、なお、十分な導電性を保っているので、ビア位置Ｖ１、Ｖ２は、下部にある導体２２の位置と、適切に配列されている。
パターン形成したフォトレジスト３４を、マスクとして用いて、ハードマスク層３２、金属間誘電層３０およびトレンチエッチストップ２８は次いで、ビア位置Ｖ１、Ｖ２でエッチングされ、結果として図４ｃおよび５ｃに示される構造になる。この段階でエッチングされる複数の材料が異なったものであることを考慮すると、このエッチング操作では、複数の段階および化学反応を実行することが必要である可能性がある。しかし、ビア位置Ｖ１、Ｖ２は、概して、最小か最小に近い幅なので、このエッチング操作は、形成された側壁を実質的に垂直とするために、異方性プラズマエッチングが適当である。炭化ケイ素材料のハードマスク層３２およびトレンチエッチストップ層２８ならびにＯＳＧ材料の金属間誘電層３０の例では、エッチングの事例としては、Ｃ４Ｆ８、Ｎ２およびＡｒによるプラズマエッチングが示される。図４ｃおよび５ｃに示すように、ビア位置Ｖ１、Ｖ２のパターンはトレンチエッチストップ層２８と同様に、ハードマスク層３２に転写されている。このエッチングは、プロセスのこの段階では、ビアパターンが部分的に（または中途まで）しか、絶縁層２６、２８の組み合わせを貫通してエッチングされておらず、完全には導体２２に達していないので、「半ビア」または「部分ビア」エッチングと称される。
次に図４ｄおよび５ｄを参照すると、トレンチの位置決めＴ１、Ｔ２が説明されている。本発明の好ましい実施態様によると、底部反射防止膜（ＢＡＲＣ）層３６は、ハードマスク層３２の上に加工されていて、金属間誘電層３０およびトレンチエッチストップ層２８のエッチングされた部分に伸びている。当業者に知られているように、ＢＡＲＣ層３６は、ハードマスク層３２、レベル間誘電層２６および他の構造からのフォトリソグラフィーの光の反射により起こる、反射ノッチング（reflective notching）、定在波効果、および薄膜干渉による大きなスイング比（swing ratio）のような望ましくない影響を削減することにより、フォトリソグラフィーに役立っている。これに代わって、前述のように、ハードマスク層３２、それ自体が十分に反射防止能を持っているならば、ＢＡＲＣ層３６は除外できる。どちらの場合もフォトレジスト３８は、全体に堆積され、図４ｄおよび５ｄにそれぞれ示すように、トレンチ位置Ｔ１、Ｔ２を定めるために露光および現像される。トレンチ位置Ｔ１、Ｔ２の幅は好ましくは少なくとも相応するビア位置Ｖ１、Ｖ２と同じくらい広いことが望ましい。この例では、図４ｄのトレンチ位置Ｔ１は、前に定めたビア位置（Ｖ１）に対して適正に配列されているが、他方、図５ｄのトレンチ位置Ｔ２は、相応する前に定めたビア位置（Ｖ２）に対して誤配列（この場合は右にずれている）されている。本発明の好ましい実施態様によれば、後の説明で明らかになるが、この誤配列はこのデュアルダマシンプロセスでは十分に許容される。
しかし、この例では、半ビアエッチングは最終のビアを一部形成しただけなので、この時点でのビアの深さは相対的に浅い。このため、ＢＡＲＣ層３６により、エッチングされた半ビアを充填することができるので、ＢＡＲＣ層３６を図４ｄおよび５ｄに示すように用いることができる。従って、このプロセスは、フォトレジスト３８の露光にあたって、図１ａに示すような、従来法の完全なビア優先プロセスに見られるようなフォトリソグラフィーによるエラーをさらに加えることなしに、ＢＡＲＣ層３６の利点が得られる。このようなエラーは、ビアのＢＡＲＣによる不完全な充填および全ビアエッチングによる無視できないトポグラフィーに起因する。加えて、表面でフォトレジスト３８が薄くなることは、本発明のこの実施態様によって、この構造の平坦性が改善されるために、大幅に削減される。
トレンチ位置Ｔ１、Ｔ２の位置決めに続いて、ハードマスク層３２が、フォトレジスト３８のマスキングされた部分で定められた位置でエッチングされる。エッチング剤およびプロセスは、もちろん、ハードマスク層３２のエッチングに使用された特定の材料によって決まる。ハードマスク層３２をエッチングするのに用いられるエッチング種にはＣＦ４およびＣＨ２Ｆ２が含まれる。フォトレジスト３８によって露出された場所で、少なくとも部分的に、ＢＡＲＣ層３６は除かれる。結果として生じる構造は図４ｅおよび５ｅに示す。ＢＡＲＣ層３６の残り３６′は、金属間誘電層中へエッチングされた半ビアの中に、図４ｅおよび５ｅに示すように残る。図５ｅの誤配列の場合には、ＢＡＲＣ層の残り３６′は、フォトレジスト３８の下にある材料と接している。いずれにしても、トレンチ位置Ｔ１、Ｔ２は、ハードマスク層３２に、図４ｅおよび５ｅのそれぞれに示すように、転写されている。マスキングフォトレジスト３８およびＢＡＲＣ層の残り３６′が次いで、当業者の知るように、従来法のプラズマアッシングまたはウエットストリップで除去される。結果として生じる構造を図４ｆおよび図５ｆに示す。図５ｆから明らかなように、かなりの誤配列がトレンチ位置Ｔ２とビア位置Ｖ２との間にある状況でも、ビア位置Ｖ２の幅はビア位置Ｖ１（図４ｆ）の幅と同じままである。これは、前段階で実施された半ビアエッチングのためで、トレンチエッチストップ層２８によりビアパターンが保持されることによる。しかし、図４ｆおよび５ｆから、この誤配列位置では、トレンチ位置Ｔ２がビア位置Ｖ２の縁から外れて広がっているために、トレンチ位置Ｔ２の幅はトレンチ位置Ｔ１の幅よりも広いことが見出せる。
本発明の好ましい実施態様によれば、次いで、金属間誘電層３０およびレベル間誘電層２６が同時にエッチングされる。ここでハードマスク層３２は、金属間誘電層３０を貫通するトレンチを位置決めするマスキングとして用いられ、金属間誘電層３０を貫通する半ビアの側壁を、レベル間誘電層２６を貫通するビアの幅を定めるために用いる。トレンチとビアのエッチングが完全には異方性でない程度によって、これら側壁は、エッチングの間に後退するであろうが、トレンチエッチストップ層２８によってビアの下の部分の寸法の維持が助けられであろう。このエッチングは、金属間誘電層３０を貫通して、トレンチエッチストップ層２８で止まり、その間トレンチエッチストップ層２８の下にあるレベル間誘電層２６の部分はエッチングから防護されている。同様に、レベル間誘電層２６を貫通するビアの残りのエッチングは、ビアエッチストップ層２４で止まる。結果として生じる構造を図４ｇおよび５ｇに示す。本発明のこのこの好ましい実施態様によれば、トレンチと下側のビアのこの結合されたエッチングは、好ましくは実質的に異方性のプラズマエッチングであり、エッチストップ層２４、２８に対して相対的に誘電層２６、３０を選択的にエッチングするように、エッチング剤が選ばれる。ＯＳＧでできた絶縁層２６、３０および炭化ケイ素でできたエッチストップ層２４，２８に対しては、Ｃ４Ｆ８、Ｎ２およびアルゴンを用いるエッチングが好ましい。このエッチングが、誘電体の厚さの違いや位置によるエッチング速度の違いを補って、誘電層２６、３０の除去の終点を超えるまで広がることが好ましい。
一旦トレンチおよびビアが形成されると、残りのビアエッチストップの露出部は、従来法のプラズマエッチングまたは湿式エッチングにより除かれ、ビア底部の導体２２が露出する。ハードマスク層３２（導体または半導体材料でできているときは特に）およびトレンチエッチストップ層２８の露出部もこの除去法で除去することが好ましい。これに代わる方法としては、ハードマスク層３２は、銅ＣＭＰ（下記で説明）の間に除去できるし、ハードマスク層３２が導電性でないならば、金属間誘電層３０を保護するために、その場に残してもよい。結果として生じる構造を図４ｈおよび５ｈに示す。
本発明の好ましい実施態様によれば、次には、メタライゼーション層４２を図４ｉおよび５ｉに示すようにトレンチおよびビア中に堆積する。前述のように、メタライゼーション層４２は、代わりに他の金属系を用いることはできるが、好ましくは銅である。銅の例としては、メタライゼーション層４２は好ましくは電鋳加工により堆積される。通常、当業者に知られているように、銅電鋳加工のプロセスには、化学気相成長法によるライナーまたはバリアー層４１の堆積、次いで、銅金属の種層の堆積を包含している。銅原子が銅種層に付着してメタライゼーション層４２が形成される形で、次いで銅の電鋳加工が実施される。銅堆積プロセスの変形、代替法は、当業者にはよく知られており、本発明の好ましい実施態様によるメタライゼーション４２の堆積に用いることができる。
図４ｉおよび５ｉに示すように、銅の堆積はメタライゼーション層４２がトレンチおよびビアを充填して、金属間誘電層３０の上を所望の厚さで被覆するまで続く。ダマシンプロセスを完成するには、構造の平坦化が実施され、導体４０が金属間誘電層３０と平らになるようにする。好ましい平坦化プロセスは、化学的機械的研磨法（ＣＭＰ）で、これにより、誘電層３０の上にあるバリアー層４１およびメタライゼーション層４２の部分を除く。ここで、短絡に働くおそれのあるメタライゼーション層４２の、糸状物が残らないことを確実にするように、金属間誘電層３０自体の一部も除去する。結果としてできる導体４０はこのようにして、構造のトレンチおよびビア内に図４ｊおよび５ｊに示すように形成される。
図４ａ〜４ｊと図５ａ〜５ｊに関連して説明された、導体４０のこの形成プロセスは、メタライゼーションの一つのレベルの形成に対応する。このプロセスは、次には、各レベルそれぞれにおいて、コンタクトおよび導体の位置それぞれに対応したビアおよびトレンチのパターンを有する設計された集積回路を形成することが望まれる、数レベルのメタライゼーションのそれぞれについて繰り返すことができる。例えば、多くの最新の集積化製造法の流れには８レベルものメタライゼーションが含まれる。本発明の好ましい実施態様によるこのプロセスは、これらのメタライゼーションのレベルそれぞれに使用するのに適している。
上述のように、本発明によって、集積回路の成形加工におけるいくつかの重要な利点が得られる。要約すれば、本発明により、あるレベルにおける、トレンチおよびその下のビアの間の誤配列に対し、大幅な許容差が製造プロセスに与えられる。上にあるトレンチに大幅な誤配列があっても、下側のビアの幅は狭まらず、従って、このような誤配列があっても下側の導体に対する導電性は完全に維持される。加えて、本発明では、トレンチパターンの位置決めにおいて、ＢＡＲＣ層はエッチングされたビアの部分にだけ加工されるので、ＢＡＲＣ層が利用できる。ビアおよびトレンチのフォトリソグラフィー操作で生ずる最小限のトポグラフィーにより、これらの形状要素が非常に小さい寸法に形成される能力がさらに改善される。
本発明につき、その好ましい実施態様によって説明してきたが、この実施態様の修正、および代替案は、このような修正および代替案に本発明の利点および利益があるときに、当業者が本明細書およびその図面を参照すれば、明白であると当然予想される。このような修正および代替案は後に特許請求の範囲で請求される本発明の範囲内であると予想される。
以上の説明に関して更に以下の項を開示する。
（１） 下記の段階を包含する集積回路中に金属導体を形成する方法：
ビアエッチストップ層を第１の導体の上に形成すること；
レベル間誘電層をビアエッチストップ層の上に形成すること；
金属間誘電層をレベル間誘電層の上に形成すること；
次いでビア位置で金属間誘電層を貫通してエッチングすること；
トレンチ位置が金属間誘電層の前記エッチングされた部分と少なくとも一部重なり合うように、トレンチマスキング層にトレンチ位置を定めること；
次いで、トレンチ位置で金属間誘電層を貫通し、ビア位置でレベル間誘電層を貫通して、ビア位置でのエッチングが、ビアエッチストップ層で有効に停止するように、同時にエッチングし、この同時にエッチングすることで、金属間誘電層中に、ビア位置でレベル間誘電層を貫通しているビアと面接触するトレンチ位置でトレンチを形成すること；
ビア位置のビアエッチストップ層を除去すること；および
次いで、第１の導体と接触する第２の導体をトレンチおよびビア内に形成すること。
（２） さらに下記の段階を包含する第１項記載の方法：
レベル間誘電層の上にトレンチエッチストップ層を形成すること；
第１項記載の金属間誘電層の形成段階は、トレンチエッチストップ層を形成する段階の後に実施されること；
第１項記載の金属間誘電層を貫通するエッチングの段階により、トレンチエッチストップ層もまた貫通してエッチングされること；
および、トレンチ位置で金属間誘電層を貫通して、ビア位置でレベル間誘電層を貫通する同時にエッチングする第１項記載の段階もまた、トレンチ位置でトレンチエッチストップ層で有効に停止すること。
（３） ビア位置で金属間誘電層を貫通するエッチング段階に先だって、ビア位置を定めるためのハードマスク層を金属間誘電層上に形成し、次いでビア位置を定めるためにハードマスク層をエッチングすることを、さらに包含する第１項記載の方法。
（４） トレンチ位置をトレンチマスキング層で定める段階が下記の事項を包含する第３項記載の方法：
ハードマスク層の上にフォトレジストから成るマスキング層を形成すること；
ハードマスク層上のマスキング層に、トレンチ位置を定めるために、パターン形成すること；および
パターン形成されたマスキング層をマスキングとして用いて、ハードマスク層をエッチングすること。
（５） トレンチ位置でハードマスク層をエッチングする段階の後にパターン形成されたマスキング層を除去することをさらに含む第４項記載の方法。
（６） マスキング層を形成する段階が下記の事項を包含する第５項記載の方法：
エッチングされたハードマスク層の上に底部反射防止膜を形成すること；
底部反射防止膜上にフォトレジスト層を形成すること；
フォトレジスト層をパターン形成してそのトレンチ位置部分を除去し、残りのパターン形成されたフォトレジスト層をパターン形成されたマスキング層として残すこと。
（７） 第２の導体が銅を含む第１項記載の方法。
（８） 下記の段階をさらに包含する第１項記載の方法：
第２の導体の上にビアエッチストップ層を形成すること；
ビアエッチストップ層の上にレベル間誘電層を形成すること；
レベル間誘電層の上に金属間誘電層を形成すること；
次いでビア位置で金属間誘電層を貫通するエッチングを行うこと；
トレンチ位置が金属間誘電層の前記エッチングされた部分と少なくとも一部重なり合うように、トレンチマスキング層によりトレンチ位置を定めること；
次いで、トレンチ位置で金属間誘電層を貫通して、ビア位置でレベル間誘電層を貫通し、ビア位置でのエッチングがビアエッチストップ層で有効に停止するように、同時にエッチングし、この同時にエッチングすることにより、金属間誘電層中に、ビア位置でレベル間誘電層を貫通しているビアと面接触するトレンチ位置で、トレンチを形成すること；
ビア位置のビアエッチストップ層を除去すること；および
次いで、第２の導体と接触する第３の導体をトレンチ内に形成すること。
（９） 下記の構成要素を包含する集積回路：
基板の半導体表面に形成された能動デバイス；
能動デバイスの上にあり、第１の絶縁層で絶縁されている第１の導体；
第１の絶縁層の上に配置されたビアエッチストップ層；
ビアエッチストップ層の上に配置されたレベル間誘電層；
レベル間誘電層の上に配置されたトレンチエッチストップ層；
レベル間誘電層と同一の材料から成り、トレンチエッチストップ層の上に配置された金属間誘電層；および
金属間誘電層を貫通してエッチングされたトレンチ内、およびレベル間誘電層を貫通してエッチングされたビア内に形成される第２の導体であって、そのビアはトレンチと面接触していて、その第２の導体が、第１の導体と接触しており、下記の段階を含むプロセスで形成される第２の導体：
ビア位置で金属間誘電層およびトレンチエッチストップ層を貫通してエッチングすること；
金属間誘電層のエッチングされた部分の上に配置される端面を持つパターン形成したトレンチマスキング層によりトレンチ位置を定めること；
パターン形成されたトレンチマスキング層と金属間誘電層との間に配置されるハードマスク層にトレンチ位置を転写すること；
次いで、トレンチ位置で金属間誘電層を貫通して、ビア位置でレベル間誘電層を貫通し、エッチングがトレンチエッチストップ層およびビアエッチストップ層でそれぞれ有効に停止するように、同時にエッチングし、この同時にエッチングすることで、金属間誘電層中に、トレンチ位置でトレンチを形成し、レベル間誘電層を貫通するビアをビア位置で形成すること；
ビア位置のビアエッチストップ層を除去すること；および
次いで、トレンチおよびビア内に金属を堆積して、第１の導体と接触させ、第２の導体を形成すること。
（１０） 第２の導体が銅を含む第９項記載の集積回路。
（１） 下記の段階を包含する集積回路中に金属導体を形成する方法：
ビアエッチストップ層を第１の導体の上に形成すること；
レベル間誘電層をビアエッチストップ層の上に形成すること；
金属間誘電層をレベル間誘電層の上に形成すること；
次いでビア位置で金属間誘電層を貫通してエッチングすること；
トレンチ位置が金属間誘電層の前記エッチングされた部分と少なくとも一部重なり合うように、トレンチマスキング層にトレンチ位置を定めること；
次いで、トレンチ位置で金属間誘電層を貫通し、ビア位置でレベル間誘電層を貫通して、ビア位置でのエッチングが、ビアエッチストップ層で有効に停止するように、同時にエッチングし、この同時にエッチングすることで、金属間誘電層中に、ビア位置でレベル間誘電層を貫通しているビアと面接触するトレンチ位置でトレンチを形成すること；
ビア位置のビアエッチストップ層を除去すること；および
次いで、第１の導体と接触する第２の導体をトレンチおよびビア内に形成すること。
（２） さらに下記の段階を包含する第１項記載の方法：
レベル間誘電層の上にトレンチエッチストップ層を形成すること；
第１項記載の金属間誘電層の形成段階は、トレンチエッチストップ層を形成する段階の後に実施されること；
第１項記載の金属間誘電層を貫通するエッチングの段階により、トレンチエッチストップ層もまた貫通してエッチングされること；
および、トレンチ位置で金属間誘電層を貫通して、ビア位置でレベル間誘電層を貫通する同時にエッチングする第１項記載の段階もまた、トレンチ位置でトレンチエッチストップ層で有効に停止すること。
（３） ビア位置で金属間誘電層を貫通するエッチング段階に先だって、ビア位置を定めるためのハードマスク層を金属間誘電層上に形成し、次いでビア位置を定めるためにハードマスク層をエッチングすることを、さらに包含する第１項記載の方法。
（４） トレンチ位置をトレンチマスキング層で定める段階が下記の事項を包含する第３項記載の方法：
ハードマスク層の上にフォトレジストから成るマスキング層を形成すること；
ハードマスク層上のマスキング層に、トレンチ位置を定めるために、パターン形成すること；および
パターン形成されたマスキング層をマスキングとして用いて、ハードマスク層をエッチングすること。
（５） トレンチ位置でハードマスク層をエッチングする段階の後にパターン形成されたマスキング層を除去することをさらに含む第４項記載の方法。
（６） マスキング層を形成する段階が下記の事項を包含する第５項記載の方法：
エッチングされたハードマスク層の上に底部反射防止膜を形成すること；
底部反射防止膜上にフォトレジスト層を形成すること；
フォトレジスト層をパターン形成してそのトレンチ位置部分を除去し、残りのパターン形成されたフォトレジスト層をパターン形成されたマスキング層として残すこと。
（７） 第２の導体が銅を含む第１項記載の方法。
（８） 下記の段階をさらに包含する第１項記載の方法：
第２の導体の上にビアエッチストップ層を形成すること；
ビアエッチストップ層の上にレベル間誘電層を形成すること；
レベル間誘電層の上に金属間誘電層を形成すること；
次いでビア位置で金属間誘電層を貫通するエッチングを行うこと；
トレンチ位置が金属間誘電層の前記エッチングされた部分と少なくとも一部重なり合うように、トレンチマスキング層によりトレンチ位置を定めること；
次いで、トレンチ位置で金属間誘電層を貫通して、ビア位置でレベル間誘電層を貫通し、ビア位置でのエッチングがビアエッチストップ層で有効に停止するように、同時にエッチングし、この同時にエッチングすることにより、金属間誘電層中に、ビア位置でレベル間誘電層を貫通しているビアと面接触するトレンチ位置で、トレンチを形成すること；
ビア位置のビアエッチストップ層を除去すること；および
次いで、第２の導体と接触する第３の導体をトレンチ内に形成すること。
（９） 下記の構成要素を包含する集積回路：
基板の半導体表面に形成された能動デバイス；
能動デバイスの上にあり、第１の絶縁層で絶縁されている第１の導体；
第１の絶縁層の上に配置されたビアエッチストップ層；
ビアエッチストップ層の上に配置されたレベル間誘電層；
レベル間誘電層の上に配置されたトレンチエッチストップ層；
レベル間誘電層と同一の材料から成り、トレンチエッチストップ層の上に配置された金属間誘電層；および
金属間誘電層を貫通してエッチングされたトレンチ内、およびレベル間誘電層を貫通してエッチングされたビア内に形成される第２の導体であって、そのビアはトレンチと面接触していて、その第２の導体が、第１の導体と接触しており、下記の段階を含むプロセスで形成される第２の導体：
ビア位置で金属間誘電層およびトレンチエッチストップ層を貫通してエッチングすること；
金属間誘電層のエッチングされた部分の上に配置される端面を持つパターン形成したトレンチマスキング層によりトレンチ位置を定めること；
パターン形成されたトレンチマスキング層と金属間誘電層との間に配置されるハードマスク層にトレンチ位置を転写すること；
次いで、トレンチ位置で金属間誘電層を貫通して、ビア位置でレベル間誘電層を貫通し、エッチングがトレンチエッチストップ層およびビアエッチストップ層でそれぞれ有効に停止するように、同時にエッチングし、この同時にエッチングすることで、金属間誘電層中に、トレンチ位置でトレンチを形成し、レベル間誘電層を貫通するビアをビア位置で形成すること；
ビア位置のビアエッチストップ層を除去すること；および
次いで、トレンチおよびビア内に金属を堆積して、第１の導体と接触させ、第２の導体を形成すること。
（１０） 第２の導体が銅を含む第９項記載の集積回路。
デュアルダマシンプロセスにより形成される銅メタライゼーションを有する集積回路の加工方法が開示されている。第１の導体（２２）の上に多層絶縁構造が形成されており、その中で、第２の導体（４０）が第１の導体と接続するように形成される。多層絶縁構造には、ビアエッチストップ層（２４）、レベル間誘電層（２６）、トレンチエッチストップ層（２８）、金属間誘電層（３０）、およびハードマスク層（３２）が含まれる。レベル間誘電層（２６）および金属間誘電層（３０）は、好ましくは同一の材料である。ビアは金属間誘電層（３０）を部分的に貫通し、任意であるが、トレンチエッチストップ層（２８）を貫通してエッチングされる。次いで、トレンチ位置がフォトレジスト（３８）によって定められ、このトレンチ位置はハードマスク層（３２）に転写される。金属間誘電層（３０）を貫通し、もしあれば、トレンチエッチストップ層（２８）で停止し、同時に、ビアエッチストップ層（２４）で停止し、レベル間誘電層（２６）を貫通する、同時エッチングが次いで実行される。ビアエッチストップ層（２４）をビア底部から除いた後、銅導体（４０）が、例えば、バリアー層（４１）上の電鋳加工および化学的機械的研磨によりトレンチおよびビア中に形成される。
Claims (2)
- 下記の段階を包含する集積回路中に金属導体を形成する方法：
ビアエッチストップ層を第１の導体の上に形成すること；
レベル間誘電層をビアエッチストップ層の上に形成すること；
金属間誘電層をレベル間誘電層の上に形成すること；
次いでビア位置で金属間誘電層を貫通してエッチングすること；
トレンチ位置が金属間誘電層の前記エッチングされた部分と少なくとも一部重なり合うように、トレンチマスキング層にトレンチ位置を定めること；
次いで、トレンチ位置で金属間誘電層を貫通し、ビア位置でレベル間誘電層を貫通して、ビア位置でのエッチングが、ビアエッチストップ層で有効に停止するように、同時にエッチングし、この同時にエッチングすることで、金属間誘電層中に、ビア位置でレベル間誘電層を貫通しているビアと面接触するトレンチ位置でトレンチを形成すること；
ビア位置のビアエッチストップ層を除去すること；および
次いで、第１の導体と接触する第２の導体をトレンチおよびビア内に形成すること。 - 下記の構成要素を包含する集積回路：
基板の半導体表面に形成された能動デバイス；
能動デバイスの上にあり、第１の絶縁層で絶縁されている第１の導体；
第１の絶縁層の上に配置されたビアエッチストップ層；
ビアエッチストップ層の上に配置されたレベル間誘電層；
レベル間誘電層の上に配置されたトレンチエッチストップ層；
レベル間誘電層と同一の材料から成り、トレンチエッチストップ層の上に配置された金属間誘電層；および
金属間誘電層を貫通してエッチングされたトレンチ内、およびレベル間誘電層を貫通してエッチングされたビア内に形成される第２の導体であって、そのビアはトレンチと面接触していて、その第２の導体が、第１の導体と接触しており、下記の段階を含むプロセスで形成される第２の導体：
ビア位置で金属間誘電層およびトレンチエッチストップ層を貫通してエッチングすること；
金属間誘電層のエッチングされた部分の上に配置される端面を持つパターン形成したトレンチマスキング層によりトレンチ位置を定めること；
パターン形成されたトレンチマスキング層と金属間誘電層との間に配置されるハードマスク層にトレンチ位置を転写すること；
次いで、トレンチ位置で金属間誘電層を貫通して、ビア位置でレベル間誘電層を貫通し、エッチングがトレンチエッチストップ層およびビアエッチストップ層でそれぞれ有効に停止するように、同時にエッチングし、この同時にエッチングすることで、金属間誘電層中に、トレンチ位置でトレンチを形成し、レベル間誘電層を貫通するビアをビア位置で形成すること；
ビア位置のビアエッチストップ層を除去すること；および
次いで、トレンチおよびビア内に金属を堆積して、第１の導体と接触させ、第２の導体を形成すること。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/304,943 US7119006B2 (en) | 2002-11-26 | 2002-11-26 | Via formation for damascene metal conductors in an integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004179659A true JP2004179659A (ja) | 2004-06-24 |
Family
ID=32325337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003393229A Pending JP2004179659A (ja) | 2002-11-26 | 2003-11-25 | 集積回路におけるダマシン金属導体のためのビア形成 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7119006B2 (ja) |
| EP (1) | EP1429382A3 (ja) |
| JP (1) | JP2004179659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104902684A (zh) * | 2014-03-07 | 2015-09-09 | 深南电路有限公司 | 一种台阶槽电路板及其加工方法 |
| WO2019155701A1 (ja) * | 2018-02-07 | 2019-08-15 | 株式会社ジャパンディスプレイ | 表示装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4801296B2 (ja) * | 2001-09-07 | 2011-10-26 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR100487948B1 (ko) * | 2003-03-06 | 2005-05-06 | 삼성전자주식회사 | 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법 |
| KR100542388B1 (ko) * | 2003-07-18 | 2006-01-11 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| US8569142B2 (en) * | 2003-11-28 | 2013-10-29 | Blackberry Limited | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
| KR100571406B1 (ko) * | 2003-12-31 | 2006-04-14 | 동부아남반도체 주식회사 | 반도체 소자의 금속배선 제조 방법 |
| US7748440B2 (en) * | 2004-06-01 | 2010-07-06 | International Business Machines Corporation | Patterned structure for a thermal interface |
| KR100613390B1 (ko) * | 2004-12-16 | 2006-08-17 | 동부일렉트로닉스 주식회사 | 금속 배선된 반도체 소자 및 반도체 소자 금속 배선 형성방법 |
| KR100632658B1 (ko) * | 2004-12-29 | 2006-10-12 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| DE102005047414B4 (de) | 2005-02-21 | 2012-01-05 | Infineon Technologies Ag | Magnetoresistives Sensormodul und Verfahren zum Herstellen desselben |
| US20080182407A1 (en) * | 2007-01-31 | 2008-07-31 | Advanced Micro Devices, Inc. | Method of forming vias in a semiconductor device |
| US9723760B2 (en) | 2007-11-13 | 2017-08-01 | International Business Machines Corporation | Water-assisted air cooling for a row of cabinets |
| DE102008016425B4 (de) * | 2008-03-31 | 2015-11-19 | Advanced Micro Devices, Inc. | Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials |
| US8110342B2 (en) * | 2008-08-18 | 2012-02-07 | United Microelectronics Corp. | Method for forming an opening |
| KR20100112669A (ko) * | 2009-04-10 | 2010-10-20 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
| US9793164B2 (en) * | 2015-11-12 | 2017-10-17 | Qualcomm Incorporated | Self-aligned metal cut and via for back-end-of-line (BEOL) processes for semiconductor integrated circuit (IC) fabrication, and related processes and devices |
| TWI751819B (zh) * | 2020-12-02 | 2022-01-01 | 華邦電子股份有限公司 | 半導體裝置之製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5741626A (en) * | 1996-04-15 | 1998-04-21 | Motorola, Inc. | Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC) |
| US6140226A (en) * | 1998-01-16 | 2000-10-31 | International Business Machines Corporation | Dual damascene processing for semiconductor chip interconnects |
| US6054384A (en) | 1998-05-19 | 2000-04-25 | Advanced Micro Devices, Inc. | Use of hard masks during etching of openings in integrated circuits for high etch selectivity |
| US6127258A (en) | 1998-06-25 | 2000-10-03 | Motorola Inc. | Method for forming a semiconductor device |
| US6380096B2 (en) * | 1998-07-09 | 2002-04-30 | Applied Materials, Inc. | In-situ integrated oxide etch process particularly useful for copper dual damascene |
| US6362093B1 (en) * | 1999-08-20 | 2002-03-26 | Taiwan Semiconductor Manufacturing Company | Dual damascene method employing sacrificial via fill layer |
| US6329281B1 (en) * | 1999-12-03 | 2001-12-11 | Agere Systems Guardian Corp. | Methods for fabricating a multilevel interconnection for an integrated circuit device utilizing a selective overlayer |
| JP4377040B2 (ja) * | 2000-07-24 | 2009-12-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体の製造方法 |
| US6583047B2 (en) * | 2000-12-26 | 2003-06-24 | Honeywell International, Inc. | Method for eliminating reaction between photoresist and OSG |
| US6465340B1 (en) | 2001-02-06 | 2002-10-15 | Advanced Micro Devices, Inc. | Via filled dual damascene structure with middle stop layer and method for making the same |
| US6861347B2 (en) * | 2001-05-17 | 2005-03-01 | Samsung Electronics Co., Ltd. | Method for forming metal wiring layer of semiconductor device |
| US20020187627A1 (en) * | 2001-06-06 | 2002-12-12 | Yu-Shen Yuang | Method of fabricating a dual damascene structure |
| US6410426B1 (en) | 2001-07-09 | 2002-06-25 | Texas Instruments Incorporated | Damascene cap layer process for integrated circuit interconnects |
| US6620727B2 (en) * | 2001-08-23 | 2003-09-16 | Texas Instruments Incorporated | Aluminum hardmask for dielectric etch |
-
2002
- 2002-11-26 US US10/304,943 patent/US7119006B2/en not_active Expired - Lifetime
-
2003
- 2003-11-25 JP JP2003393229A patent/JP2004179659A/ja active Pending
- 2003-11-26 EP EP03104396A patent/EP1429382A3/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104902684A (zh) * | 2014-03-07 | 2015-09-09 | 深南电路有限公司 | 一种台阶槽电路板及其加工方法 |
| WO2019155701A1 (ja) * | 2018-02-07 | 2019-08-15 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2019138975A (ja) * | 2018-02-07 | 2019-08-22 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP7109932B2 (ja) | 2018-02-07 | 2022-08-01 | 株式会社ジャパンディスプレイ | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7119006B2 (en) | 2006-10-10 |
| EP1429382A3 (en) | 2008-08-27 |
| EP1429382A2 (en) | 2004-06-16 |
| US20040100779A1 (en) | 2004-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100387255B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US9245792B2 (en) | Method for forming interconnect structures | |
| US6514852B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6268283B1 (en) | Method for forming dual damascene structure | |
| JP2004179659A (ja) | 集積回路におけるダマシン金属導体のためのビア形成 | |
| US20040053501A1 (en) | Self aligned vias in dual damascene interconnect, buried mask approach | |
| KR100460771B1 (ko) | 듀얼다마신 공정에 의한 다층 배선의 형성 방법 | |
| JP2004228111A (ja) | 半導体装置及びその製造方法 | |
| US6849536B2 (en) | Inter-metal dielectric patterns and method of forming the same | |
| KR100363696B1 (ko) | 반도체장치의 다층 금속배선 형성방법 | |
| KR20030058523A (ko) | 듀얼 다마신공정에 의한 다층 금속배선의 형성 방법 | |
| KR100322887B1 (ko) | 반도체장치의 다층 금속배선 형성방법 | |
| KR20020086100A (ko) | 다층 배선의 콘택 형성 방법 | |
| KR100226786B1 (ko) | 반도체소자의 배선 형성방법 | |
| US20090166884A1 (en) | Semiconductor device and method for manufacturing the same | |
| KR100198653B1 (ko) | 반도체 소자의 금속배선방법 | |
| KR100789612B1 (ko) | 금속 배선 형성 방법 | |
| KR100772719B1 (ko) | 듀얼다마신공정을 이용한 금속배선 형성 방법 | |
| KR100393968B1 (ko) | 반도체 소자의 이중 다마신 형성방법 | |
| KR20030058261A (ko) | 듀얼다마신공정을 이용한 금속배선 형성 방법 | |
| KR19980058406A (ko) | 반도체 소자의 다층 금속 배선 형성 방법 | |
| KR20020058429A (ko) | 반도체소자의 배선 및 그 형성방법 | |
| KR20030058299A (ko) | 오정렬 마진을 개선한 금속배선 형성 방법 | |
| KR20070077670A (ko) | 반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체소자 | |
| KR20000042001A (ko) | 반도체소자의 금속배선층 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060913 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080909 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080911 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090220 |