KR20100112669A - 반도체 소자 및 이의 제조방법 - Google Patents
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Abstract
정렬불량을 방지할 수 있는 반도체 소자 및 이의 제조방법에 있어서, 적어도 하나의 하부 도전성 패턴을 구비하는 기판 상에 도전성 패턴을 노출하는 제1 개구를 구비하는 제1 층간절연막을 형성한다. 제1 개구를 매립하여 상기 하부 도전성 패턴과 연결되고 제1 층간절연막으로부터 돌출되어 제1 층간절연막의 상면보다 높은 상면을 갖는 접속체를 형성한다. 제1 층간절연막 상에 형성되며 접속체와 동일한 중심축을 갖는 제2 개구를 구비하는 제2 층간절연막을 형성하고, 제2 개구를 매립하여 접속체와 연결되는 도전성 패턴을 형성한다. 접속체와 도전성 패턴 사이의 정렬불량을 방지할 수 있다.
Description
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 수직 배선연결 구조를 구비하는 반도체 소자 및 이의 제조방법에 관한 것이다.
최근의 반도체 소자는 고집적 및 고성능에 대한 요구에 따라 집적회로를 구성하는 단위소자를 기판 상에 수직하게 적층하고 상부 및 하부의 도전성 구조물들을 콘택 플러그 또는 비아와 같은 접속체(interconnection)에 의해 연결하는 구조를 채택하고 있다. 이에 따라, 상기 반도체 소자 내에 포함되는 도전성 패턴의 선폭이나 도전성 패턴의 간격은 급격히 감소되고 있으며, 상부 및 하부 구조물을 형성하는 도전성 패턴들을 연결하기 위한 상기 접속체의 사이즈도 급격히 축소되고 있다.
상기 도전성 패턴의 선폭은 감소하면서 고성능에 요구되는 저저항을 달성하기 위해서는 높이가 증가되어야 하며 이에 따라 상기 도전성 패턴을 덮은 층간절연막의 높이도 증가하고 있다. 이에 따라 상기 층간절연막을 관통하여 상부 및 하부의 도전성 구조물들을 연결하는 상기 접속체의 깊이도 커지고 있다.
상기 접속체의 사이즈 감소 및 깊이 증가에 따라 상기 접속체와 도전성 구조물들 사이의 접촉면적도 축소되고 있으며 이에 따라 반도체 제조공정에서 상기 접속체와 도전성 구조물 사이에 더욱 정교한 정렬(align)이 요구된다. 즉, 상기 접속체를 형성하기 위한 사진 식각공정에서 약간의 정렬불량(mis-alignment)만 발생하더라도 상기 도전성 구조물과 접속체는 접촉하지 못하거나 접촉 면적이 현저하게 감소하게 된다.
또한, 반도체 소자 내에서 서로 인접하는 도전성 구조물들 사이의 이격거리 축소에 따라 미세한 정렬불량에도 상기 접속체가 서로 인접하는 도전성 구조물들과 모두 접촉하는 브리지(bridge) 불량이 빈번하게 발생하고 있다.
따라서, 상기 접속체와 도전성 구조물 사이에서 정렬불량을 최소화할 수 있는 반도체 소자의 제조방법이 요구되고 있다. 특히, 미세한 정렬불량에 의해서도 브리지 불량이 발생하는 최근의 반도체 제조환경을 고려하면 상기 반도체 소자의 배선공정에서 층간절연막의 상부에 배치된 상부 도전성 구조물과 층간절연막에 형성된 접속체의 중심이 서로 일직선상에 위치하도록 정렬하는 정합정렬(central alignment)을 용이하게 보장할 수 있는 반도체 소자의 제조방법이 강하게 요구되고 있다.
따라서 본 발명의 목적은 정합 정렬된 접속체를 구비하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 적어도 하나의 하부 도전성 패턴을 구비하는 기판, 상기 기판 상에 형성되며 상기 도전성 패턴을 노출하는 제1 개구를 구비하는 제1 층간절연막, 상기 제1 개구를 매립하여 상기 하부 도전성 패턴과 연결되고 상기 제1 층간절연막으로부터 돌출되어 상기 제1 층간절연막의 상면보다 높은 상면을 갖는 접속체, 상기 제1 층간절연막 상에 형성되며 상기 접속체와 동일한 중심축을 갖는 제2 개구를 구비하는 제2 층간절연막, 및 상기 제2 개구를 매립하여 상기 접속체와 연결되는 상부 도전성 패턴을 포함한다.
일실시예로서, 상기 제2 층간절연막은 상기 제1 층간절연막 상에 위치하는 하부 절연막 및 상기 상부 절연막 상에 적층되며 상기 하부 절연막보다 낮은 식각율을 갖는 상부 절연막을 포함한다. 이때, 상기 제1 층간절연막은 실리콘 산화막을 포함하고 상기 하부 절연막은 실리콘 질화막을 포함하며 상기 상부 절연막은 실리콘 산화막을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따라 상기 반도체 소자의 제조방법이 개시된다. 적어도 하나의 하부 도전성 패턴을 구비하는 기판을 제공한다. 이어서, 상기 기판 상에 상기 도전성 패턴을 노출하는 제1 개구를 구비하는 제1 층간절연막을 형성한다. 상기 제1 개구를 매립하여 상기 하부 도전성 패턴 과 연결되고 상기 제1 층간절연막으로부터 돌출되어 상기 제1 층간절연막의 상면보다 높은 상면을 갖는 접속체를 형성하고, 상기 제1 층간절연막 상에 형성되며 상기 접속체와 동일한 중심축을 갖는 제2 개구를 구비하는 제2 층간절연막을 형성한다. 상기 제2 개구를 매립하여 상기 접속체와 연결되는 상부 도전성 패턴을 형성한다.
일실시예로서, 상기 제2 층간절연막은 다음과 같은 형성될 수 있다. 상기 접속체가 돌출된 상기 제1 층간절연막의 표면 프로파일을 따라 상기 제1 층간절연막 상에 상기 접속체를 매립하도록 하부 절연막을 형성하고, 상기 하부 절연막 상에 상기 하부 절연막 보다 높은 식각율을 갖는 상부 절연막을 형성한다. 상기 하부 절연막의 상면이 노출되도록 상기 상부 절연막을 부분적으로 제거하여 상기 상부 및 하부 절연막의 상면을 동일 평면상에 형성한 후, 상기 하부 절연막을 부분적으로 식각하여 상기 접속체의 상부를 노출하는 상기 제2 개구를 형성한다.
일실시예로서, 상기 상부 절연막을 부분적으로 제거하는 단계는 화학 기계적 연마(chemical mechanical polishing, CMP) 공정 및 에치-백 (etch-back) 공정 중의 어느 하나에 의해 수행된다.
일실시예로서, 상기 하부 절연막의 식각율은 상기 상부 절연막 식각율의 3배 내지 10배의 범위를 갖는다. 상기 하부 절연막을 식각하는 단계는 HF 수용액을 이용한 습식 식각 및 플라즈마 건식 식각 공정 중의 하나를 이용하여 수행될 수 있다. 상기 접속체 및 상부 도전성 패턴은 폴리실리콘 또는 저저항 금속물질을 포함하며, 상기 저저항 금속물질은 텅스텐, 티타늄, 탄탈륨 및 이들의 합성물로 구성된 그룹으로부터 선택된 어느 하나를 포함한다.
본 발명에 따른 반도체 소자 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 바와 같은 본 발명에 의하면, 상부 및 하부 절연막의 식각비의 차이를 이용하여 상기 접속체의 중심을 따라 자기 정렬되는 개구를 형성함으로써 접속체와 상부 도전성 패턴이 동일한 중심선을 따라 배치된다. 이에 따라, 상기 접속체와 도전성 패턴의 정렬불량에 기인하는 공정불량을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일실시예에 따라 정합정렬 접속체(central-aligned interconnection)를 구비하는 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 의한 반도체 소자(900)는 적어도 하나의 하부 도전성 패턴을 구비하는 기판(100) 상에 형성되며 상기 도전성 기판을 노출하는 제1 개구(205)를 구비하는 제1 층간절연막(200), 상기 제1 개구(205)를 매립하여 상기 하부 도전성 패턴과 연결되고 상기 제1 층간절연막(200)으로부터 돌출되어 상기 제1 층간절연막(200)의 상면보다 높은 상면을 갖는 접속체(210), 상기 제1 층간절연막(200) 상에 형성되며 상기 접속체(210)와 동일한 중심축을 갖는 제2 개구(505)를 구비하는 제2 층간절연막(500) 및 상기 제2 개구(505)를 매립하여 상기 접속체(210)와 연결되는 상부 도전성 패턴(510)을 포함한다.
일실시예로서, 상기 기판(100)은 단결정 실리콘과 같은 반도체 기판을 포함하며 상기 기판(100) 상에 집적회로를 구성하는 다수의 하부 도전성 패턴(미도시)들이 배치된다. 도시하지는 않았지만 상기 기판(100)의 일부 영역에 활성영역을 정 의하기 위한 소자 분리막을 형성하고 상기 활성영역의 상부에 메모리 소자 또는 비메모리 소자를 위한 트랜지스터의 게이트 전극과 소스/드레인 전극이 위치한다. 상기 메모리 소자는 RAM(random access memory) 제품과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성 메모리 소자 또는 ROM(read only memory) 제품이나 플래시 메모리 같이 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㅇ출력이 느린 비휘발성 메모리 소자를 포함할 수 있음은 자명하다. 즉, 상기 하부 도전성 패턴은 셀 영역에 배치된 디램소자의 게이트 구조물이나 배선라인이나 커패시터의 스토리지 전극 및 주변영역에 배치된 도전성 콘택 패드나 커패시터의 플레이트 전극배선 등을 포함할 수 있다. 또한, 플래시 메모리 소자의 스트링 선택라인, 워드라인 및 접지 선택라인들을 포함할 수 있다.
상기 기판(100) 상에 형성된 상기 하부 도전성 패턴은 제1 층간 절연막(200)에 의해 매립되어 상부의 구조물과 전기적으로 절연되고, 제1 개구(205)를 통하여 부분적으로 노출된다. 예를 들면, 상기 제1 층간절연막은 단차 도포성이 우수한 산화물을 포함한다. 예를 들면, 상기 제1 층간절연막(200)은 BPSG(boronphosphorous silicate glass)막, PSG(phosphorous silicate glass)막, SOG(silicon on glass)막 또는 TEOS(tetra ethyl ortho silicate) 막 등을 포함할 수 있다.
상기 제1 개구의 내부에 도전성 물질을 포함하고 상기 하부 도전성 패턴과 전기적으로 연결되는 접속체(210)가 위치한다. 예를 들면, 상기 접속체(210)는 다층배선에서 상부 및 하부 배선을 연결하기 위한 컨택 플러그나 비아 플러그를 포함한다. 상기 도전성 물질은 저저항 금속물질로서 텅스텐, 구리, 알루미늄, 티탄늄, 탄탈륨 및 이들의 합성물 중의 어느 하나를 포함한다. 상기 제1 층간절연막(200)과 접속체(210)의 사이에는 상기 접속체를 구성하는 물질의 확산을 방지하기 위한 장벽층(미도시)을 더 포함할 수 있다. 이때, 상기 접속체(210는 상기 제1 층간절연막(200)으로부터 돌출하도록 배치되어 상기 접속체(210)의 상면이 상기 제1 층간절연막(200)의 상면보다 높게 위치한다.
상기 제1 층간절연막(200)의 상부에는 상기 제1 층간절연막(200)의 상부로 돌출된 상기 접속체(210)의 상부를 노출하는 제2 개구(505)를 구비하는 제2 층간절연막(500)이 위치한다.
일실시예로서, 상기 제2 층간절연막(500)은 상기 제1 층간절연막(200)의 상부에 위치하는 하부 절연막(300) 및 상기 하부 절연막(300)의 상면에 위치하며 상기 하부 절연막(300) 보다 내식각성이 우수한 상부 절연막(400)을 포함한다. 예를 들면, 상기 하부 절연막(300)은 실리콘 질화물을 포함하며 상기 상부 절연막(400)은 상기 실리콘 질화물보다 낮은 식각율을 갖는 실리콘 산화물을 포함한다.
또한, 상기 제2 개구(505)는 상기 하부 및 상부 절연막(300, 400)의 식각비 차이를 이용한 자기정렬 식각 공정(self-aligned etching process)에 의해 형성되어 상기 제2 개구의 중심(C2)과 상기 접속체(210)의 중심(C1)이 동일한 중심선(C) 상에 위치한다. 상기 제2 개구(505)는 마스크 패턴을 이용한 식각공정이 아니라 상기 상부 및 하부 절연막의 상대적 식각량의 차이를 이용하여 형성함으로서 상기 접속체(210)를 중심으로 자기 정렬된다. 즉, 상기 접속체(210)는 자기 정렬공정에 의해 상기 제2 개구(505)의 중심부에 노출된다.
상기 제2 개구(505)의 내부에는 도전성 물질로 구성된 상부 도전성 패턴(510)이 위치한다. 예를 들면, 상기 도전성 패턴(510)은 다층배선 구조물의 상부 배선라인을 포함하며, 폴리실리콘이나 텅스텐, 알루미늄, 구리와 같은 저저항 금속물질로 구성된다. 상기 제2 개구(505)는 중심부에서 상기 접속체(210)가 노출되도록 형성되므로 상기 제2 개구(505)를 매립하는 상기 상부 도전성 패턴(510)과 상기 접속체(202)는 동일한 중심선(C)을 갖도록 배치되어 서로 정합 정렬(centrally alined)된다.
따라서, 상부 및 하부 절연막의 식각비의 차이를 이용하여 상기 접속체의 중심을 따라 자기 정렬되는 개구를 형성함으로써 접속체와 상부 도전성 패턴이 동일한 중심선을 따라 배치된다.
이하에서, 도 2a 내지 도 2h를 참조하여 도 1에 도시된 바와 같은 반도체 소자를 제조하는 방법을 설명한다.
도 2a 내지 도 2h는 도 1에 도시한 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 1 및 도 2a를 참조하면, 적어도 하나의 하부 도전성 패턴을 구비하는 기판(100)을 제공한다.
일실시예로서, 상기 기판(100)은 웨이퍼와 같은 실리콘 단결정 실리콘 기판을 포함하며, 상기 하부 도전성 패턴(미도시)은 디램 메모리 소자나 플래시 메모리 소자를 구성하는 집적회로의 단위 구조물을 포함한다.
도 1 및 도 2b를 참조하면, 상기 도전성 패턴을 노출하는 제1 개구를 구비하는 제1 층간절연막을 형성한다.
일실시예로서, 상기 제1 층간절연막(200)은 상기 기판(100) 상에 형성된 하부 도전성 패턴들을 전기적으로 절연하고 상기 도전성 패턴들 사이의 공간을 매립한다. 예를 들면, 상기 제1 층간절연막(200)은 콘택 패드를 구비하는 디램 메모리 소자의 층간 절연막 또는 공통 소스라인을 포함하는 플래시 메모리 소자의 층간절연막을 포함한다.
따라서, 상기 제1 층간절연막(200)은 단차 도포성이 우수한 실리콘 산화물을 포함한다. 예를 들면, 상기 제1 층간절연막(200)은 BPSG(boron phosphorus silicate glass), PSG(phosphorus silicate glass), FSG(fluorinated silicate glass), PE-TEOS(plasam enhanced tetra ethyl ortho silicate) 또는 USG(undoped silicate glass)를 포함한다. 상기 하부 도전성 패턴들의 표면 프로파일을 따라 상기 기판의 상면에 절연물질을 화학기상 증착(CVD)공정이나 플라즈마 증강 화학 기상증착(PECVD) 공정을 통하여 증착한 후 CMP와 같은 평탄화 공정에 의해 상면을 평탄화 함으로써 형성할 수 있다.
본 실시예에서, 상기 절연막(200)은 PE-TOES로 형성된다. 구체적으로, 테트라 에톡시 실란(Si(OC2H5)4, tetra-ethoxy silane)가스와 산소(O2) 혹은 오존(O3)가스를 이용하여 플라즈마 증강 화학기상증착(PECVD) 방법에 의하여 형성될 수 있다. 이와 달리, 상기 제1 절연층은 구조물 사이의 매립 특성이 우수한 고밀도 플라즈마 산화물(High Density Plasma Oxide) 또는 언도프트 실리케이트 글래 스(undoped silicate glass)로 형성되며, 상기 제2 절연층은 플라즈마 증강 화학기상증착(PECVD) 방법으로 형성된 테우스(TEOS, Tetra Ethyl Ortho Silicate)로 형성될 수 있다.
상기 제1 층간절연막(200)의 상면에 상기 하부 도전성 패턴에 대응하는 절연막을 노출하는 마스크 패턴(미도시)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 층간절연막(200)에 대하여 식각공정을 수행함으로써 상기 하부 도전성 패턴을 부분적으로 노출하는 제1 개구(205)를 형성한다.
일실시예로서, 상기 식각 공정은 플라즈마를 이용한 건식 식각 공정을 포함하며, 상기 개구(205)를 통하여 디램 메모리 소자의 소스/드레인 영역 또는 플래시 메모리 소자의 소스 영역(스트링 선택 라인 영역또는 드레인 영역(접지 선택 라인 영역)이 노출될 수 있다. 이어서, 상기 개구(220) 내부의 자연 산화막(미도시)을 제거한다. 상기 식각 공정을 수행하면서 동시에 상기 자연 산화막을 제거할 수 있음은 자명하다.
일실시예로서, 상기 개구(205)는 도전성 플러그를 형성하기 위한 콘택 홀 또는 금속배선 연결용 비아 플러그를 형성하기 위한 비아 홀을 포함한다.
도 1 및 도 2c를 참조하면, 상기 제1 개구(205)를 매립하여 상기 하부 도전성 패턴과 연결되는 접속체(210)를 형성한다.
일실시예로서, 상기 제1 개구(205)의 내측벽 및 바닥면과 상기 제1 층간절연막(200)의 상면을 따라 도전막(미도시)을 형성하고, 상기 제1 층간절연막의 상면이 노출되도록 평탄화 공정을 수행하여 상기 제1 개구(205)를 매립하는 접속체(210)를 형성한다.
상기 도전막은 폴리실리콘이나 저저항 금속물질 또는 이들의 합성물을 상기 제1 층간절연막(200)의 상면에 증착함으로써 구성될 수 있다. 상기 저저항 금속물질은 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄 또는 이들의 합성물 중의 어느 하나를 포함한다. 본 실시예의 경우, 이온화된 금속을 이용한 금속 플라즈마 공정이나 원자층 증착 공정에 의해 상기 제1 층간절연막(200)의 상면에 증착함으로써 상기 접속체(210)의 접촉저항을 낮출 수 있다.
상기 도전막은 접촉저항을 낮추기 위해 가능한 한 두께를 작게 형성하는 것이 필요하며, 상기 원자층 증착공정은 이와 같은 요구를 만족하기 위해 채택되는 공정이다. 따라서, 상기 원자층 증착공정 이외에도 두께를 낮게 형성할 수 있다면 상기 도전막의 형성에 이용될 수 있음은 자명하다. 예를 들면, 펄스 막질 핵(pulsed layer nucleation, PNL) 증착공정이나 사이클릭 화학기상증착(cyclic CVD) 공정에 의해서도 형성될 수 있음은 자명하다.
바람직하게는, 상기 도전막을 형성하기 전에 상기 개구의 내측벽 및 바닥면과 상기 제1 층간절연막(200)의 상면을 따라 금속막, 금속질화막 또는 이들의 복합막을 포함하는 장벽층을 형성한다. 상기 개구(220)는 도전성 플러그를 형성하기 위한 콘택 홀 또는 금속배선 연결용 비아 플러그를 형성하기 위한 비아 홀을 포함한다.
이어서, 상기 도전막에 대하여 상기 제1 층간절연막(200)의 상면이 노출되도록 화학 기계적 연마(CMP)공정과 같은 평탄화 공정을 수행하여 상기 도전막을 상기 제1 개구(205)의 내부에만 잔류하도록 한다. 이에 따라, 상기 제1 층간절연막(200)의 표면과 동일 평면에 상면이 위치하는 상기 접속체(210)가 형성된다.
도 1 및 도 2d를 참조하면, 상기 접속체(210)를 구비하는 상기 제1 층간절연막(200)의 상면을 부분적으로 식각하여 상기 접속체(210)의 상면이 상기 제1 층간절연막(210)의 상면보다 높게 위치하도록 돌출시킨다.
상기 접속체의 상부를 덮은 마스크 패턴을 형성 한 후 상기 제2 층간절연막에 대해서만 식각공정을 수행하거나, 상기 접속체(210)와 상기 제2 층간절연막(200)의 식각율 차이를 이용하여 마스크 패턴 없이 식각공정을 수행할 수 있다.
특히, 상기 접속체(210)가 저저항 금속물질로 형성되고 상기 제2 층간절연막(200)이 산화물로 형성된 경우에는 플라즈마 식각공정을 수행함으로써 별도의 마스크 패턴 없이 상기 제2 층간절연막(200)에 대한 부분적인 식각공정을 수행할 수 있다. 예를 들면, 상기 플라즈마 식각공정은 염소(Cl2) 또는 사불화탄소(CF4)를 포함하는 식각용 소스가스로 이용할 수 있다.
이에 따라, 상기 접속체(210)는 상기 제2 층간절연막(200)의 표면으로부터 돌출높이(h)만큼 돌출되어 그 상면(S1)은 상기 제2 층간절연막(200)의 상면(S2)보다 높게 위치한다. 상기 돌출높이(h)는 상기 식각공정의 식각 종말점에 따라 결정되며 후속공정에 의해 형성되는 제2 층간절연막(500)에 단차를 형성하는 원인으로 기능한다. 따라서, 상기 돌출높이(h)는 제2 층간절연막(500)에 형성되는 단차의 크기에 따라 결정된다.
도 1 및 도 2e를 참조하면, 상기 접속체(210)를 구비하는 제2 층간절연 막(200)의 상면으로 하부 절연막(300) 및 상부 절연막(400)을 적층하여 제2 층간절연막(500)을 형성한다.
상기 접속체(210)는 상기 제1 층간절연막(200)의 표면으로부터 상기 돌출높이(h)만큼 돌출되어 있으므로 상기 제1 층간절연막(200)의 상부 표면 프로파일을 따라 형성된 상기 하부 및 상부 절연막(300, 400)도 상기 접속체(210)에 대응하는 부분이 돌출되어 형성된다. 이에 따라, 상기 하부 및 상부 절연막(300, 400)은 상기 접속체(210)의 돌출된 상부에 대응하는 제1 및 제2 단차부(300a, 400a)를 포함한다. 이때, 상기 제1 및 제2 단차부(300a, 400a)의 단차는 상기 접속체(210)의 돌출높이(h) 및 상기 하부 및 상부 절연막(300, 400)의 단차 도포성에 따라 결정된다. 따라서, 상기 제1 및 제2 단차부(300a, 400a)의 단차를 고려하여 상기 돌출높이(h)를 결정하는 식각종말점 및 상기 상부 및 하부 절연막의 조성물질을 결정한다.
이때, 상기 제1 및 제2 단차부(300a, 400a)는 형상 제약조건 없이 상기 접속체(210)의 상부 형상을 따라 증착공정에 의해 형성되므로 상기 접속체(210)와 상기 제1 및 제2 단차부(300a, 400a)는 동일한 중심축을 서로 공유한다. 즉, 상기 접속체(210)과 상기 제1 및 제2 단차부(300a, 400a)는 서로 동일한 중심축을 갖도록 적층된다.
이때, 상기 상부 절연막(400)은 상기 하부 절연막(300) 보다 높은 내식각성을 갖는 물질로 형성하여 동일한 식각 조건에서 하부 절연막이 상부 절연막보다 더 높은 식각율을 갖도록 형성한다. 예를 들면, 동일한 식각 조건에서 상기 하부 절연 막은 상부 절연막 식각율의 약 3배 내지 약 10배의 식각율을 갖도록 형성할 수 있다. 본 실시예의 경우, 상기 상부 절연막은 실리콘 산화물로 형성하고 상기 하부 절연막(300)은 실리콘 질화물로 형성하여 상기한 바와 같은 식각율의 차이를 갖도록 형성한다. 필요한 경우에는 상기 상부 절연막(400)은 상기 제1 층간절연막(200)과 동일한 물질로 형성할 수 있음은 자명하다.
도 1 및 도 2f를 참조하면, 상기 상부 및 하부 절연막의 상면이 동일한 평면을 형성하도록 상기 상부 절연막(400)을 부분적으로 제거한다.
예를 들면, 상기 상부 절연막(400)에 대하여 상기 하부 절연막(300)의 표면이 노출되도록 화학 기계적 연마 공정이나 에치-백 공정과 같은 평탄화 공정을 수행하여 상부 절연막(400)을 부분적으로 제거한다. 이에 따라, 상기 하부 및 상부 절연막(300, 400)의 상면은 동일한 평면을 형성하여 상기 제2 단차부(400a)는 제거되고 상기 제1 단차부(300a)는 외부로 노출되낟. 이에 따라, 상기 제2 층간절연막(500)의 상면은 평탄화 된다.
도 1 및 도 2g를 참조하면, 상기 하부 절연막(300)을 부분적으로 식각하여 상기 접속체(210)의 상부를 노출하는 제2 개구(505)를 형성한다.
일실시예로서, 평탄화 된 상면을 갖는 상기 제2 층간절연막(500)의 상면에 이방성 식각공정을 수행하여 상기 접속체(210)의 상부에서 외부로 노출된 상기 제1 단차부(300a)의 표면으로부터 수직방향을 따라 상기 하부 절연막(300)을 제거한다. 이때, 상기 이방성 식각공정을 상기 접속체(210)의 상부가 노출될 때까지 충분히 수행하여 상기 접속체(210)의 상부를 노출하는 제2 개구(505)를 형성한다.
본 실시예의 경우, 상기 상부 절연막(400)은 상기 접속체(210)를 노출하기 위한 식각공정에 견딜 수 있을 정도의 충분한 두께를 갖도록 형성하여 상기 제2 개구(505)를 형성하기 위한 식각공정이 완료된 후에도 상기 하부 절연막의 상부에 잔류하도록 형성한다. 이에 따라, 상기 제2 개구(505)는 상기 상부 및 하부 절연막에 의해 한정되어 후속하는 공정에서 상기 제2 개구의 내부에 형성되는 상부 도전성 패턴의 두께를 결정할 수 있다. 그러나, 공정의 필요성 및 소자의 내용에 따라 상기 제2 개구(505)는 상기 하부 절연막(300)에 의해서만 한정되도록 형성할 수도 있음은 자명하다. 따라서, 상기 상부 절연막(400)의 두께는 상기 제2 개구(505)를 형성하기 위한 식각공정의 공정조건에 따라 결정될 수 있음은 자명하다.
이때, 상기 이방성 식각공정은 불화수소 수용액을 이용한 습식 식각공정이나 플라즈마 식각공정에 의해 수행되어 식각공정이 수행되는 동안 노출되는 상기 접속체(210)에 대한 식각손상을 최소화할 수 있도록 한다. 바람직하게는, 상기 제1 층간절연막(200)을 식각 저지막으로 이용하여 상기 제2 개구(505)가 상기 제1 층간절연막을 따라 수평방향으로 확장하는 것을 방지한다. 특히, 상기 상부 절연막(400) 및 상기 제1 층간절연막(200)이 동일한 산화물로 형성된 경우에는 상기 접속체(210) 상부와 인접하는 제1 층간절연막이 식각되는 동안 상기 제2 개구(505)를 한정하는 하부 절연막(300)은 식각율에 의해 더욱 빠르게 제거되므로 상기 제2 개구(505)가 제1 층간절연막 상에서 수평하게 확장할 수 있다. 따라서, 이를 방지하기 위해 상기 이방성 식각공정은 상기 제1 층간절연막(200)이 노출되는 시점을 최대 공정시간으로 설정하여 수행한다. 즉, 상기 이방성 식각 공정에 의해 노출되는 상기 접속체(210)의 높이는 상기 돌출높이(h)를 넘지 않도록 제어한다.
또한, 상기 접속체(210)와 동일한 중심축을 갖는 제1 단차부(300a)를 이방성 식각에 의해 제거함으로써 상기 제1 개구(505)의 중심 역시 상기 접속체의 중심축 상에 위치한다. 즉, 상기 제2 개구(505)는 상기 접속체(210)와 자동으로 정합 정렬(centrally self-aligned)된다.
도 1 및 도 2h를 참조하면, 상기 제2 개구(505)를 구비하는 상기 제2 층간절연막의 상부로 도전성 물질을 증착하여 상기 제2 개구(505)를 매립하기에 충분한 두께를 갖는 상부 도전막(미도시)을 형성한다. 이어서, 상기 상부 절연막(400)의 상면이 노출되도록 상기 상부 도전막을 평탄화시켜 상기 제2 개구(505)의 내부에만 상기 상부 도전막을 잔류시킴으로써 상부 도전성 패턴(510)을 형성한다.
예를 들면, 상기 상부 도전막은 폴리실리콘이나 알루미늄, 구리, 텅스텐, 티타늄, 탄탈륨 또는 이들의 합성물 중의 어느 하나를 상기 제2 층간절연막(500)의 상면에 증착함으로써 형성할 수 있다. 본 실시예의 경우, 상기 상부 도전막은 상기 접속체(210)와 동일한 물질로 구성될 수 있음은 자명하다.
상기 접속체(210)와 자동 정합 정렬된 제2 개구의 내부를 매립함으로써 상기 상부 도전성 패턴(510)을 형성하므로 상기 접속체(210)와 상기 상부 도전성 패턴(510)은 자동으로 정합 정렬되는 구조(centrally self-aligned structure)를 갖는다.
본 실시예에 의하면, 접속체와 상부에 형성되는 상부 도전성 패턴의 중심을 자동으로 정렬시킴으로써 접속체와 도전성 패턴의 정렬불량에 기인하는 브리지 불 량을 방지할 수 있다.
본 발명의 일실시예에 의한 반도체 소자 및 이의 제조방법에 의하면, 사진공정을 이용하지 않고 상부 및 하부 절연막의 식각비의 차이를 이용하여 상기 접속체의 중심을 따라 자기 정렬되는 개구를 형성함으로써 접속체와 상부 도전성 패턴이 동일한 중심선을 따라 배치된다. 이에 따라, 상기 접속체와 도전성 패턴의 정렬불량에 기인하는 다양한 공정불량을 방지할 수 있다. 특히, 반도체 제조공정의 임계치수가 축소되면서 다층배선 구조물에서 컨택 플러그와 배선라인 사이에서 빈번하게 발생하는 정렬불량을 감소시킴으로써 반도체 소자의 브리지 불량을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따라 정합정렬 접속체(central-aligned interconnection)를 구비하는 반도체 소자를 나타내는 단면도이다.
도 2a 내지 도 2h는 도 1에 도시한 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 200: 제1 층간절연막
205: 제1 개구 210: 접속체
300: 하부 절연막 400: 상부 절연막
500: 제2 층간절연막 505: 제2 개구
510: 상부 도전성 패턴
Claims (10)
- 적어도 하나의 하부 도전성 패턴을 구비하는 기판;상기 기판 상에 형성되며 상기 도전성 패턴을 노출하는 제1 개구를 구비하는 제1 층간절연막;상기 제1 개구를 매립하여 상기 하부 도전성 패턴과 연결되고 상기 제1 층간절연막으로부터 돌출되어 상기 제1 층간절연막의 상면보다 높은 상면을 갖는 접속체;상기 제1 층간절연막 상에 형성되며 상기 접속체와 동일한 중심축을 갖는 제2 개구를 구비하는 제2 층간절연막; 및상기 제2 개구를 매립하여 상기 접속체와 연결되는 상부 도전성 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제2 층간절연막은 상기 제1 층간절연막 상에 위치하는 하부 절연막 및 상기 상부 절연막 상에 적층되며 상기 하부 절연막보다 낮은 식각율을 갖는 상부 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서, 상기 제1 층간절연막은 실리콘 산화막을 포함하고 상기 하부 절연막은 실리콘 질화막을 포함하며 상기 상부 절연막은 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
- 적어도 하나의 하부 도전성 패턴을 구비하는 기판을 제공하는 단계;상기 기판 상에 상기 도전성 패턴을 노출하는 제1 개구를 구비하는 제1 층간절연막을 형성하는 단계;상기 제1 개구를 매립하여 상기 하부 도전성 패턴과 연결되고 상기 제1 층간절연막으로부터 돌출되어 상기 제1 층간절연막의 상면보다 높은 상면을 갖는 접속체를 형성하는 단계;상기 제1 층간절연막 상에 형성되며 상기 접속체와 동일한 중심축을 갖는 제2 개구를 구비하는 제2 층간절연막을 형성하는 단계; 및상기 제2 개구를 매립하여 상기 접속체와 연결되는 상부 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제4항에 있어서, 상기 제2 층간절연막을 형성하는 단계는,상기 접속체가 돌출된 상기 제1 층간절연막의 표면 프로파일을 따라 상기 제1 층간절연막 상에 상기 접속체를 매립하도록 하부 절연막을 형성하는 단계;상기 하부 절연막 상에 상기 하부 절연막 보다 높은 식각율을 갖는 상부 절연막을 형성하는 단계;상기 하부 절연막의 상면이 노출되도록 상기 상부 절연막을 부분적으로 제거하여 상기 상부 및 하부 절연막의 상면을 동일 평면상에 형성하는 단계; 및상기 하부 절연막을 부분적으로 식각하여 상기 접속체의 상부를 노출하는 상 기 제2 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 상부 절연막을 부분적으로 제거하는 단계는 화학 기계적 연마(chemical mechanical polishing, CMP) 공정 및 에치-백 (etch-back) 공정 중의 어느 하나에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 하부 절연막의 식각율은 상기 상부 절연막 식각율의 3배 내지 10배의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 하부 절연막을 식각하는 단계는 HF 수용액을 이용한 습식 식각 및 플라즈마 건식 식각 공정 중의 하나를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 접속체 및 상부 도전성 패턴은 폴리실리콘 또는 저저항 금속물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제9항에 있어서, 상기 저저항 금속물질은 텅스텐, 티타늄, 탄탈륨 및 이들의 합성물로 구성된 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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