KR100558008B1 - 반도체 소자의 배선 방법 - Google Patents

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Abstract

반도체 소자의 배선 방법을 제공한다. 이 방법은 하부 도전층을 포함하는 하지층 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 패터닝하여 상기 하부 도전층을 노출시키는 개구부를 형성한다. 상기 개구부를 갖는 하지층 상에 콘포말한 추가 물질막을 형성한다. 다음으로, 상기 추가 물질막을 이방성식각하여 상기 개구부의 측벽을 덮는 개구부 스페이서를 형성한다. 상기 개구부 스페이서를 식각방지막으로 사용하여 습식 식각을 수행한다. 상기 개구부 내에 도전막 패턴을 형성한다. 이어서, 상기 개구부 스페이서에 대한 열처리를 수행한다.
실리콘 질화막, 스페이서, 로딩 캐패시턴스

Description

반도체 소자의 배선 방법{method of forming interconnection lines in a semiconductor device}
도 1 내지 도 2는 종래 반도체 소자의 배선 방법을 설명하기 위한 단면도들이다.
도 3 내지 도 7은 본 발명의 제1 실시예에 의한 반도체 소자의 배선방법을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 제2 실시예에 의한 반도체 소자의 배선방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 설명*
300 : 하지층 302 : 층간절연막
306 : 개구부 308 : 추가물질막
308′ : 개구부 스페이서 310 : 도전막 패턴
312 : 열처리
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 반도체 소자의 배선방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 메모리 셀이 차지하는 셀사이즈가 급격히 감소하고 있으며 이를 보완하기 위하여 다층배선 구조가 채용되고 있다. 그 결과 배선 피치(pitch)가 감소하게 되고 하부 도전층과 상부도전층을 전기적으로 연결시키기 위한 콘택홀의 어스펙트비(aspect ratio)가 증가하고 있다.
도 1 및 도 2는 종래 반도체 소자의 배선 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(100) 상에 제1 층간절연막(102)을 형성한다. 상기 제1 층간절연막(102)상에 소정영역의 개구부를 갖는 제1 포토레지스트 패턴(도면에 도시하지 않음)을 형성한다. 상기 제1 포토레지스트 패턴을 식각마스크로 사용하여 노출된 부분의 상기 제1 층간절연막(102)을 이방성식각하여 콘택홀(104)을 형성한 후 상기 제1 포토레지스트 패턴을 제거한다. 다음으로, 습식식각을 수행하여 상기 콘택홀(104)에 의하여 노출된 부분의 상기 반도체기판(100) 상에 형성된 자연산화막을 제거한다. 상기 습식식각은 일반적으로 불산(HF)을 함유하는 화학용액을 식각액으로 사용하여 수행된다. 이 과정에서 상기 반도체기판(100) 상에 형성된 자연산화막 뿐만 아니라 상기 콘택홀(104)의 측벽을 구성하는 상기 제1 층 간절연막(102)도 함께 식각된다. 그 결과, 상기 콘택홀(104)은 상기 이방성식각을 통해 최초 형성된 폭보다 더 큰 개구부를 갖게 된다.
상기 습식식각을 수행한 후에 상기 콘택홀(104)을 완전히 채우는 도전막, 예를들어 폴리실리콘을 상기 하지층(100) 상의 전면에 형성하고 상기 제1 층간절연막 (102)이 노출될 때까지 상기 도전막을 CMP(chemical mechanical polishing)하여 상기 콘택홀(104) 내에 콘택 플러그(106)를 형성한다.
도 2를 참조하면, 상기 콘택 플러그(106) 및 상기 제1 층간절연막(102) 상에 제2 층간절연막(108)을 형성한다. 상기 제2 층간절연막(108) 상에 소정영역의 개구부를 갖는 제2 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 제2 포토레지스트 패턴을 식각마스크로 사용하여 상기 제2 층간절연막(108)을 식각하여 상기 제2 층간절연막(108) 내에 배선 그루브(110)를 형성한다. 이어서 상기 제2 포토레지스트 패턴을 제거하고 상기 배선 그루브(110)를 완전히 채우도록 텅스텐등의 도전막을 형성한다. 다음으로, 상기 제2 층간절연막(108)이 노출되도록 상기 도전막을 CMP하여 상기 제2 층간절연막(108) 내에 상기 콘택 플러그(106)들의 상부면과 전기적으로 접촉하는 금속 배선(112)을 형성한다.
종래 반도체 소자의 배선 방법에 의하면 상기 자연산화막 제거를 위한 습식식각 과정에서 상기 콘택홀(104)의 개구부가 확장되어 도 1에 도시한 바와 같이 상기 콘택 플러그(106) 간의 간격이 감소하게 된다. 그 결과, 상기 금속 배선(112)을 형성하는 과정에서 포토리소그래피 공정의 오정렬 마진(misalign margin)이 감소하게 되어 도 2에 도시한 바와 같이 상기 금속 배선(112)에 의해 서로 인접한 콘 택 플러그들 간에 브릿지(bridge)가 형성될 수 있다. 또한, 상기 습식식각 과정에서 상기 콘택홀(104) 상부의 상기 제1 층간절연막(102)이 심하게 식각되는 경우에는 상기 콘택 플러그(106) 형성을 위한 후속의 CMP공정 동안 서로 인접하는 상기 콘택 플러그 간의 노드 분리가 이루어지지 않아 상기 콘택 플러그 (106)간에 단락이 발생할 수 있다.
상술한 바와 같은 문제점들을 개선하기 위하여 콘택홀을 형성한 후에 상기 콘택홀의 측벽에 실리콘 질화막 스페이서를 형성하는 방법이 적용되고 있다. 상기 실리콘 질화막 스페이서는 습식식각 과정에서 콘택홀의 측벽을 구성하는 층간절연막의 식각을 방지하는 역할을 한다. 이와 관련하여 콘택홀의 측벽에 층간절연막의 보호막으로써 실리콘 질화막을 형성하는 방법이 일본공개특허공보 제10-41389호에 개시되어 있다. 또한, 디램(DRAM) 소자의 제조에 있어서 비트라인과 캐패시터의 하부 전극 콘택 플러그 간의 단락을 방지하기 위하여 상기 하부 전극 콘택홀의 측벽에 실리콘 질화막을 형성하는 방법이 미국특허 제 6,020,236호에 개시되어 있다.
그러나, 층간절연막 물질인 실리콘 산화막(SiO2)은 약 4 정도의 유전율을 갖는데 반하여 상기 실리콘 질화막(SiN)은 약 9 정도의 유전율을 갖는다. 그 결과, 상술한 바와 같이 콘택홀의 측벽에 실리콘 질화막 스페이서를 형성하고 후속 공정에 의하여 상기 콘택홀 내에 콘택 플러그를 형성하는 경우에는 서로 인접하는 콘택 플러그간의 로딩 캐패시턴스(loading capacitance)가 증가하게 된다. 상기 로딩 캐패시턴스의 증가는 전체적인 반도체 소자의 동작을 느리게 하는 원인이 된다. 또한, 반도체 소자의 고집적화에 따라 상기 콘택 플러그간의 간격이 감소하게 됨에 따라 상기 실리콘 질화막 스페이서에 의한 로딩 캐패시턴스는 더욱 증가될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 배선 방법에 있어서 배선 개구부의 측벽에 개구부 스페이서를 형성하여 상기 배선 개구부의 측벽을 구성하는 절연막을 보호하고 상기 개구부 스페이서에 의하여 로딩 캐패시턴스가 증가하는 것을 억제하는 데 있다.
본 발명의 기술적 과제를 이루기 위하여 본 발명은 반도체 소자의 배선 방법을 제공한다.
본 발명의 일 관점에 의하면 상기 반도체 소자의 배선 방법은 하부 도전층을 포함하는 하지층 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 패터닝하여 상기 하부 도전층을 노출시키는 개구부를 형성한다. 상기 개구부를 갖는 하지층 상에 콘포말한 추가 물질막을 형성한다. 다음으로, 상기 추가 물질막을 이방성식각하여 상기 개구부의 측벽을 덮는 개구부 스페이서를 형성한다. 상기 개구부 스페이서를 식각방지막으로 사용하여 습식 식각을 수행한다. 상기 개구부 내에 도전막 패턴을 형성한다. 이어서, 상기 개구부 스페이서에 대한 열처리를 수행한다.
본 발명의 다른 관점에 의하면 상기 반도체 소자의 배선 방법은 하부 도전층 을 포함하는 하지층 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 패터닝하여 상기 하부 도전층을 노출시키는 듀얼 다마신 패턴을 형성한다. 상기 듀얼 다마신 패턴을 갖는 하지층 상에 콘포말한 추가 물질막을 형성한다. 다음으로, 상기 추가 물질막을 이방성식각하여 상기 듀얼 다마신 패턴의 측벽을 덮는 패턴 스페이서를 형성한다. 상기 패턴 스페이서를 식각방지막으로 사용하여 습식 식각을 수행하고, 상기 듀얼 다마신 패턴 내에 도전막 패턴을 형성한다. 이어서, 상기 패턴 스페이서에 대한 열처리를 수행한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3 내지 도 7은 본 발명의 제1 실시예에 의한 반도체 소자의 배선방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 먼저 하부 도전층(301)을 포함하는 하지층(300) 상에 층간절연막(302)을 형성한다. 상기 하지층(300)은 반도체기판 이거나 반도체기판 상에 형성된 하부 층간절연막일 수 있다. 상기 하부 도전층(301)은 반도체기판의 활성영역에 형성된 불순물 확산층이거나 하부 층간절연막 내에 형성된 하부 배선 일 수 있다. 본 발명의 실시예에서 상기 층간절연막(302)은 저유전율 산화막으로 형성하는 것이 바람직하다. 본 발명의 실시예에서 상기 층간절연막(302)은 LPCVD(low pressure chemical vapor deposition)법에 의한 BPSG(borophosphor silicate glass)막으로 형성할 수 있으나 이에 한정되는 것은 아니며 예를 들어, USG(undoped silicate glass)막, SiOC막 또는 SOG(spin on glass)막등으로 형성 할 수 도 있다. 다음으로, 상기 층간절연막 (302) 상에 갖는 포토레지스트 패턴(304)을 형성한다. 상기 포토레지스트 패턴 (304)을 식각마스크로 사용하여 상기 층간절연막(302)을 이방성식각하여 상기 하부 도전층(301)을 노출시키는 개구부 (opening;306)를 형성한다. 본 발명의 실시예에 있어서 상기 개구부(306)는 그루브(groove) 또는 콘택홀(contact hole)일 수 있다.
도 4를 참조하면, 먼저 애슁(ashing) 공정을 수행하여 상기 포토레지트 패턴(304)을 제거한다. 이후, 상기 개구부(306)를 갖는 하지층(300) 상의 전면에 콘포말한 추가 물질막(308)을 형성한다. 상기 추가 물질막(308)은 상기 층간절연막(302) 물질인 실리콘 산화막보다 낮은 습식식각률을 갖는 물질로 형성하는 것이 바람직하다. 본 발명의 실시예에서 상기 추가 물질막(308)은 실리콘 질화막(SiN 또는 Si3N4) 또는 탄탈륨 산화막(Ta2O5)등으로 형성할 수 있다. 상기 추가물질막 (308)을 실리콘 질화막으로 형성하는 경우에 상기 실리콘 질화막은 예를 들어, 디클로로실란(SiCl2H2) 및 암모니아 (NH3)를 반응가스로 사용한 LPCVD법에 의하여 형성될 수 있다. 또한, 본 발명의 실시예에 있어서 상기 추가물질막(308)은 100Å이 거나 그보다 작은 두께를 갖도록 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 개구부(306)를 갖는 하지층(300) 상에 콘포말하게 형성된 상기 추가물질막(308)을 이방성식각하여 상기 개구부(306)의 측벽을 덮는 개구부 스페이서(308′)를 형성한다. 상기 이방성식각은 상기 개구부 스페이서(308′)를 형성하기 위하여 별도로 수행될 수 있다. 또한, 잔사 공정(soft etch)을 수행하는 경우에는 상기 개구부 스페이서(308′)를 형성하는 공정은 상기 잔사공정에 병합되어 수행될 수도 있다. 상기 잔사 공정은 후속공정에 의하여 상기 개구부 (306) 내에 형성되는 도전막 패턴과 상기 하부 도전층(301)과의 전기적 연결을 향상 시키고 상기 개구부(306) 형성을 위한 이방성식각 후에 상기 하부 도전층 (301) 상에 잔존하는 이물질을 제거하기 위하여 수행된다. 상기 잔사공정은 상기 개구부(306)에 의하여 노출된 부분의 상기 하부 도전층(301)의 상부면을 이방성식각하여 제거하는 방식으로 수행된다. 그런데, 상술한 바와 같이 상기 추가물질막 (308)은 100Å 이하의 매우 얇은 두께를 갖도록 형성되므로 별도의 이방성식각을 수행하지 않고 상기 잔사공정에 병합되어 수행될 수 있다. 상술한 바와 같이 본 발명의 실시예에 의하면 포토리소그래피 공정 및 식각공정을 수행하여 상기 개구부(306)를 형성한 후에 상기 개구부(306)의 측벽을 덮는 개구부 스페이서(308′)를 형성한다. 그 결과, 상기 개구부 스페이서(308′)에 의하여 상기 개구부 (306)의 폭을 감소시킬 수 있게 되어 배선 폭의 미세화에 따른 상기 포토리소그래피 공정의 부담을 감소시킬 수 있게된다.
계속하여 도 5를 참조하면, 상기 개구부 스페이서(308′)를 형성한 후에 상 기 개구부(306) 및 상기 개구부 스페이서(308′)에 의하여 노출된 부분의 상기 하부 도전층(301) 상에 형성된 자연산화막 제거를 위한 습식식각을 수행한다. 상기 습식식각은 불산(HF)을 함유한 화학용액, 예를 들어 BOE(buffer oxide echant)를 식각액으로 사용하여 수행될 수 있다. 상기 개구부 스페이서(308′)로 사용된 실리콘 질화막은 상기 층간절연막(302) 물질인 실리콘 산화막보다 낮은 식각률을 갖는다. 따라서, 상기 개구부 스페이서(308′)는 습식식각 동안에 상기 개구부의 측벽을 구성하는 상기 층간절연막(302)이 식각되는 것을 방지하는 식각방지막의 역할을 한다.
도 6을 참조하면, 상기 습식식각을 수행한 후에 상기 개구부(306) 및 상기 개구부 스페이서(308′)를 갖는 상기 하지층 상의 전면에 상기 개구부 스페이서 (308′)에 의하여 채워지고 남은 상기 개구부(306)를 채우도록 도전막(도시하지 않음)을 형성한다. 본 발명의 제1 실시예에서 상기 도전막은 텅스텐막 또는 폴리실리콘막으로 형성할 수 있다. 이후, 상기 층간절연막(302)이 노출되도록 상기 도전막을 평탄화시키어 상기 개구부(306) 내에 도전막 패턴(310)을 형성한다. 상기 도전막을 평탄화시키는 것은 CMP공정을 적용하여 수행할 수 있다. 상술한 바와 같이 본 발명의 실시예에 의한 경우 상기 개구부 스페이서(308′)에 의하여 상기 습식식각 동안에 상기 개구부(306)의 측벽을 구성하는 상기 층간절연막(302)이 식각되는 것이 방지된다. 그 결과, 종래와 같이 상기 개구부(306)의 측벽을 구성하는 상기 층간절연막(302)이 식각되어 상기 도전막 패턴(310)간에 단락이 발생하는 것을 방지할 수 있게된다.
도 7을 참조하면, 상기 도전막 패턴(310)을 형성한 후에 상기 개구부 스페이서(308′)에 대한 열처리(312)를 수행한다. 상기 열처리(312)는 적어도 700℃ 이상의 온도에서 수행하는 것이 바람직하며 더욱 바람직하게는 적어도 700℃ 이상의 산소 분위기에서 수행할 수 있다. 본 발명의 실시예에서 상기 개구부 스페이서(308′)로 사용된 실리콘 질화막은 상기 열처리(312) 동안에 상기 층간절연막으로 사용된 BPSG막과의 경계로 부터 산화되어 실리콘 산질화막(silicon oxynitride layer) 또는 실리콘 산화막으로 된다. 본 발명의 실시예에서 상기 실리콘 질화막은 100Å이하의 매우 얇은 두께로 형성된다. 따라서, 상기 열처리 (312) 동안 상기 실리콘 질화막은 대부분 산화되어 실리콘 산질화막 또는 실리콘 산화막으로 되어 실리콘 질화막의 두께는 최소화된다. 바람직하게는 상기 실리콘 질화막이 모두 실리콘 산질화막 또는 실리콘 산화막으로 산화된다. 주지된 바와 같이 실리콘 산질화막 및 실리콘 산화막은 각각 약 7 및 약 4의 유전율을 갖는 유전체로써 약 9의 유전율을 갖는 실리콘 질화막보다 낮은 유전율을 갖는다. 따라서, 본 발명의 실시예에 의한 경우 상기 도전막 패턴(310) 사이에 존재하는 상기 실리콘 질화막의 두께가 최소화 되거나 바람직하게는 모두 실리콘 산질화막 또는 실리콘 산화막으로 산화되어 상기 개구부 스페이서(308′)로 사용된 실리콘 질화막으로 인하여 로딩 캐패시턴스가 증가하는 것을 최소화 할 수 있게된다.
도 8 내지 도 11은 본 발명의 제2 실시예에 의한 반도체 소자의 배선방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 먼저 하부 도전층(501)을 포함하는 하지층(500) 상에 층간 절연막(502)을 형성한다. 상기 하지층(500)은 반도체기판 이거나 반도체기판 상에 형성된 하부 층간절연막일 수 있다. 상기 하부 도전층(501)은 반도체기판의 활성영역에 형성된 불순물 확산층이거나 하부 층간절연막 내에 형성된 하부 배선 일 수 있다. 본 발명의 실시예에서 상기 층간절연막(502)은 저유전율 산화막으로 형성하는 것이 바람직하다. 본 발명의 실시예에서 상기 층간절연막(302)은 LPCVD법에 의한 BPSG막으로 형성할 수 있으나 이에 한정되는 것은 아니며 예를 들어, USG막, SiOC막 또는 SOG막등으로 형성 할 수 도 있다. 다음으로, 상기 층간절연막 (502)을 패터닝하여 상기 층간절연막 내에 상기 하부 도전층(501)을 노출시키는 듀얼 다마신 패턴(504)을 형성한다. 본 발명의 실시예에서 상기 듀얼 다마신 패턴 (504)은 비아 퍼스트법에 의하여 형성될 수 있다. 더욱 상세하게는 먼저, 상기 층간절연막(502)을 1차 패터닝하여 상기 하부 도전층 (501)을 노출시키는 비아홀 (504a)을 형성한다. 이어서, 상기 비아홀(504a)을 갖는 상기 층간절연막(502)을 2차 패터닝하여 상기 층간절연막(502) 상부에 적어도 상기 비아홀(504a)과 중첩하는 트렌치(504b)를 형성한다.
계속하여 도 8을 참조하면, 상기 듀얼 다마신 패턴(504)를 갖는 하지층(500) 상의 전면에 콘포말한 추가 물질막(506)을 형성한다. 상기 추가 물질막(308)은 상기 층간절연막(302) 물질인 실리콘 산화막보다 낮은 습식식각률을 갖는 물질로 형성하는 것이 바람직하며 본 발명의 실시예에서 상기 추가 물질막(308)은 실리콘 질화막(SiN 또는 Si3N4)으로 형성할 수 있다. 상기 추가 물질막(506)은 100Å이거나 그보다 작은 두께를 갖도록 형성하는 것이 바람직하다.
도 9를 참조하면, 상기 추가물질막(308)을 이방성식각하여 상기 듀얼다마신 패턴(504)의 측벽을 덮는 패턴 스페이서(506′)를 형성한다. 상기 본 발명의 제1 실시예에서 설명한 바와 같이 상기 이방성식각은 상기 패턴 스페이서(506′)를 형성하기 위하여 별도로 수행될 수 있지만 잔사 공정을 수행하는 경우에는 이에 병합되어 수행될 수도 있다. 상기 패턴 스페이서(506′)를 형성한 후에 상기 듀얼 다마신 패턴(504) 및 상기 패턴 스페이서(506′)에 의하여 노출된 부분의 상기 하부 도전층(501) 상에 형성된 자연산화막 제거를 위한 습식식각을 수행한다. 상기 습식식각은 불산(HF)을 함유한 화학용액, 예를 들어 BOE(buffer oxide echant)를 식각액으로 사용하여 수행될 수 있다. 이 과정에서 상기 패턴 스페이서(506′)는 습식식각 동안에 상기 듀얼 다마신 패턴(504)의 측벽을 구성하는 상기 층간절연막 (502)이 식각되는 것을 방지하는 식각방지막의 역할을 한다.
도 10을 참조하면, 상기 습식식각을 수행한 후에 상기 듀얼 다마신 패턴(504) 및 상기 패턴 스페이서(506′)를 갖는 상기 하지층 상의 전면에 상기 패턴 스페이서(506′)에 의하여 채워지고 남은 상기 듀얼 다마신 패턴(504)을 채우도록 도전막(도시하지 않음)을 형성한다. 본 발명의 제2 실시예에서 상기 도전막은 구리막으로 형성할 수 있다. 한편, 상기 구리막을 형성하기 전에 바람직하게는 상기 하지층 상의 전면에 콘포말한 확산장벽층(도시하지 않음)을 더 형성할 수 있다. 상기 확산장벽층은 예를 들어, Ta, TaN, Ti, 또는 TiN으로 형성하거나 이들의 조합에 의한 적층막으로 형성할 수 있다. 이후, 상기 층간절연막(302)이 노출되도록 상기 도전막 및 상기 확산장벽층을 평탄화시키어 상기 듀얼 다마신 패턴(504) 내에 잔존하는 확산장벽층 패턴(508) 및 도전막 패턴(510)을 형성한다. 상기 도전막 및 확산장벽층을 평탄화시키는 것은 CMP공정을 적용하여 수행할 수 있다.
도 11을 참조하면, 상기 도전막 패턴(510)을 형성한 후에 상기 패턴 스페이서(506′)에 대한 열처리(512)를 수행한다. 상기 본 발명의 제1 실시예에서 설명한 바와 같이 상기 열처리(512)는 적어도 700℃ 이상의 온도에서 수행하는 것이 바람직하며 더욱 바람직하게는 적어도 700℃ 이상의 산소 분위기에서 수행할 수 있다. 그 결과, 상기 패턴 스페이서(506′)로 사용된 실리콘 질화막의 두께가 최소화 되거나 바람직하게는 모두 실리콘 산질화막 또는 실리콘 산화막으로 산화되어 상기 패턴 스페이서(506′)로 사용된 실리콘 질화막으로 인한 로딩 캐패시턴스가 증가하는 것을 최소화 할 수 있게된다.
상술한 바와 같이 본 발명에 의하면 반도체 소자의 배선방법에 있어서 배선 개구부의 측벽에 개구부 스페이서를 형성함으로써 반도체 소자의 미세화에 따른 포토리소그래피 공정의 부담을 감소시킬 수 있게된다. 또한, 상기 개구부 스페이서에 의하여 상기 배선 개구부의 측벽을 구성하는 절연막이 식각되는 것을 방지하여 배선간의 단락을 방지할 수 있게된다.
또한, 상기 개구부 스페이서에 대한 열처리를 수행 하여 상기 개구부 스페이서에 의하여 반도체 소자의 로딩 캐패시턴스가 증가하는 것을 최소화 할수 있게된다.

Claims (22)

  1. 하부 도전층을 포함하는 하지층 상에 BPSG막, USG막, SiOC막 또는 SOG막으로 이루어진 층간절연막을 형성하고,
    상기 층간절연막을 패터닝하여 상기 하부 도전층을 노출시키는 개구부를 형성하고,
    상기 개구부를 갖는 하지층 상에 콘포말한 추가 물질막을 형성하되, 상기 추가 물질막은 상기 층간 절연막보다 낮은 습식 식각률을 가지는 실리콘 질화막으로 이루어지며,
    상기 추가 물질막을 이방성식각하여 상기 개구부의 측벽을 덮는 개구부 스페이서를 형성하고,
    상기 개구부 스페이서를 식각방지막으로 사용하여 습식 식각을 수행하고,
    상기 개구부 내에 텅스텐 또는 폴리실리콘으로 이루어진 도전막 패턴을 형성하고,
    상기 개구부 스페이서에 대한 열처리를 수행하여, 상기 개구부 스페이서를 실리콘 산질화막 또는 실리콘 산화막으로 변형하는 것을 포함하는 반도체 소자의 배선 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 추가 물질막은 100Å 이거나 그보다 작은 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 배선 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 열처리는 적어도 700℃의 산소 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 도전막 패턴을 형성하는 것은
    상기 습식 식각을 수행한 결과물 상에 상기 개구부를 채우는 도전막을 형성하고,
    상기 층간절연막이 노출되도록 상기 도전막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 배선 방법.
  11. 삭제
  12. 하부 도전층을 포함하는 하지층 상에 BPSG막, USG막, SiOC막 또는 SOG막으로 이루어진 층간절연막을 형성하고,
    상기 층간절연막을 패터닝하여 상기 하부 도전층을 노출시키는 듀얼 다마신 패턴을 형성하고,
    상기 듀얼 다마신 패턴을 갖는 하지층 상에 콘포말한 추가 물질막을 형성하되, 상기 추가 물질막은 상기 층간 절연막보다 낮은 습식 식각률을 가지는 실리콘 질화막으로 이루어지며,
    상기 추가 물질막을 이방성식각하여 상기 듀얼 다마신 패턴의 측벽을 덮는 패턴 스페이서를 형성하고,
    상기 패턴 스페이서를 식각방지막으로 사용하여 습식 식각을 수행하고,
    상기 듀얼 다마신 패턴 내에 구리로 이루어진 도전막 패턴을 형성하고,
    상기 패턴 스페이서에 대한 열처리를 수행하여, 사이 패턴 스페이서를 실리콘 산질화막 또는 실리콘 산화막으로 변형하는 것을 포함하는 반도체 소자의 배선방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 12 항에 있어서,
    상기 추가 물질막은 100Å 이거나 그보다 작은 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 배선 방법.
  18. 삭제
  19. 제 12 항에 있어서,
    상기 열처리는 적어도 700℃의 산소 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 방법.
  20. 제 12 항에 있어서,
    상기 습식식각을 수행한 후에 상기 습식식각을 수행한 결과물 상에 콘포말한 확산장벽층을 형성하는 것을 더 포함하는 반도체 소자의 배선방법.
  21. 삭제
  22. 제 12 항에 있어서,
    상기 도전막 패턴을 형성하는 것은
    상기 습식식각을 수행한 결과물 상에 상기 듀얼 다마신 패턴을 채우는 도전막을 형성하고,
    상기 층간절연막이 노출되도록 상기 도전막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 배선 방법.
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