JP3973467B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、多層配線の接続信頼性を向上させることができるダマシン法を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及びチップサイズの縮小化に伴い、配線の微細化及び多層配線化が進められており、多層配線構造を形成する方法として、いわゆるダマシン（Damascene）法と呼ばれるプロセスが一般的に行われている。このダマシン法は、絶縁膜にビア孔又は配線溝を形成した後、基板全面に導電性膜を堆積し、化学機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）によって研磨することにより配線やビアを形成するものである。この方法は、エッチング法による加工が困難な銅系の導電材料を用いた多層配線の形成方法として適している。
【０００３】
この従来のダマシンプロセスについて図面を参照して説明する。図１４及び図１５は、従来のダマシンプロセスの一形態であるビアファーストデュアルダマシンプロセスの手順を示す工程断面図である。
【０００４】
まず、図１４（ａ）に示すように、例えば、ＭＯＳトランジスタ等が形成された基板１に、第１配線溝３ａのエッチングストッパとなる第１エッチングストッパ膜２と第１層間膜３とを順次堆積し、その上に形成したレジストパターンをマスクとして、公知のドライエッチング技術を用いて第１層間絶縁膜３と第１エッチングストッパ膜２とをエッチングして第１配線溝３ａを形成する。
【０００５】
次に、図１４（ｂ）に示すように、配線材料の下地となるバリアメタル４をスパッタリング法により堆積し、その上に、Ｃｕのメッキ成長を促すシードメタル（図示せず）をスパッタリング法により堆積した後、配線材料となるＣｕを電解メッキ法により形成し、メッキ成膜後、Ｃｕの結晶性を改善するために２００〜４００℃程度の温度で高温アニールを行う。
【０００６】
次に、図１４（ｃ）に示すように、ＣＭＰ法によって第１層間膜３上のＣｕ５ａを除去して、第１配線溝３ａをＣｕ５ａで埋め込み、下層配線５を形成する。
【０００７】
次に、図１５（ａ）に示すように、下層配線５の拡散防止膜となる第１キャップ膜６、ビア層間膜７、第２配線溝１１ａのエッチングストッパとなる第２エッチングストッパ膜１０、第２層間膜１１を順次堆積する。そして、ビア孔用のレジストパターンをマスクとして、第２層間膜１１、第２エッチングストッパ膜１０、ビア層間膜７を順次エッチングして、これらを貫通するビア孔を形成した後、第２配線溝１１ａ用のレジストパターンをマスクとして、第２層間膜１１をエッチングして第２配線溝１１ａを形成した後、露出した第２エッチングストッパ膜１０及び下層配線６上部の第１キャップ膜６を除去する。
【０００８】
次に、図１５（ｂ）に示すように、スパッタリング法により、配線材料の下地となるバリアメタル１２とＣｕのメッキ成長を促すシードメタル（図示せず）をスパッタリング法により堆積した後、配線材料となるＣｕを電解メッキ法により形成し、メッキ成長後、Ｃｕの結晶性を改善するために２００℃〜４００℃程度の温度で高温アニールを行う。
【０００９】
そして、図１５（ｃ）に示すように、ＣＭＰ法によって第２層間膜１１上のＣｕ１３ａを除去して、ビア孔と第２配線溝１１ａとを同時にＣｕ１３ａで埋め込んで、ビア９と上層配線１３とを形成する。その後、同様の工程を繰り返すことにより、所望の多層配線構造の半導体装置を形成する。
【００１０】
【発明が解決しようとする課題】
上述したダマシン法では、ビア孔や配線溝へのＣｕの結晶性を向上させるために、Ｃｕの電解メッキ後ＣＭＰ前に、２００℃から４００℃程度の温度でアニール処理を行っているが、このような高温アニールを行うと、金属材料の塑性変形に起因して室温に戻した状態で配線やビアに３００ＭＰａ程度の大きな引っ張り応力が残留する。そして、この残留引っ張り応力によって、ＣＭＰ工程においてＣｕ配線の一部が欠落する、いわゆるかけ不良が発生しやすくなるという問題がある。また、多層配線形成後、半導体チップ実装後においてもＣｕ配線内に引っ張り応力が残留するため、ストレスマイグレーションに伴う不良（例えば、配線・ビア間の断線等）が長期間に渡って少しずつ発生する危険性がある。
【００１１】
このストレスマイグレーションに伴う断線について、図１６及び図１７を参照して説明する。図１６はシングルダマシン法で形成した配線構造で発生する不良モードを模式的に示す図であり、図１７（ａ）〜（ｃ）は、デュアルダマシン法で形成した配線構造で発生する不良モードを模式的に示す図であり、配線溝の幅方向の断面を示す図である。
【００１２】
図１６に示すように、シングルダマシン法では、各々のＣｕ配線（下層配線５、上層配線１３等）内やビア９内に、高温アニールに起因する引っ張り応力が残留しており、この残留引っ張り応力により結晶粒界１４ではストレスマイグレーションによりＣｕが図の矢印方向に移動してその間にボイド１５が発生する。特に、残留引っ張り応力が結晶粒界１４とビア９底部のバリアメタル界面の３重点に集中した場合、ボイド１５が成長して下層配線５とビア９とが接触不良を起こし、半導体装置が動作しなくなってしまう。
【００１３】
また、図１７（ａ）に示すように、デュアルダマシン法でも配線やビア内に引っ張り応力が残留しており、特に、ビア９部分では上層配線１３方向に引っ張り応力が残留するため、上記結晶粒界１４とビア９底部のバリアメタル界面の３重点で更にボイド１５が成長しやすくなる（不良モード１）。また、図１７（ｂ）、（ｃ）に示すように、ビア９と上層配線１３とが一体化された構造では引っ張り応力は基本的にビア９内に集中するため、ビア９内のＣｕとバリアメタルとの密着性が悪い場合にはビア底のバリアメタルとの界面にボイド１５が生じたり（不良モード２）、ビアを横断する結晶粒界１４がある場合にはビア９を分断するボイド１５が発生して（不良モード３）、同様に接触不良を引き起こしてしまう。デュアルダマシン法ではどの不良モードになるかは結晶粒界１４の有無やビア９内の埋め込み状況により異なるが、製造時点での埋め込み不良が内在する場合は、不良モード２、３が優先的に発生する。
【００１４】
このような不良を解消する方法として配線幅を広くしたりビアのアスペクト比を小さくする方法もあるが、配線幅を広くしたりビア径を大きくするのは微細化の要請に反し、また、ビアの高さを低くすると配線パターン間の寄生容量による配線遅延の問題が発生する。そこで、特開２００１−１６０５９０号公報では、配線やビア内の残留応力を小さくするために、Ｃｕの電解メッキ成長後のアニールの温度を通常の２００〜４００℃から８０〜２００℃に低温化する方法が開示されている。
【００１５】
上記公報によれば、メッキ成長したＣｕを室温から４２０℃に昇温する過程で、２００℃までは熱膨張に従って拡散クリープのためにストレス変化が見られ、２００℃以上からＣｕの早い拡散のためにストレスが緩和される現象が見られる。そして、高温で生じた緩和は室温に戻した場合でも保持され、室温状態では逆のストレスとなることが示されている。
【００１６】
これに対して、メッキ成長直後のアニールを２００℃以下の温度で行った場合、配線溝やビア孔の内部でＣｕが膨張しつつ、Ｃｕのグレイン成長及びボイド析出が促進するが、その後、室温に戻った状態では、Ｃｕの緻密化とストレスの緩和が起こるため、研磨後の配線溝の内部における体積は維持され、残留引っ張り応力を小さくすることができると記述されている。
【００１７】
上記公報記載の方法によって配線溝内やビア孔内の残留引っ張り応力をある程度減少させることはできるが、メッキ成長直後のアニールの温度を低くすると、高温アニールと比較してＣｕの粒径が小さくなってＣｕの拡散経路が多くなり、エレクトロマイグレーション耐性が劣化してしまうという問題が生じる。
【００１８】
また、半導体プロセスでは、メッキ成長直後のアニールの他にも、プラズマ処理や絶縁膜の成膜等、高温の処理が必要になる工程も種々あり、メッキ成長直後のアニールを低温化しても、その後の工程で半導体装置を高温に曝してしまうと、やはり配線内やビア内に大きな引っ張り応力が残留してしまう。このため、上記公報では、Ｃｕ配線形成後の諸々の熱処理において、各処理温度を４００℃以下に制御することを推奨している。しかしながら、このようなプロセス上の制限は半導体装置の製造プロセスを複雑にし、半導体装置の歩留まりを低下させることになるため好ましい方法とは言えない。
【００１９】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、配線内やビア内に残留する応力を緩和し、ボイドの発生に起因する配線欠陥等を低減することができる半導体装置の製造方法、特にダマシンプロセスにおける処理方法を提供することにある。
【００２０】
【問題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の製造方法は、絶縁層に形成されるビア孔又は配線溝に、配線材料であるＣｕを成膜し、ＣＭＰ法を用いて配線を形成する配線形成工程を一つ以上有する半導体装置の製造方法において、前記配線材料であるＣｕの成膜後、ＣＭＰ前にアニール工程を有し、前記アニール工程後かつ前記ＣＭＰ工程前に前記半導体装置を略−７５℃以下の温度に強制的に冷却する冷却処理、もしくは、最後の配線形成工程における前記配線材料であるＣｕのＣＭＰ工程後に前記半導体装置を略−１００℃以下の温度に強制的に冷却する冷却処理、を少なくとも一回行うものである。
【００２１】
また、本発明の半導体装置の製造方法は、基板上に、少なくとも層間絶縁膜を形成する工程と、前記層間絶縁膜上に形成したレジストパターンを用いて、前記層間絶縁膜を貫通するビア孔又は配線溝を形成する工程と、少なくとも前記ビア孔又は前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔又は前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔又は前記配線溝内部に配線を形成するＣＭＰ工程とを少なくとも有する半導体装置の製造方法において、前記アニール工程後、前記ＣＭＰ工程の前に、前記基板を略−７５℃以下の温度に強制的に冷却する冷却処理を行うものである。
【００２２】
また、本発明の半導体装置の製造方法は、基板上に、少なくとも第１の層間絶縁膜と第２の層間絶縁膜とを順次堆積する工程と、前記第２の層間絶縁膜上に形成した第１のレジストパターンを用いて、前記第１の層間絶縁膜と前記第２の層間絶縁膜とを貫通するビア孔を形成する工程と、前記第２の層間絶縁膜上に形成した第２のレジストパターンを用いて、前記第２の層間絶縁膜を貫通する配線溝を形成する工程と、少なくとも前記ビア孔及び前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔及び前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔及び前記配線溝内部に配線を形成するＣＭＰ工程とを少なくとも有する半導体装置の製造方法において、前記アニール工程後、前記ＣＭＰ工程の前に、前記基板を略−７５℃以下の温度に強制的に冷却する冷却処理を行うものである。
【００２３】
本発明においては、前記アニールを、２００℃乃至４００℃の温度で行う構成とすることができる。
【００２４】
また、本発明の半導体装置の製造方法は、基板上に、少なくとも層間絶縁膜を形成する工程と、前記層間絶縁膜上に形成したレジストパターンを用いて、前記層間絶縁膜を貫通するビア孔又は配線溝を形成する工程と、少なくとも前記ビア孔又は前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔又は前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔又は前記配線溝内部に配線を形成する工程と含む配線形成工程を有する半導体装置の製造方法において、全ての前記配線形成工程が完了した後に、少なくとも一回、前記基板を略−１００℃以下の温度に強制的に冷却する冷却処理を行うものである。
【００２５】
また、本発明の半導体装置の製造方法は、基板上に、少なくとも第１の層間絶縁膜と第２の層間絶縁膜とを順次堆積する工程と、前記第２の層間絶縁膜上に形成した第１のレジストパターンを用いて、前記第１の層間絶縁膜と前記第２の層間絶縁膜とを貫通するビア孔を形成する工程と、前記第２の層間絶縁膜上に形成した第２のレジストパターンを用いて、前記第２の層間絶縁膜を貫通する配線溝を形成する工程と、少なくとも前記ビア孔及び前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔及び前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔及び前記配線溝内部に配線を形成する工程と含む配線形成工程を有する半導体装置の製造方法において、全ての前記配線形成工程が完了した後に、少なくとも一回、前記基板を略−１００℃以下の温度に強制的に冷却する冷却処理を行うものである。
【００２６】
本発明においては、前記アニールを、２００℃乃至４００℃の温度で行う構成とすることができる。
【００２７】
また、本発明においては、前記バリアメタルが、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮのいずれか一の単層膜、又はそれらを２以上組み合わせた積層膜を含むことが好ましい。
【００２８】
すなわち、本発明では、Ｃｕダマシン配線を用いた半導体装置の製造方法において、Ｃｕメッキ成長直後の高温アニール工程やその後の熱処理工程ではアニール温度に制限を加えず、別途、半導体装置を室温より低い温度まで冷却する冷却処理を追加することにより、Ｃｕの配線内やビア内に残留した引っ張り応力を緩和し、配線欠陥を低減することができる。
【００２９】
この冷却処理は、Ｃｕメッキ成長直後の高温アニール後に行っても、ダマシン配線形成後、パッド形成工程からパッケージ実装・ボンディング工程のいずれかの工程後に行ってもよく、Ｃｕの形態（ベタ膜か微細パターンか）に応じて冷却温度を適宜調整する必要がある。例えば、Ｃｕメッキ成長直後では、Ｃｕはベタ膜となっており室温状態で残留する引っ張り応力はそれほど大きくないため、冷却温度は−７５℃程度以下とすれば良く、パッド形成工程からパッケージ実装・ボンディング工程のいずれかの工程後では、Ｃｕは微細パターンとなっており室温状態で残留する引っ張り応力は増大しているため、冷却温度は−１００℃、好ましくは−１９６℃（液体窒素温度）以下とすればよい。
【００３０】
このように、高温アニール後に冷却処理を追加したり、多層配線形成後の任意の工程で冷却処理を追加するという簡単な方法で、確実にＣｕの残留引っ張り応力を緩和し、断線等の不良の発生を減少させることができる。更に、本発明の方法では、アニール処理に関して温度制限を課する必要がないため、プロセス条件が変化したり、歩留まりが低下するといった心配がなくなる。
【００３１】
【発明の実施の形態】
本発明に係る半導体装置の製造方法は、その好ましい一実施の形態において、層間絶縁膜に形成したビア孔又は配線溝にＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタルを介してＣｕ、Ｗ等の配線材料をメッキ法により成膜した後、２００℃〜４００℃の温度で高温アニールを行い、ＣＭＰ法によりビア孔又は配線溝内部に配線材料を埋め込むダマシンプロセスにおいて、高温アニール後、ＣＭＰ前に−７５℃程度以下の温度で冷却処理を行うか、若しくは、多層配線形成後に−１００℃以下（好ましくは一１９６℃以下）の温度で冷却処理を行うことにより、配線やビア内の残留引っ張り応力を緩和してボイドの発生を防止するものである。
【００３２】
以下、各実施例において、本発明の冷却処理をダマシンプロセスに適用した例について示すが、まず、Ｃｕの配線やビアに引っ張り応力が残留するメカニズムについて図１を参照して概説する。図１はＣｕのベタ膜の応力温度ヒステリシスを示す図であり、横軸は温度（℃）、縦軸は応力（ＭＰａ）を示し、縦軸の＋側が引っ張り応力、−側が圧縮応力を示している。
【００３３】
従来技術において、メッキ成長直後のアニールで４２０℃に昇温した後、室温まで下げた場合、Ｃｕの塑性変形によって引っ張り応力が残留することを示したが、一旦温度サイクルを加えると、その後は同じ応力温度ヒステリシス曲線上を通り、室温状態での残留引っ張り応力は同等の値となる。そこで、以下では説明を簡単にするために、一旦温度サイクルを加えた後のアニールにおける応力の変化について説明する。
【００３４】
図１に示すように、Ａ点（初期状態：室温）ではＣｕは膜内に約３１０ＭＰａの引っ張り応力が残留しており、この状態から破線に沿って昇温すると、２００℃程度までは熱膨張に伴う圧縮応力が生じ、結果として残留応力は急激に減少する。更に温度を上げると、２００℃以上ではＣｕの拡散に伴う塑性変形により応力の緩和が起こり、応力の絶対値が減少する。そして、Ｂ点に到達した後、冷却を開始すると、実線に沿って徐々に熱収縮に伴う引っ張り応力が生じ、室温では元の応力状態に戻る。このように銅ダマシン配線には、温度サイクルによって必然的に大きな引っ張り応力が残留することになる。
【００３５】
従来技術では、この残留引っ張り応力を減少させるために、メッキ成長直後のアニールの温度や、その後の熱処理の温度を下げているが、アニール温度を下げるとＣｕの粒径が小さくなってエレクトロンマイグレーション耐性が劣化し、熱処理プロセスにおいてその温度を下げることは熱処理の効果を著しく減少させることになるため好ましくない。例えば、Ｃｕの粒径が０．２μｍより大きいものと小さいものの数を計測して、その割合から、アニール温度が２００℃以上になると粒径はある程度大きくなって飽和するが、２００℃以下では粒は成長しきらずに粒径が小さくなるという報告もある（「Cu配線におけるグレインおよび微小ボイドの発生」、アンソニー・ホッブス他、信学技報 SDM2000-190 (2001-01) p.23）。そこで、本願発明者はアニールの上限温度を制限するのではなく、昇温時と冷却時の応力変化の差を利用して、アニール後に半導体装置を室温以下の所定の温度に下げることによって室温状態での残留引っ張り応力を緩和することを考えた。
【００３６】
この効果を図１及び図２を用いて説明する。図２は、従来プロセス終了後（デュアルダマシンプロセスにおける上層配線形成後）に本発明の冷却処理を施した場合の残留引っ張り応力の状態を模式的に示す図であり、配線の長手方向の断面を示す図である。なお、図中の矢印が残留応力を表しており、線が太いほど又長いほど残留引っ張り応力が大きいことを示している。
【００３７】
図２（ａ）に示すように、従来のダマシンプロセスが終了した段階では配線（下層配線５、上層配線１３）やビア９内には大きな引っ張り応力（約３１０Ｍｐａ）が残留している（図１のＡ点）。この状態で−７５℃程度の温度まで半導体装置を強制的に冷却すると、図２（ｂ）に示すようにＣｕの塑性変形により引っ張り応力が多少増加する（図１のＣ点）。その後、冷却を止めて放置すると、弾性変形に伴う圧縮応力が急激に増加し、結果として引っ張り応力が急激に緩和され、室温状態では図２（ｃ）に示すように引っ張り応力は１４０ＭＰａ程度まで減少する（図１のＤ点）。
【００３８】
このように、冷却過程での塑性変形による引っ張り応力の増加の程度と、冷却状態から室温に戻る過程での弾性変形による圧縮応力の増加の程度との差を利用することにより、室温状態での残留引っ張り応力を大幅に低減することができる。なお、半導体装置の製造プロセスにおいてアニール処理は一般的に行われているが、逆に室温以下の温度まで強制的に冷却するという処理は通常行われることはない。また、金属薄膜の一般的な性質として、温度サイクルを加えることによって残留応力が変化することは予想されるが、実際の半導体プロセスでは、各工程で配線材料の形状、構造が異なり、また、他の構造体への影響やプロセスへの適合性等を勘案して温度を設定する必要があり、金属薄膜における温度サイクルをそのまま半導体プロセスに適用することはできない。そこで、本願発明者は上記事項を総合的に勘案して、冷却処理を施す工程や適切な冷却温度を設定することにより、半導体プロセス、特にダマシンプロセスに冷却処理を適用可能とした。このように適切な温度範囲の冷却処理を適切な工程で挿入することにより、配線配線の残留引っ張り応力を緩和できるという効果は本願発明者の知見によって得られた新規な効果である。
【００３９】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００４０】
［実施例１］
まず、本発明の第１の実施例に係る半導体装置の製造方法について、図３乃至図６を参照して説明する。図３乃至図５は、本発明の冷却処理を含む半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。また、図６は、本実施例の効果を示す図である。なお、本実施例は、シングルダマシンプロセスにおいて本発明の冷却処理を行うものである。以下、その具体的な手順について説明する。
【００４１】
まず、図３（ａ）に示すように、ＭＯＳトランジスタ等の素子が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１層間膜３とを順次形成し、その上に、露光の反射を抑制するための反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、第１配線溝３ａを形成するためのレジストパターン（図示せず）を形成する。続いて、公知のドライエッチングを用いて第１層間膜３、第１エッチングストッパ膜２を順次エッチングして、それらを貫通する第１配線溝３ａを形成する。その後、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。なお、第１エッチングストッパ膜２と第１層間膜３の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００４２】
次に、図３（ｂ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル４を成膜し、続いて、配線材料となるＣｕのめっき成長を容易にするためのＣｕのシードメタル（図示せず）を形成する。
【００４３】
次に、図３（ｃ）に示すように、電解めっき法によりＣｕ５ａを形成して第１配線溝３ａ内をＣｕ５ａで埋設する。その後、Ｃｕ５ａの結晶性を改善するために高温アニールを行うが、本実施例では残留引っ張り応力を緩和するための冷却処理を別途行うため、高温アニールは通常通り２００〜４００℃程度の温度で行う。
【００４４】
次に、本実施例の特徴である冷却処理を行う。実施の形態で説明したように、金属等の塑性変形をする材料は温度サイクルを加えることによって図１に示すように室温状態において材料内部に応力が残留するが、室温から更に温度を下げることによって室温状態での残留応力を減少させることができる。この冷却温度は低いほど応力緩和効果が得られるが、一方、冷却温度を低くすると冷却処理の工数が増加する。そこで、冷却温度を変えて実験を行ったところ、−７５℃程度以下の温度に冷却すれば、ボイドによる断線を防止可能な程度に残留引っ張り応力を緩和することができることができた。従って、高温アニール後の冷却処理としては−７５℃程度以下が好ましいと考えられる。
【００４５】
なお、この冷却処理は、冷却機構を備えたアニール装置を用いて高温アニールの後に同一装置内で冷却処理を行っても良く、高温アニールの後、真空中又は不活性ガス雰囲気中での冷却処理が可能な専用の冷却装置を用いて行ってもよく、装置の形態には依存しない。また、冷却処理における塑性変形はクリープ変形に比べて早く起こることから、冷却速度、冷却時間は厳密に規定する必要はない。
【００４６】
その後、図３（ｄ）に示すように、ＣＭＰ法を用いて第１層間膜３上のＣｕ５ａ及びバリアメタル４を除去して第１層間膜３内に下層配線５を形成する。
【００４７】
次に、図４（ａ）に示すように、第１層間膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１キャップ膜６とビア層間膜７を形成し、その上に、反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、ビア孔７ａを形成するためのレジストパターン（図示せず）を形成する。その後、公知のドライエッチングを用いてビア層間膜７、第１キャップ膜６を順次エッチングして、それらを貫通するビア孔７ａを形成し、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。なお、第１キャップ膜６とビア層間膜７の材料も特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００４８】
次に、図４（ｂ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル８を成膜し、続いて、Ｃｕのシードメタル（図示せず）を形成する。
【００４９】
次に、図４（ｃ）に示すように、電解めっき法によりＣｕ９ａを形成してビア孔７ａ内をＣｕ９ａで埋設する。その後、Ｃｕ９ａの結晶性を改善するために高温アニールを行った後、前記と同様に基板全体を−７５℃程度以下の温度に冷却し、高温アニールによってＣｕ９ａに生じた残留引っ張り応力を緩和する。
【００５０】
次に、図４（ｄ）に示すように、ＣＭＰ法を用いてビア層間膜７上のＣｕ９ａ及びバリアメタル８を除去してビア層間膜７内に下層配線５と接続されるビア９を形成する。その後、図５（ａ）乃至（ｄ）に示すように、同様に第２層間膜１１の第２配線溝１１ａにバリアメタル１２及びＣｕ１３ａを形成し、高温アニール処理及び本発明の冷却処理を施した後、ＣＭＰ法により余分なＣｕ１３ａを除去して上層配線１３を形成する。そして、上記工程を所望の回数繰り返して多層配線構造を形成する。
【００５１】
上記方法で形成したデバイスについて、残留引っ張り応力により生じるボイドに起因する故障確率及び故障寿命について測定した。その結果を図６に示す。図６の白抜き四角及び破線が本実施例のサンプルであり、黒塗り四角及び破線が冷却処理を行わない従来サンプルである。図から分かるように、メッキ成長直後の高温アニール後に−７５℃程度以下の温度の冷却処理を施すことによって故障確率が１桁程度低下していることが分かり、本実施例の冷却処理が残留引っ張り応力を緩和する効果があることを確認した。
【００５２】
このように、本実施例の半導体装置の製造方法によれば、メッキ成長直後の高温アニール後に冷却処理を施すことによって、高温アニールによってＣｕ内に生じる引っ張り応力を緩和することができ、従来例のように残留引っ張り応力によってボイドが発生して断線が生じたり、また、アニールの温度やその後のプロセス温度を低く制限することによりエレクトロンマイグレーション耐性が劣化するという問題を回避することができる。
【００５３】
なお、上記実施例では、下層配線５、上層配線１３、ビア９の全てをＣｕで埋設する場合について記載したが、埋設する金属はＣｕに限定されず、タングステン（Ｗ）等であっても良い。また、複数の配線の一部がＣｕ以外の材料であっても良く、例えば、下層配線５をＡｌ又はＡｌ／Ｃｕ合金で形成する構成としてもよい。
【００５４】
［実施例２］
次に、本発明の第２の実施例に係る半導体装置の製造方法について、図７乃至図９を参照して説明する。図７乃至図９は、本発明の冷却処理を含む半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。なお、本実施例は、デュアルダマシンプロセスにおいて本発明の冷却処理を行うものである。以下、その具体的な手順について説明する。
【００５５】
前記した第１の実施例と同様に、ＭＯＳトランジスタ等の素子が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１層間膜３を順次形成し、レジストパターンを用いて第１配線溝３ａを形成した後、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル４とＣｕのシードメタルを形成し、電解めっき法によりＣｕ５ａを形成して第１配線溝３ａ内をＣｕ５ａで埋設する。その後、Ｃｕ５ａの結晶性を改善するために高温アニールを２００〜４００℃程度の温度で行い、残留引っ張り応力を緩和するための冷却処理を−７５℃程度以下の温度で行う。次に、ＣＭＰ法を用いて第１層間膜３上のＣｕ５ａ及びバリアメタル４を除去して第１層間膜３内に下層配線５を形成する（図７（ａ）乃至図７（ｄ）参照）。
【００５６】
次に、図８（ａ）に示すように、第１層間膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１キャップ膜６とビア層間膜７と第２配線溝１１ａのエッチングストッパとなる第２エッチングストッパ膜１０と第２層間膜１１とを順次形成し、その上に、ビア孔７ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第２層間膜１１、第２エッチングストッパ膜１０、ビア層間膜７を順次エッチングして、それらを貫通するビア孔７ａを形成する。なお、第１キャップ膜６、ビア層間膜７、第２エッチングストッパ膜１０、第２層間膜１１の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００５７】
次に、図８（ｂ）に示すように、第２層間膜１１上に、第２配線溝１１ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第２エッチングストッパ膜１０をエッチングストッパとして第２層間膜１１をエッチングして第２配線溝１１ａを形成した後、露出した第２エッチングストッパ膜１０及び下層配線５上部の第１キャップ膜６を除去する。
【００５８】
次に、図８（ｃ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル１２を成膜し、続いて、Ｃｕのシードメタル（図示せず）を形成する。
【００５９】
次に、図９（ａ）に示すように、電解めっき法によりＣｕ１３ａを形成してビア孔７ａ及び第２配線溝１１ａをＣｕ１３ａで埋設する。その後、Ｃｕ１３ａの結晶性を改善するために高温アニールを２００〜４００℃程度の温度で行い、残留引っ張り応力を緩和するための冷却処理を−７５℃程度以下の温度で行う。
【００６０】
その後、図９（ｂ）に示すように、ＣＭＰ法を用いて第２層間膜１１上のＣｕ１３ａ及びバリアメタル１２を除去して下層配線５と接続されるビア９と上層配線１３とを同時に形成する。そして、上記工程を所望の回数繰り返して多層配線構造を形成する。
【００６１】
上記方法で形成したデバイスについて、第１の実施例と同様に、残留引っ張り応力により生じるボイドに起因する故障確率及び故障寿命について測定した。その結果を図６に示す。図６の白抜き丸及び実線が本実施例のサンプルであり、黒塗り丸及び実線が冷却処理を行わない従来サンプルである。図から分かるように、メッキ成長直後の高温アニール後に−７５℃程度以下の温度の冷却処理を施すことによって故障確率が１桁程度低下していることが分かり、本実施例の冷却処理が残留引っ張り応力を緩和する効果があることを確認した。
【００６２】
このように、本実施例のデュアルダマシンプロセスにおいても、メッキ成長後の高温アニール後に冷却処理を施すことによって、高温アニールによってＣｕ内に生じた残留引っ張り応力を緩和することができ、ボイドによる断線やエレクトロンマイグレーション耐性の劣化を抑制することができる。
【００６３】
なお、第２の実施例では、デュアルダマシンプロセスの一形態であるビアファーストデュアルダマシンプロセスについて記載したが、第２層間膜１１上にハードマスクを形成して配線溝を形成するデュアルハードマスクプロセスやその他のデュアルダマシンプロセスについても同様に適用することができる。
【００６４】
［実施例３］
次に、本発明の第３の実施例に係る半導体装置の製造方法について、図１０乃至図１３を参照して説明する。図１０乃至図１２は、本発明の冷却処理を含む半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。また、図１３は、パターン状態における応力温度ヒステリシスを示す図である。
【００６５】
前記した第１及び第２の実施例では、メッキ成長直後の高温アニール後に冷却処理を行ったが、配線が多層となる場合には冷却処理の回数が増えて工程が増加してしまう。そこで、本実施例では、多層配線構造を形成した後の工程（パッド工程、ウェハ研削工程、ダイシング工程、パッケージ・ボンディング工程等）において本発明の冷却処理を一括して行い、工程の短縮及び簡略化を図ることを特徴としている。以下、その具体的な手順について説明する。
【００６６】
まず、前記した第１及び第２の実施例と同様に、ＭＯＳトランジスタ等の素子が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１層間膜３を順次形成し、レジストパターンを用いて第１配線溝３ａを形成した後、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル４とＣｕのシードメタルを形成し、電解めっき法によりＣｕ５ａを形成して第１配線溝３ａ内をＣｕ５ａで埋設する（図１０（ａ）乃至（ｃ）参照）。
【００６７】
次に、Ｃｕ５ａの結晶性を改善するために高温アニールを２００〜４００℃程度の温度で行った後、第１及び第２の実施例では、−７５℃程度以下の温度の冷却処理を行ったが、本実施例では、多層配線形成工程終了後に一括して冷却処理を行うため、ここでは冷却処理を行わず、図１０（ｄ）に示すように、ＣＭＰ法を用いて第１層間膜３上のＣｕ５ａ及びバリアメタル４を除去して第１層間膜３内に下層配線５を形成する。
【００６８】
次に、第２の実施例と同様に、図１１（ａ）に示すように、第１層間膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１キャップ膜６とビア層間膜７と第２エッチングストッパ膜１０と第２層間膜１１を順次形成し、その上に形成したレジストパターンをマスクとして、公知のドライエッチングを用いて第２層間膜１１、第２エッチングストッパ膜１０、ビア層間膜７を順次エッチングして、それらを貫通するビア孔７ａを形成する。なお、第１キャップ膜６、ビア層間膜７、第２エッチングストッパ膜１０、第２層間膜１１の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよいのは第２の実施例と同様である。
【００６９】
次に、図１１（ｂ）に示すように、第２層間膜１１上にレジストパターンを形成し、公知のドライエッチングを用いて第２エッチングストッパ膜１０をエッチングストッパとして第２層間膜１１をエッチングして第２配線溝１１ａを形成した後、露出した第２エッチングストッパ膜１０及び下層配線５上部の第１キャップ膜６を除去する。
【００７０】
次に、図１１（ｃ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル１２を成膜し、続いて、Ｃｕのシードメタル（図示せず）を形成する。
【００７１】
次に、図１２（ａ）に示すように、電解めっき法によりＣｕ５ａを形成してビア孔７ａ及び第２配線溝１１ａをＣｕ１３ａで埋設する。その後、Ｃｕ１３ａの結晶性を改善するために高温アニールを２００〜４００℃程度の温度で行う。その後、第２の実施例では、−７５℃程度以下の温度の冷却処理を行ったが、本実施例では多層配線形成工程後に一括して冷却処理を行うため、ここでは冷却処理を行わない。
【００７２】
その後、図１２（ｂ）に示すように、ＣＭＰ法を用いて第２層間膜１１上のＣｕ１３ａ及びバリアメタル１２を除去して下層配線５と接続されるビア９と上層配線１３とを同時に形成する。そして、上記工程を所望の回数繰り返して多層配線構造を形成する。
【００７３】
その後、電極パッドを形成するパッド工程、ウェハを所望の厚さに研削するウェハ研削工程、ウェハをチップ単位に分割するダイシング工程、チップをパッケージに実装してボンディング接続するパッケージ・ボンディング工程を経て半導体装置を形成するが、本実施例では、これらの工程の内、いずれかの工程の後に少なくとも一回、本発明の冷却処理を行う。
【００７４】
ここで、前記した第１及び第２の実施例では、基板全面にＣｕがメッキ成長したベタ状態であったため、残留引っ張り応力は３１０ＭＰａ程度であったが、パターンが形成された状態ではＣｕが層間膜やビア層間膜に包囲された状態であるため、Ｃｕの配線やビアに残留する引っ張り応力の値及び応力温度特性が異なることが予想される。そこで、Ｃｕ配線の幅、厚さ、長さ等を条件にして配線に残留する引っ張り応力をシミュレーションにより求めた。その結果を図１３に示す。
【００７５】
図１３は、配線の厚さ方向の応力ヒステリシスを示す図であり、ベタ膜状態で測定した図６と比較すると、パターンウェハではＣｕ配線は室温から４００℃の温度範囲でほとんど弾性変形に近い挙動を示し、室温時の残留引っ張り応力が高くなっていることが分かる。従って、パターン形成後に冷却処理を施す場合、冷却処理後の残留引っ張り応力をベタ膜状態の場合と同等程度に緩和するためには冷却処理の温度を低く設定する必要がある。そこで、冷却処理の温度を変えて実験したところ、−１００℃、好ましくは−１９６℃（液体窒素温度）程度以下に冷却すれば、ボイドによる断線を防止可能な程度に残留引っ張り応力を緩和することができることが判明した。
【００７６】
そこで、上記パッド工程からパッケージ・ボンディング工程のいずれかの工程の後に、少なくとも一回、−１００℃程度の温度の冷却処理を行った結果、第１及び第２の実施例と同様に、冷却処理を行わない従来サンプルに比べて故障発生率を一桁程度低減することができた。また、本実施例では、配線層の数によらず一度の冷却処理で残留引っ張り応力を緩和することができるため、製造工数を削減することもできた。
【００７７】
このように、本実施例の半導体装置の製造方法によれば、多層配線形成後に少なくとも一回冷却処理を施すことによって、高温アニールによってＣｕ内の残留引っ張り応力を緩和することができ、ボイドによる断線やエレクトロンマイグレーション耐性の劣化を抑制することができる。
【００７８】
なお、上記実施例では、デュアルダマシンプロセスにおいて本実施例の冷却処理を行う構成について記載したが、シングルダマシンプロセスに本実施例の冷却処理を施しても良い。また、上記各実施例では、ダマシンプロセスに冷却処理を適用する場合について説明したが、本発明は上記実施例に限定されるものではなく、シリコン酸化膜等の硬い物質の中にＣｕ等の柔らかい物質が存在する任意の構造体やこのような構造体を含む半導体装置における応力緩和処理に適用することができる。
【００７９】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば下記記載の効果を奏する。
【００８０】
本発明の第１の効果は、Ｃｕの残留引っ張り応力に伴うＣＭＰ後の欠陥や、ストレスマイグレーションに起因する不良発生を低減することができ、歩留まり・信頼性を向上させることができるということである。
【００８１】
その理由は、Ｃｕメッキ成長直後の高温アニール後や、多層配線形成後の工程で、半導体装置を室温以下の所定の温度に冷却する冷却処理を行うことにより、Ｃｕは塑性変形して室温時の応力値をほぼ維持したまま低温まで推移し、冷却後に室温に戻すと冷却温度から弾性変形で戻るため、室温での引っ張り応力を劇的に小さくすることができる。このメカニズムによりＣｕ内に残留した引っ張り応力を緩和することができ、ＣＭＰ時にＣｕ配線の欠け不良や、ストレスマイグレーションに伴う不良発生を抑制することができるからである。
【００８２】
本発明の第２の効果は、エレクトロマイグレーション耐性の劣化を防止することができるということである。
【００８３】
その理由は、アニールにより生じる残留引っ張り応力をその後の冷却処理で緩和することができるため、アニール処理自体の温度を低く抑える必要がないからである。
【図面の簡単な説明】
【図１】本発明の原理を説明するための応力温度ヒステリシス図である。
【図２】本発明の効果を説明するための半導体装置の断面図である。
【図３】本発明の第１の実施例に係るシングルダマシンプロセスを示す工程断面図である。
【図４】本発明の第１の実施例に係るシングルダマシンプロセスを示す工程断面図である。
【図５】本発明の第１の実施例に係るシングルダマシンプロセスを示す工程断面図である。
【図６】本発明の第１の実施例の効果を説明するための図である。
【図７】本発明の第２の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図８】本発明の第２の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図９】本発明の第２の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図１０】本発明の第３の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図１１】本発明の第３の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図１２】本発明の第３の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図１３】Ｃｕ配線パターンにおける応力を示すヒステリシス図である。
【図１４】従来のデュアルダマシンプロセスを示す工程断面図である。
【図１５】従来のデュアルダマシンプロセスを示す工程断面図である。
【図１６】従来のシングルダマシンプロセスにおける問題点を示す図である。
【図１７】従来のデュアルダマシンプロセスにおける問題点を示す図である。
【符号の説明】
１ 基板
２ 第１エッチングストッパ膜
３ 第１層間膜
３ａ 第１配線溝
４ バリアメタル
５ａ Ｃｕ
５ 下層配線
６ 第１キャップ膜
７ ビア層間膜
７ａ ビア孔
８ バリアメタル
９ａ Ｃｕ
９ ビア
１０ 第２エッチングストッパ膜
１１ 第２層間膜
１１ａ 第２配線溝
１２ バリアメタル
１３ａ Ｃｕ
１３ 上層配線
１４ 結晶粒界
１５ ボイド
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、多層配線の接続信頼性を向上させることができるダマシン法を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及びチップサイズの縮小化に伴い、配線の微細化及び多層配線化が進められており、多層配線構造を形成する方法として、いわゆるダマシン（Damascene）法と呼ばれるプロセスが一般的に行われている。このダマシン法は、絶縁膜にビア孔又は配線溝を形成した後、基板全面に導電性膜を堆積し、化学機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）によって研磨することにより配線やビアを形成するものである。この方法は、エッチング法による加工が困難な銅系の導電材料を用いた多層配線の形成方法として適している。
【０００３】
この従来のダマシンプロセスについて図面を参照して説明する。図１４及び図１５は、従来のダマシンプロセスの一形態であるビアファーストデュアルダマシンプロセスの手順を示す工程断面図である。
【０００４】
まず、図１４（ａ）に示すように、例えば、ＭＯＳトランジスタ等が形成された基板１に、第１配線溝３ａのエッチングストッパとなる第１エッチングストッパ膜２と第１層間膜３とを順次堆積し、その上に形成したレジストパターンをマスクとして、公知のドライエッチング技術を用いて第１層間絶縁膜３と第１エッチングストッパ膜２とをエッチングして第１配線溝３ａを形成する。
【０００５】
次に、図１４（ｂ）に示すように、配線材料の下地となるバリアメタル４をスパッタリング法により堆積し、その上に、Ｃｕのメッキ成長を促すシードメタル（図示せず）をスパッタリング法により堆積した後、配線材料となるＣｕを電解メッキ法により形成し、メッキ成膜後、Ｃｕの結晶性を改善するために２００〜４００℃程度の温度で高温アニールを行う。
【０００６】
次に、図１４（ｃ）に示すように、ＣＭＰ法によって第１層間膜３上のＣｕ５ａを除去して、第１配線溝３ａをＣｕ５ａで埋め込み、下層配線５を形成する。
【０００７】
次に、図１５（ａ）に示すように、下層配線５の拡散防止膜となる第１キャップ膜６、ビア層間膜７、第２配線溝１１ａのエッチングストッパとなる第２エッチングストッパ膜１０、第２層間膜１１を順次堆積する。そして、ビア孔用のレジストパターンをマスクとして、第２層間膜１１、第２エッチングストッパ膜１０、ビア層間膜７を順次エッチングして、これらを貫通するビア孔を形成した後、第２配線溝１１ａ用のレジストパターンをマスクとして、第２層間膜１１をエッチングして第２配線溝１１ａを形成した後、露出した第２エッチングストッパ膜１０及び下層配線６上部の第１キャップ膜６を除去する。
【０００８】
次に、図１５（ｂ）に示すように、スパッタリング法により、配線材料の下地となるバリアメタル１２とＣｕのメッキ成長を促すシードメタル（図示せず）をスパッタリング法により堆積した後、配線材料となるＣｕを電解メッキ法により形成し、メッキ成長後、Ｃｕの結晶性を改善するために２００℃〜４００℃程度の温度で高温アニールを行う。
【０００９】
そして、図１５（ｃ）に示すように、ＣＭＰ法によって第２層間膜１１上のＣｕ１３ａを除去して、ビア孔と第２配線溝１１ａとを同時にＣｕ１３ａで埋め込んで、ビア９と上層配線１３とを形成する。その後、同様の工程を繰り返すことにより、所望の多層配線構造の半導体装置を形成する。
【００１０】
【発明が解決しようとする課題】
上述したダマシン法では、ビア孔や配線溝へのＣｕの結晶性を向上させるために、Ｃｕの電解メッキ後ＣＭＰ前に、２００℃から４００℃程度の温度でアニール処理を行っているが、このような高温アニールを行うと、金属材料の塑性変形に起因して室温に戻した状態で配線やビアに３００ＭＰａ程度の大きな引っ張り応力が残留する。そして、この残留引っ張り応力によって、ＣＭＰ工程においてＣｕ配線の一部が欠落する、いわゆるかけ不良が発生しやすくなるという問題がある。また、多層配線形成後、半導体チップ実装後においてもＣｕ配線内に引っ張り応力が残留するため、ストレスマイグレーションに伴う不良（例えば、配線・ビア間の断線等）が長期間に渡って少しずつ発生する危険性がある。
【００１１】
このストレスマイグレーションに伴う断線について、図１６及び図１７を参照して説明する。図１６はシングルダマシン法で形成した配線構造で発生する不良モードを模式的に示す図であり、図１７（ａ）〜（ｃ）は、デュアルダマシン法で形成した配線構造で発生する不良モードを模式的に示す図であり、配線溝の幅方向の断面を示す図である。
【００１２】
図１６に示すように、シングルダマシン法では、各々のＣｕ配線（下層配線５、上層配線１３等）内やビア９内に、高温アニールに起因する引っ張り応力が残留しており、この残留引っ張り応力により結晶粒界１４ではストレスマイグレーションによりＣｕが図の矢印方向に移動してその間にボイド１５が発生する。特に、残留引っ張り応力が結晶粒界１４とビア９底部のバリアメタル界面の３重点に集中した場合、ボイド１５が成長して下層配線５とビア９とが接触不良を起こし、半導体装置が動作しなくなってしまう。
【００１３】
また、図１７（ａ）に示すように、デュアルダマシン法でも配線やビア内に引っ張り応力が残留しており、特に、ビア９部分では上層配線１３方向に引っ張り応力が残留するため、上記結晶粒界１４とビア９底部のバリアメタル界面の３重点で更にボイド１５が成長しやすくなる（不良モード１）。また、図１７（ｂ）、（ｃ）に示すように、ビア９と上層配線１３とが一体化された構造では引っ張り応力は基本的にビア９内に集中するため、ビア９内のＣｕとバリアメタルとの密着性が悪い場合にはビア底のバリアメタルとの界面にボイド１５が生じたり（不良モード２）、ビアを横断する結晶粒界１４がある場合にはビア９を分断するボイド１５が発生して（不良モード３）、同様に接触不良を引き起こしてしまう。デュアルダマシン法ではどの不良モードになるかは結晶粒界１４の有無やビア９内の埋め込み状況により異なるが、製造時点での埋め込み不良が内在する場合は、不良モード２、３が優先的に発生する。
【００１４】
このような不良を解消する方法として配線幅を広くしたりビアのアスペクト比を小さくする方法もあるが、配線幅を広くしたりビア径を大きくするのは微細化の要請に反し、また、ビアの高さを低くすると配線パターン間の寄生容量による配線遅延の問題が発生する。そこで、特開２００１−１６０５９０号公報では、配線やビア内の残留応力を小さくするために、Ｃｕの電解メッキ成長後のアニールの温度を通常の２００〜４００℃から８０〜２００℃に低温化する方法が開示されている。
【００１５】
上記公報によれば、メッキ成長したＣｕを室温から４２０℃に昇温する過程で、２００℃までは熱膨張に従って拡散クリープのためにストレス変化が見られ、２００℃以上からＣｕの早い拡散のためにストレスが緩和される現象が見られる。そして、高温で生じた緩和は室温に戻した場合でも保持され、室温状態では逆のストレスとなることが示されている。
【００１６】
これに対して、メッキ成長直後のアニールを２００℃以下の温度で行った場合、配線溝やビア孔の内部でＣｕが膨張しつつ、Ｃｕのグレイン成長及びボイド析出が促進するが、その後、室温に戻った状態では、Ｃｕの緻密化とストレスの緩和が起こるため、研磨後の配線溝の内部における体積は維持され、残留引っ張り応力を小さくすることができると記述されている。
【００１７】
上記公報記載の方法によって配線溝内やビア孔内の残留引っ張り応力をある程度減少させることはできるが、メッキ成長直後のアニールの温度を低くすると、高温アニールと比較してＣｕの粒径が小さくなってＣｕの拡散経路が多くなり、エレクトロマイグレーション耐性が劣化してしまうという問題が生じる。
【００１８】
また、半導体プロセスでは、メッキ成長直後のアニールの他にも、プラズマ処理や絶縁膜の成膜等、高温の処理が必要になる工程も種々あり、メッキ成長直後のアニールを低温化しても、その後の工程で半導体装置を高温に曝してしまうと、やはり配線内やビア内に大きな引っ張り応力が残留してしまう。このため、上記公報では、Ｃｕ配線形成後の諸々の熱処理において、各処理温度を４００℃以下に制御することを推奨している。しかしながら、このようなプロセス上の制限は半導体装置の製造プロセスを複雑にし、半導体装置の歩留まりを低下させることになるため好ましい方法とは言えない。
【００１９】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、配線内やビア内に残留する応力を緩和し、ボイドの発生に起因する配線欠陥等を低減することができる半導体装置の製造方法、特にダマシンプロセスにおける処理方法を提供することにある。
【００２０】
【問題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の製造方法は、絶縁層に形成されるビア孔又は配線溝に、配線材料であるＣｕを成膜し、ＣＭＰ法を用いて配線を形成する配線形成工程を一つ以上有する半導体装置の製造方法において、前記配線材料であるＣｕの成膜後、ＣＭＰ前にアニール工程を有し、前記アニール工程後かつ前記ＣＭＰ工程前に前記半導体装置を略−７５℃以下の温度に強制的に冷却する冷却処理、もしくは、最後の配線形成工程における前記配線材料であるＣｕのＣＭＰ工程後に前記半導体装置を略−１００℃以下の温度に強制的に冷却する冷却処理、を少なくとも一回行うものである。
【００２１】
また、本発明の半導体装置の製造方法は、基板上に、少なくとも層間絶縁膜を形成する工程と、前記層間絶縁膜上に形成したレジストパターンを用いて、前記層間絶縁膜を貫通するビア孔又は配線溝を形成する工程と、少なくとも前記ビア孔又は前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔又は前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔又は前記配線溝内部に配線を形成するＣＭＰ工程とを少なくとも有する半導体装置の製造方法において、前記アニール工程後、前記ＣＭＰ工程の前に、前記基板を略−７５℃以下の温度に強制的に冷却する冷却処理を行うものである。
【００２２】
また、本発明の半導体装置の製造方法は、基板上に、少なくとも第１の層間絶縁膜と第２の層間絶縁膜とを順次堆積する工程と、前記第２の層間絶縁膜上に形成した第１のレジストパターンを用いて、前記第１の層間絶縁膜と前記第２の層間絶縁膜とを貫通するビア孔を形成する工程と、前記第２の層間絶縁膜上に形成した第２のレジストパターンを用いて、前記第２の層間絶縁膜を貫通する配線溝を形成する工程と、少なくとも前記ビア孔及び前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔及び前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔及び前記配線溝内部に配線を形成するＣＭＰ工程とを少なくとも有する半導体装置の製造方法において、前記アニール工程後、前記ＣＭＰ工程の前に、前記基板を略−７５℃以下の温度に強制的に冷却する冷却処理を行うものである。
【００２３】
本発明においては、前記アニールを、２００℃乃至４００℃の温度で行う構成とすることができる。
【００２４】
また、本発明の半導体装置の製造方法は、基板上に、少なくとも層間絶縁膜を形成する工程と、前記層間絶縁膜上に形成したレジストパターンを用いて、前記層間絶縁膜を貫通するビア孔又は配線溝を形成する工程と、少なくとも前記ビア孔又は前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔又は前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔又は前記配線溝内部に配線を形成する工程と含む配線形成工程を有する半導体装置の製造方法において、全ての前記配線形成工程が完了した後に、少なくとも一回、前記基板を略−１００℃以下の温度に強制的に冷却する冷却処理を行うものである。
【００２５】
また、本発明の半導体装置の製造方法は、基板上に、少なくとも第１の層間絶縁膜と第２の層間絶縁膜とを順次堆積する工程と、前記第２の層間絶縁膜上に形成した第１のレジストパターンを用いて、前記第１の層間絶縁膜と前記第２の層間絶縁膜とを貫通するビア孔を形成する工程と、前記第２の層間絶縁膜上に形成した第２のレジストパターンを用いて、前記第２の層間絶縁膜を貫通する配線溝を形成する工程と、少なくとも前記ビア孔及び前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔及び前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔及び前記配線溝内部に配線を形成する工程と含む配線形成工程を有する半導体装置の製造方法において、全ての前記配線形成工程が完了した後に、少なくとも一回、前記基板を略−１００℃以下の温度に強制的に冷却する冷却処理を行うものである。
【００２６】
本発明においては、前記アニールを、２００℃乃至４００℃の温度で行う構成とすることができる。
【００２７】
また、本発明においては、前記バリアメタルが、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮのいずれか一の単層膜、又はそれらを２以上組み合わせた積層膜を含むことが好ましい。
【００２８】
すなわち、本発明では、Ｃｕダマシン配線を用いた半導体装置の製造方法において、Ｃｕメッキ成長直後の高温アニール工程やその後の熱処理工程ではアニール温度に制限を加えず、別途、半導体装置を室温より低い温度まで冷却する冷却処理を追加することにより、Ｃｕの配線内やビア内に残留した引っ張り応力を緩和し、配線欠陥を低減することができる。
【００２９】
この冷却処理は、Ｃｕメッキ成長直後の高温アニール後に行っても、ダマシン配線形成後、パッド形成工程からパッケージ実装・ボンディング工程のいずれかの工程後に行ってもよく、Ｃｕの形態（ベタ膜か微細パターンか）に応じて冷却温度を適宜調整する必要がある。例えば、Ｃｕメッキ成長直後では、Ｃｕはベタ膜となっており室温状態で残留する引っ張り応力はそれほど大きくないため、冷却温度は−７５℃程度以下とすれば良く、パッド形成工程からパッケージ実装・ボンディング工程のいずれかの工程後では、Ｃｕは微細パターンとなっており室温状態で残留する引っ張り応力は増大しているため、冷却温度は−１００℃、好ましくは−１９６℃（液体窒素温度）以下とすればよい。
【００３０】
このように、高温アニール後に冷却処理を追加したり、多層配線形成後の任意の工程で冷却処理を追加するという簡単な方法で、確実にＣｕの残留引っ張り応力を緩和し、断線等の不良の発生を減少させることができる。更に、本発明の方法では、アニール処理に関して温度制限を課する必要がないため、プロセス条件が変化したり、歩留まりが低下するといった心配がなくなる。
【００３１】
【発明の実施の形態】
本発明に係る半導体装置の製造方法は、その好ましい一実施の形態において、層間絶縁膜に形成したビア孔又は配線溝にＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタルを介してＣｕ、Ｗ等の配線材料をメッキ法により成膜した後、２００℃〜４００℃の温度で高温アニールを行い、ＣＭＰ法によりビア孔又は配線溝内部に配線材料を埋め込むダマシンプロセスにおいて、高温アニール後、ＣＭＰ前に−７５℃程度以下の温度で冷却処理を行うか、若しくは、多層配線形成後に−１００℃以下（好ましくは一１９６℃以下）の温度で冷却処理を行うことにより、配線やビア内の残留引っ張り応力を緩和してボイドの発生を防止するものである。
【００３２】
以下、各実施例において、本発明の冷却処理をダマシンプロセスに適用した例について示すが、まず、Ｃｕの配線やビアに引っ張り応力が残留するメカニズムについて図１を参照して概説する。図１はＣｕのベタ膜の応力温度ヒステリシスを示す図であり、横軸は温度（℃）、縦軸は応力（ＭＰａ）を示し、縦軸の＋側が引っ張り応力、−側が圧縮応力を示している。
【００３３】
従来技術において、メッキ成長直後のアニールで４２０℃に昇温した後、室温まで下げた場合、Ｃｕの塑性変形によって引っ張り応力が残留することを示したが、一旦温度サイクルを加えると、その後は同じ応力温度ヒステリシス曲線上を通り、室温状態での残留引っ張り応力は同等の値となる。そこで、以下では説明を簡単にするために、一旦温度サイクルを加えた後のアニールにおける応力の変化について説明する。
【００３４】
図１に示すように、Ａ点（初期状態：室温）ではＣｕは膜内に約３１０ＭＰａの引っ張り応力が残留しており、この状態から破線に沿って昇温すると、２００℃程度までは熱膨張に伴う圧縮応力が生じ、結果として残留応力は急激に減少する。更に温度を上げると、２００℃以上ではＣｕの拡散に伴う塑性変形により応力の緩和が起こり、応力の絶対値が減少する。そして、Ｂ点に到達した後、冷却を開始すると、実線に沿って徐々に熱収縮に伴う引っ張り応力が生じ、室温では元の応力状態に戻る。このように銅ダマシン配線には、温度サイクルによって必然的に大きな引っ張り応力が残留することになる。
【００３５】
従来技術では、この残留引っ張り応力を減少させるために、メッキ成長直後のアニールの温度や、その後の熱処理の温度を下げているが、アニール温度を下げるとＣｕの粒径が小さくなってエレクトロンマイグレーション耐性が劣化し、熱処理プロセスにおいてその温度を下げることは熱処理の効果を著しく減少させることになるため好ましくない。例えば、Ｃｕの粒径が０．２μｍより大きいものと小さいものの数を計測して、その割合から、アニール温度が２００℃以上になると粒径はある程度大きくなって飽和するが、２００℃以下では粒は成長しきらずに粒径が小さくなるという報告もある（「Cu配線におけるグレインおよび微小ボイドの発生」、アンソニー・ホッブス他、信学技報 SDM2000-190 (2001-01) p.23）。そこで、本願発明者はアニールの上限温度を制限するのではなく、昇温時と冷却時の応力変化の差を利用して、アニール後に半導体装置を室温以下の所定の温度に下げることによって室温状態での残留引っ張り応力を緩和することを考えた。
【００３６】
この効果を図１及び図２を用いて説明する。図２は、従来プロセス終了後（デュアルダマシンプロセスにおける上層配線形成後）に本発明の冷却処理を施した場合の残留引っ張り応力の状態を模式的に示す図であり、配線の長手方向の断面を示す図である。なお、図中の矢印が残留応力を表しており、線が太いほど又長いほど残留引っ張り応力が大きいことを示している。
【００３７】
図２（ａ）に示すように、従来のダマシンプロセスが終了した段階では配線（下層配線５、上層配線１３）やビア９内には大きな引っ張り応力（約３１０Ｍｐａ）が残留している（図１のＡ点）。この状態で−７５℃程度の温度まで半導体装置を強制的に冷却すると、図２（ｂ）に示すようにＣｕの塑性変形により引っ張り応力が多少増加する（図１のＣ点）。その後、冷却を止めて放置すると、弾性変形に伴う圧縮応力が急激に増加し、結果として引っ張り応力が急激に緩和され、室温状態では図２（ｃ）に示すように引っ張り応力は１４０ＭＰａ程度まで減少する（図１のＤ点）。
【００３８】
このように、冷却過程での塑性変形による引っ張り応力の増加の程度と、冷却状態から室温に戻る過程での弾性変形による圧縮応力の増加の程度との差を利用することにより、室温状態での残留引っ張り応力を大幅に低減することができる。なお、半導体装置の製造プロセスにおいてアニール処理は一般的に行われているが、逆に室温以下の温度まで強制的に冷却するという処理は通常行われることはない。また、金属薄膜の一般的な性質として、温度サイクルを加えることによって残留応力が変化することは予想されるが、実際の半導体プロセスでは、各工程で配線材料の形状、構造が異なり、また、他の構造体への影響やプロセスへの適合性等を勘案して温度を設定する必要があり、金属薄膜における温度サイクルをそのまま半導体プロセスに適用することはできない。そこで、本願発明者は上記事項を総合的に勘案して、冷却処理を施す工程や適切な冷却温度を設定することにより、半導体プロセス、特にダマシンプロセスに冷却処理を適用可能とした。このように適切な温度範囲の冷却処理を適切な工程で挿入することにより、配線配線の残留引っ張り応力を緩和できるという効果は本願発明者の知見によって得られた新規な効果である。
【００３９】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００４０】
［実施例１］
まず、本発明の第１の実施例に係る半導体装置の製造方法について、図３乃至図６を参照して説明する。図３乃至図５は、本発明の冷却処理を含む半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。また、図６は、本実施例の効果を示す図である。なお、本実施例は、シングルダマシンプロセスにおいて本発明の冷却処理を行うものである。以下、その具体的な手順について説明する。
【００４１】
まず、図３（ａ）に示すように、ＭＯＳトランジスタ等の素子が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１層間膜３とを順次形成し、その上に、露光の反射を抑制するための反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、第１配線溝３ａを形成するためのレジストパターン（図示せず）を形成する。続いて、公知のドライエッチングを用いて第１層間膜３、第１エッチングストッパ膜２を順次エッチングして、それらを貫通する第１配線溝３ａを形成する。その後、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。なお、第１エッチングストッパ膜２と第１層間膜３の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００４２】
次に、図３（ｂ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル４を成膜し、続いて、配線材料となるＣｕのめっき成長を容易にするためのＣｕのシードメタル（図示せず）を形成する。
【００４３】
次に、図３（ｃ）に示すように、電解めっき法によりＣｕ５ａを形成して第１配線溝３ａ内をＣｕ５ａで埋設する。その後、Ｃｕ５ａの結晶性を改善するために高温アニールを行うが、本実施例では残留引っ張り応力を緩和するための冷却処理を別途行うため、高温アニールは通常通り２００〜４００℃程度の温度で行う。
【００４４】
次に、本実施例の特徴である冷却処理を行う。実施の形態で説明したように、金属等の塑性変形をする材料は温度サイクルを加えることによって図１に示すように室温状態において材料内部に応力が残留するが、室温から更に温度を下げることによって室温状態での残留応力を減少させることができる。この冷却温度は低いほど応力緩和効果が得られるが、一方、冷却温度を低くすると冷却処理の工数が増加する。そこで、冷却温度を変えて実験を行ったところ、−７５℃程度以下の温度に冷却すれば、ボイドによる断線を防止可能な程度に残留引っ張り応力を緩和することができることができた。従って、高温アニール後の冷却処理としては−７５℃程度以下が好ましいと考えられる。
【００４５】
なお、この冷却処理は、冷却機構を備えたアニール装置を用いて高温アニールの後に同一装置内で冷却処理を行っても良く、高温アニールの後、真空中又は不活性ガス雰囲気中での冷却処理が可能な専用の冷却装置を用いて行ってもよく、装置の形態には依存しない。また、冷却処理における塑性変形はクリープ変形に比べて早く起こることから、冷却速度、冷却時間は厳密に規定する必要はない。
【００４６】
その後、図３（ｄ）に示すように、ＣＭＰ法を用いて第１層間膜３上のＣｕ５ａ及びバリアメタル４を除去して第１層間膜３内に下層配線５を形成する。
【００４７】
次に、図４（ａ）に示すように、第１層間膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１キャップ膜６とビア層間膜７を形成し、その上に、反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、ビア孔７ａを形成するためのレジストパターン（図示せず）を形成する。その後、公知のドライエッチングを用いてビア層間膜７、第１キャップ膜６を順次エッチングして、それらを貫通するビア孔７ａを形成し、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。なお、第１キャップ膜６とビア層間膜７の材料も特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００４８】
次に、図４（ｂ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル８を成膜し、続いて、Ｃｕのシードメタル（図示せず）を形成する。
【００４９】
次に、図４（ｃ）に示すように、電解めっき法によりＣｕ９ａを形成してビア孔７ａ内をＣｕ９ａで埋設する。その後、Ｃｕ９ａの結晶性を改善するために高温アニールを行った後、前記と同様に基板全体を−７５℃程度以下の温度に冷却し、高温アニールによってＣｕ９ａに生じた残留引っ張り応力を緩和する。
【００５０】
次に、図４（ｄ）に示すように、ＣＭＰ法を用いてビア層間膜７上のＣｕ９ａ及びバリアメタル８を除去してビア層間膜７内に下層配線５と接続されるビア９を形成する。その後、図５（ａ）乃至（ｄ）に示すように、同様に第２層間膜１１の第２配線溝１１ａにバリアメタル１２及びＣｕ１３ａを形成し、高温アニール処理及び本発明の冷却処理を施した後、ＣＭＰ法により余分なＣｕ１３ａを除去して上層配線１３を形成する。そして、上記工程を所望の回数繰り返して多層配線構造を形成する。
【００５１】
上記方法で形成したデバイスについて、残留引っ張り応力により生じるボイドに起因する故障確率及び故障寿命について測定した。その結果を図６に示す。図６の白抜き四角及び破線が本実施例のサンプルであり、黒塗り四角及び破線が冷却処理を行わない従来サンプルである。図から分かるように、メッキ成長直後の高温アニール後に−７５℃程度以下の温度の冷却処理を施すことによって故障確率が１桁程度低下していることが分かり、本実施例の冷却処理が残留引っ張り応力を緩和する効果があることを確認した。
【００５２】
このように、本実施例の半導体装置の製造方法によれば、メッキ成長直後の高温アニール後に冷却処理を施すことによって、高温アニールによってＣｕ内に生じる引っ張り応力を緩和することができ、従来例のように残留引っ張り応力によってボイドが発生して断線が生じたり、また、アニールの温度やその後のプロセス温度を低く制限することによりエレクトロンマイグレーション耐性が劣化するという問題を回避することができる。
【００５３】
なお、上記実施例では、下層配線５、上層配線１３、ビア９の全てをＣｕで埋設する場合について記載したが、埋設する金属はＣｕに限定されず、タングステン（Ｗ）等であっても良い。また、複数の配線の一部がＣｕ以外の材料であっても良く、例えば、下層配線５をＡｌ又はＡｌ／Ｃｕ合金で形成する構成としてもよい。
【００５４】
［実施例２］
次に、本発明の第２の実施例に係る半導体装置の製造方法について、図７乃至図９を参照して説明する。図７乃至図９は、本発明の冷却処理を含む半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。なお、本実施例は、デュアルダマシンプロセスにおいて本発明の冷却処理を行うものである。以下、その具体的な手順について説明する。
【００５５】
前記した第１の実施例と同様に、ＭＯＳトランジスタ等の素子が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１層間膜３を順次形成し、レジストパターンを用いて第１配線溝３ａを形成した後、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル４とＣｕのシードメタルを形成し、電解めっき法によりＣｕ５ａを形成して第１配線溝３ａ内をＣｕ５ａで埋設する。その後、Ｃｕ５ａの結晶性を改善するために高温アニールを２００〜４００℃程度の温度で行い、残留引っ張り応力を緩和するための冷却処理を−７５℃程度以下の温度で行う。次に、ＣＭＰ法を用いて第１層間膜３上のＣｕ５ａ及びバリアメタル４を除去して第１層間膜３内に下層配線５を形成する（図７（ａ）乃至図７（ｄ）参照）。
【００５６】
次に、図８（ａ）に示すように、第１層間膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１キャップ膜６とビア層間膜７と第２配線溝１１ａのエッチングストッパとなる第２エッチングストッパ膜１０と第２層間膜１１とを順次形成し、その上に、ビア孔７ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第２層間膜１１、第２エッチングストッパ膜１０、ビア層間膜７を順次エッチングして、それらを貫通するビア孔７ａを形成する。なお、第１キャップ膜６、ビア層間膜７、第２エッチングストッパ膜１０、第２層間膜１１の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００５７】
次に、図８（ｂ）に示すように、第２層間膜１１上に、第２配線溝１１ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第２エッチングストッパ膜１０をエッチングストッパとして第２層間膜１１をエッチングして第２配線溝１１ａを形成した後、露出した第２エッチングストッパ膜１０及び下層配線５上部の第１キャップ膜６を除去する。
【００５８】
次に、図８（ｃ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル１２を成膜し、続いて、Ｃｕのシードメタル（図示せず）を形成する。
【００５９】
次に、図９（ａ）に示すように、電解めっき法によりＣｕ１３ａを形成してビア孔７ａ及び第２配線溝１１ａをＣｕ１３ａで埋設する。その後、Ｃｕ１３ａの結晶性を改善するために高温アニールを２００〜４００℃程度の温度で行い、残留引っ張り応力を緩和するための冷却処理を−７５℃程度以下の温度で行う。
【００６０】
その後、図９（ｂ）に示すように、ＣＭＰ法を用いて第２層間膜１１上のＣｕ１３ａ及びバリアメタル１２を除去して下層配線５と接続されるビア９と上層配線１３とを同時に形成する。そして、上記工程を所望の回数繰り返して多層配線構造を形成する。
【００６１】
上記方法で形成したデバイスについて、第１の実施例と同様に、残留引っ張り応力により生じるボイドに起因する故障確率及び故障寿命について測定した。その結果を図６に示す。図６の白抜き丸及び実線が本実施例のサンプルであり、黒塗り丸及び実線が冷却処理を行わない従来サンプルである。図から分かるように、メッキ成長直後の高温アニール後に−７５℃程度以下の温度の冷却処理を施すことによって故障確率が１桁程度低下していることが分かり、本実施例の冷却処理が残留引っ張り応力を緩和する効果があることを確認した。
【００６２】
このように、本実施例のデュアルダマシンプロセスにおいても、メッキ成長後の高温アニール後に冷却処理を施すことによって、高温アニールによってＣｕ内に生じた残留引っ張り応力を緩和することができ、ボイドによる断線やエレクトロンマイグレーション耐性の劣化を抑制することができる。
【００６３】
なお、第２の実施例では、デュアルダマシンプロセスの一形態であるビアファーストデュアルダマシンプロセスについて記載したが、第２層間膜１１上にハードマスクを形成して配線溝を形成するデュアルハードマスクプロセスやその他のデュアルダマシンプロセスについても同様に適用することができる。
【００６４】
［実施例３］
次に、本発明の第３の実施例に係る半導体装置の製造方法について、図１０乃至図１３を参照して説明する。図１０乃至図１２は、本発明の冷却処理を含む半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。また、図１３は、パターン状態における応力温度ヒステリシスを示す図である。
【００６５】
前記した第１及び第２の実施例では、メッキ成長直後の高温アニール後に冷却処理を行ったが、配線が多層となる場合には冷却処理の回数が増えて工程が増加してしまう。そこで、本実施例では、多層配線構造を形成した後の工程（パッド工程、ウェハ研削工程、ダイシング工程、パッケージ・ボンディング工程等）において本発明の冷却処理を一括して行い、工程の短縮及び簡略化を図ることを特徴としている。以下、その具体的な手順について説明する。
【００６６】
まず、前記した第１及び第２の実施例と同様に、ＭＯＳトランジスタ等の素子が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１層間膜３を順次形成し、レジストパターンを用いて第１配線溝３ａを形成した後、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル４とＣｕのシードメタルを形成し、電解めっき法によりＣｕ５ａを形成して第１配線溝３ａ内をＣｕ５ａで埋設する（図１０（ａ）乃至（ｃ）参照）。
【００６７】
次に、Ｃｕ５ａの結晶性を改善するために高温アニールを２００〜４００℃程度の温度で行った後、第１及び第２の実施例では、−７５℃程度以下の温度の冷却処理を行ったが、本実施例では、多層配線形成工程終了後に一括して冷却処理を行うため、ここでは冷却処理を行わず、図１０（ｄ）に示すように、ＣＭＰ法を用いて第１層間膜３上のＣｕ５ａ及びバリアメタル４を除去して第１層間膜３内に下層配線５を形成する。
【００６８】
次に、第２の実施例と同様に、図１１（ａ）に示すように、第１層間膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１キャップ膜６とビア層間膜７と第２エッチングストッパ膜１０と第２層間膜１１を順次形成し、その上に形成したレジストパターンをマスクとして、公知のドライエッチングを用いて第２層間膜１１、第２エッチングストッパ膜１０、ビア層間膜７を順次エッチングして、それらを貫通するビア孔７ａを形成する。なお、第１キャップ膜６、ビア層間膜７、第２エッチングストッパ膜１０、第２層間膜１１の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよいのは第２の実施例と同様である。
【００６９】
次に、図１１（ｂ）に示すように、第２層間膜１１上にレジストパターンを形成し、公知のドライエッチングを用いて第２エッチングストッパ膜１０をエッチングストッパとして第２層間膜１１をエッチングして第２配線溝１１ａを形成した後、露出した第２エッチングストッパ膜１０及び下層配線５上部の第１キャップ膜６を除去する。
【００７０】
次に、図１１（ｃ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル１２を成膜し、続いて、Ｃｕのシードメタル（図示せず）を形成する。
【００７１】
次に、図１２（ａ）に示すように、電解めっき法によりＣｕ５ａを形成してビア孔７ａ及び第２配線溝１１ａをＣｕ１３ａで埋設する。その後、Ｃｕ１３ａの結晶性を改善するために高温アニールを２００〜４００℃程度の温度で行う。その後、第２の実施例では、−７５℃程度以下の温度の冷却処理を行ったが、本実施例では多層配線形成工程後に一括して冷却処理を行うため、ここでは冷却処理を行わない。
【００７２】
その後、図１２（ｂ）に示すように、ＣＭＰ法を用いて第２層間膜１１上のＣｕ１３ａ及びバリアメタル１２を除去して下層配線５と接続されるビア９と上層配線１３とを同時に形成する。そして、上記工程を所望の回数繰り返して多層配線構造を形成する。
【００７３】
その後、電極パッドを形成するパッド工程、ウェハを所望の厚さに研削するウェハ研削工程、ウェハをチップ単位に分割するダイシング工程、チップをパッケージに実装してボンディング接続するパッケージ・ボンディング工程を経て半導体装置を形成するが、本実施例では、これらの工程の内、いずれかの工程の後に少なくとも一回、本発明の冷却処理を行う。
【００７４】
ここで、前記した第１及び第２の実施例では、基板全面にＣｕがメッキ成長したベタ状態であったため、残留引っ張り応力は３１０ＭＰａ程度であったが、パターンが形成された状態ではＣｕが層間膜やビア層間膜に包囲された状態であるため、Ｃｕの配線やビアに残留する引っ張り応力の値及び応力温度特性が異なることが予想される。そこで、Ｃｕ配線の幅、厚さ、長さ等を条件にして配線に残留する引っ張り応力をシミュレーションにより求めた。その結果を図１３に示す。
【００７５】
図１３は、配線の厚さ方向の応力ヒステリシスを示す図であり、ベタ膜状態で測定した図６と比較すると、パターンウェハではＣｕ配線は室温から４００℃の温度範囲でほとんど弾性変形に近い挙動を示し、室温時の残留引っ張り応力が高くなっていることが分かる。従って、パターン形成後に冷却処理を施す場合、冷却処理後の残留引っ張り応力をベタ膜状態の場合と同等程度に緩和するためには冷却処理の温度を低く設定する必要がある。そこで、冷却処理の温度を変えて実験したところ、−１００℃、好ましくは−１９６℃（液体窒素温度）程度以下に冷却すれば、ボイドによる断線を防止可能な程度に残留引っ張り応力を緩和することができることが判明した。
【００７６】
そこで、上記パッド工程からパッケージ・ボンディング工程のいずれかの工程の後に、少なくとも一回、−１００℃程度の温度の冷却処理を行った結果、第１及び第２の実施例と同様に、冷却処理を行わない従来サンプルに比べて故障発生率を一桁程度低減することができた。また、本実施例では、配線層の数によらず一度の冷却処理で残留引っ張り応力を緩和することができるため、製造工数を削減することもできた。
【００７７】
このように、本実施例の半導体装置の製造方法によれば、多層配線形成後に少なくとも一回冷却処理を施すことによって、高温アニールによってＣｕ内の残留引っ張り応力を緩和することができ、ボイドによる断線やエレクトロンマイグレーション耐性の劣化を抑制することができる。
【００７８】
なお、上記実施例では、デュアルダマシンプロセスにおいて本実施例の冷却処理を行う構成について記載したが、シングルダマシンプロセスに本実施例の冷却処理を施しても良い。また、上記各実施例では、ダマシンプロセスに冷却処理を適用する場合について説明したが、本発明は上記実施例に限定されるものではなく、シリコン酸化膜等の硬い物質の中にＣｕ等の柔らかい物質が存在する任意の構造体やこのような構造体を含む半導体装置における応力緩和処理に適用することができる。
【００７９】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば下記記載の効果を奏する。
【００８０】
本発明の第１の効果は、Ｃｕの残留引っ張り応力に伴うＣＭＰ後の欠陥や、ストレスマイグレーションに起因する不良発生を低減することができ、歩留まり・信頼性を向上させることができるということである。
【００８１】
その理由は、Ｃｕメッキ成長直後の高温アニール後や、多層配線形成後の工程で、半導体装置を室温以下の所定の温度に冷却する冷却処理を行うことにより、Ｃｕは塑性変形して室温時の応力値をほぼ維持したまま低温まで推移し、冷却後に室温に戻すと冷却温度から弾性変形で戻るため、室温での引っ張り応力を劇的に小さくすることができる。このメカニズムによりＣｕ内に残留した引っ張り応力を緩和することができ、ＣＭＰ時にＣｕ配線の欠け不良や、ストレスマイグレーションに伴う不良発生を抑制することができるからである。
【００８２】
本発明の第２の効果は、エレクトロマイグレーション耐性の劣化を防止することができるということである。
【００８３】
その理由は、アニールにより生じる残留引っ張り応力をその後の冷却処理で緩和することができるため、アニール処理自体の温度を低く抑える必要がないからである。
【図面の簡単な説明】
【図１】本発明の原理を説明するための応力温度ヒステリシス図である。
【図２】本発明の効果を説明するための半導体装置の断面図である。
【図３】本発明の第１の実施例に係るシングルダマシンプロセスを示す工程断面図である。
【図４】本発明の第１の実施例に係るシングルダマシンプロセスを示す工程断面図である。
【図５】本発明の第１の実施例に係るシングルダマシンプロセスを示す工程断面図である。
【図６】本発明の第１の実施例の効果を説明するための図である。
【図７】本発明の第２の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図８】本発明の第２の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図９】本発明の第２の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図１０】本発明の第３の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図１１】本発明の第３の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図１２】本発明の第３の実施例に係るデュアルダマシンプロセスを示す工程断面図である。
【図１３】Ｃｕ配線パターンにおける応力を示すヒステリシス図である。
【図１４】従来のデュアルダマシンプロセスを示す工程断面図である。
【図１５】従来のデュアルダマシンプロセスを示す工程断面図である。
【図１６】従来のシングルダマシンプロセスにおける問題点を示す図である。
【図１７】従来のデュアルダマシンプロセスにおける問題点を示す図である。
【符号の説明】
１ 基板
２ 第１エッチングストッパ膜
３ 第１層間膜
３ａ 第１配線溝
４ バリアメタル
５ａ Ｃｕ
５ 下層配線
６ 第１キャップ膜
７ ビア層間膜
７ａ ビア孔
８ バリアメタル
９ａ Ｃｕ
９ ビア
１０ 第２エッチングストッパ膜
１１ 第２層間膜
１１ａ 第２配線溝
１２ バリアメタル
１３ａ Ｃｕ
１３ 上層配線
１４ 結晶粒界
１５ ボイド
Claims (9)
- 絶縁層に形成されるビア孔又は配線溝に、配線材料であるＣｕを成膜し、ＣＭＰ法を用いて配線を形成する配線形成工程を一つ以上有する半導体装置の製造方法において、
前記配線材料であるＣｕの成膜後、ＣＭＰ前にアニール工程を有し、
前記アニール工程後かつ前記ＣＭＰ工程前に前記半導体装置を略−７５℃以下の温度に強制的に冷却する冷却処理、もしくは、最後の配線形成工程における前記配線材料であるＣｕのＣＭＰ工程後に前記半導体装置を略−１００℃以下の温度に強制的に冷却する冷却処理、を少なくとも一回行うことを特徴とする半導体装置の製造方法。 - 前記アニール工程を、２００℃以上の温度で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
- 基板上に、少なくとも層間絶縁膜を形成する工程と、前記層間絶縁膜上に形成したレジストパターンを用いて、前記層間絶縁膜を貫通するビア孔又は配線溝を形成する工程と、少なくとも前記ビア孔又は前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔又は前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔又は前記配線溝内部に配線を形成するＣＭＰ工程とを少なくとも有する半導体装置の製造方法において、
前記アニール工程後、前記ＣＭＰ工程の前に、前記基板を略−７５℃以下の温度に強制的に冷却する冷却処理を行うことを特徴とする半導体装置の製造方法。 - 基板上に、少なくとも第１の層間絶縁膜と第２の層間絶縁膜とを順次堆積する工程と、前記第２の層間絶縁膜上に形成した第１のレジストパターンを用いて、前記第１の層間絶縁膜と前記第２の層間絶縁膜とを貫通するビア孔を形成する工程と、前記第２の層間絶縁膜上に形成した第２のレジストパターンを用いて、前記第２の層間絶縁膜を貫通する配線溝を形成する工程と、少なくとも前記ビア孔及び前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔及び前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔及び前記配線溝内部に配線を形成するＣＭＰ工程とを少なくとも有する半導体装置の製造方法において、
前記アニール工程後、前記ＣＭＰ工程の前に、前記基板を略−７５℃以下の温度に強制的に冷却する冷却処理を行うことを特徴とする半導体装置の製造方法。 - 前記アニールを、２００℃乃至４００℃の温度で行うことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
- 基板上に、少なくとも層間絶縁膜を形成する工程と、前記層間絶縁膜上に形成したレジストパターンを用いて、前記層間絶縁膜を貫通するビア孔又は配線溝を形成する工程と、少なくとも前記ビア孔又は前記配線溝内壁にバリアメタルを成膜する工程と、前記ビア孔又は前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔又は前記配線溝内部に配線を形成する工程と含む配線形成工程を有する半導体装置の製造方法において、
全ての前記配線形成工程が完了した後に、少なくとも一回、前記基板を略−１００℃以下の温度に強制的に冷却する冷却処理を行うことを特徴とする半導体装置の製造方法。 - 基板上に、少なくとも第１の層間絶縁膜と第２の層間絶縁膜とを順次堆積する工程と、前記第２の層間絶縁膜上に形成した第１のレジストパターンを用いて、前記第１の層間絶縁膜と前記第２の層間絶縁膜とを貫通するビア孔を形成する工程と、前記第２の層間絶縁膜上に形成した第２のレジストパターンを用いて、前記第２の層間絶縁膜を貫通する配線溝を形成する工程と、少なくとも前記ビア孔及び前記配線溝内壁にバリアメタルを成膜す る工程と、前記ビア孔及び前記配線溝を埋設するように配線材料であるＣｕを堆積する工程と、前記基板をアニールする工程と、ＣＭＰ法により前記ビア孔及び前記配線溝内部に配線を形成する工程と含む配線形成工程を有する半導体装置の製造方法において、
全ての前記配線形成工程が完了した後に、少なくとも一回、前記基板を略−１００℃以下の温度に強制的に冷却する冷却処理を行うことを特徴とする半導体装置の製造方法。 - 前記アニールを、２００℃乃至４００℃の温度で行うことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
- 前記バリアメタルが、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮのいずれか一の単層膜、又はそれらを２以上組み合わせた積層膜を含むことを特徴とする請求項３乃至８のいずれか一に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077625A JP3973467B2 (ja) | 2002-03-20 | 2002-03-20 | 半導体装置の製造方法 |
| US10/386,424 US6881666B2 (en) | 2002-03-20 | 2003-03-13 | Method of fabricating semiconductor device |
| TW092106252A TW591747B (en) | 2002-03-20 | 2003-03-20 | Method of fabricating semiconductor device |
| KR10-2003-0017577A KR100502158B1 (ko) | 2002-03-20 | 2003-03-20 | 반도체장치 제조방법 |
| US10/999,003 US7033928B2 (en) | 2002-03-20 | 2004-11-30 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077625A JP3973467B2 (ja) | 2002-03-20 | 2002-03-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273209A JP2003273209A (ja) | 2003-09-26 |
| JP3973467B2 true JP3973467B2 (ja) | 2007-09-12 |
Family
ID=28035528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002077625A Expired - Fee Related JP3973467B2 (ja) | 2002-03-20 | 2002-03-20 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6881666B2 (ja) |
| JP (1) | JP3973467B2 (ja) |
| KR (1) | KR100502158B1 (ja) |
| TW (1) | TW591747B (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930256B1 (en) | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laser-embedded conductive patterns and method therefor |
| US7670962B2 (en) | 2002-05-01 | 2010-03-02 | Amkor Technology, Inc. | Substrate having stiffener fabrication method |
| US9691635B1 (en) | 2002-05-01 | 2017-06-27 | Amkor Technology, Inc. | Buildup dielectric layer having metallization pattern semiconductor package fabrication method |
| US7548430B1 (en) | 2002-05-01 | 2009-06-16 | Amkor Technology, Inc. | Buildup dielectric and metallization process and semiconductor package |
| US20040155349A1 (en) * | 2003-01-07 | 2004-08-12 | Naofumi Nakamura | Semiconductor device and method of fabricating the same |
| KR100558008B1 (ko) * | 2003-12-29 | 2006-03-06 | 삼성전자주식회사 | 반도체 소자의 배선 방법 |
| US10811277B2 (en) | 2004-03-23 | 2020-10-20 | Amkor Technology, Inc. | Encapsulated semiconductor package |
| US11081370B2 (en) | 2004-03-23 | 2021-08-03 | Amkor Technology Singapore Holding Pte. Ltd. | Methods of manufacturing an encapsulated semiconductor device |
| JP2005310902A (ja) * | 2004-04-19 | 2005-11-04 | Sumitomo Electric Ind Ltd | 半導体装置と半導体装置の製造方法 |
| US7145238B1 (en) * | 2004-05-05 | 2006-12-05 | Amkor Technology, Inc. | Semiconductor package and substrate having multi-level vias |
| KR100671583B1 (ko) | 2004-05-14 | 2007-01-18 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 소자 및 그 제조 방법 |
| JP2006041182A (ja) * | 2004-07-27 | 2006-02-09 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| US8004087B2 (en) | 2004-08-12 | 2011-08-23 | Nec Corporation | Semiconductor device with dual damascene wirings and method for manufacturing same |
| JP2006100698A (ja) * | 2004-09-30 | 2006-04-13 | Toshiba Corp | 半導体装置の製造方法 |
| TWI252512B (en) | 2004-10-20 | 2006-04-01 | Hynix Semiconductor Inc | Semiconductor device and method of manufacturing the same |
| US8826531B1 (en) | 2005-04-05 | 2014-09-09 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having laminated laser-embedded circuit layers |
| US20070072413A1 (en) * | 2005-09-23 | 2007-03-29 | Seung-Man Choi | Methods of forming copper interconnect structures on semiconductor substrates |
| JP4485466B2 (ja) * | 2005-12-27 | 2010-06-23 | 株式会社神戸製鋼所 | 半導体装置の配線用金属薄膜及び半導体装置用配線 |
| KR100718451B1 (ko) * | 2005-12-29 | 2007-05-14 | 동부일렉트로닉스 주식회사 | 반도체 장치의 금속 배선 및 그 제조 방법 |
| US8435802B2 (en) * | 2006-05-22 | 2013-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Conductor layout technique to reduce stress-induced void formations |
| JP4621645B2 (ja) * | 2006-08-25 | 2011-01-26 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US7589398B1 (en) | 2006-10-04 | 2009-09-15 | Amkor Technology, Inc. | Embedded metal features structure |
| US7752752B1 (en) | 2007-01-09 | 2010-07-13 | Amkor Technology, Inc. | Method of fabricating an embedded circuit pattern |
| KR100896841B1 (ko) | 2007-10-04 | 2009-05-12 | 주식회사 동부하이텍 | 반도체 소자 제조시 본드 패드 형성방법 |
| US8349724B2 (en) * | 2008-12-31 | 2013-01-08 | Applied Materials, Inc. | Method for improving electromigration lifetime of copper interconnection by extended post anneal |
| US8872329B1 (en) | 2009-01-09 | 2014-10-28 | Amkor Technology, Inc. | Extended landing pad substrate package structure and method |
| CN102054750A (zh) * | 2009-11-02 | 2011-05-11 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
| US8314026B2 (en) * | 2011-02-17 | 2012-11-20 | Freescale Semiconductor, Inc. | Anchored conductive via and method for forming |
| KR101313690B1 (ko) | 2011-12-30 | 2013-10-02 | 주식회사 동부하이텍 | 반도체 소자의 본딩 구조물 형성 방법 |
| US10510751B2 (en) * | 2017-08-25 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET isolation structure and method for fabricating the same |
| JP2019110260A (ja) * | 2017-12-20 | 2019-07-04 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置、及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960011865B1 (ko) * | 1993-06-10 | 1996-09-03 | 삼성전자 주식회사 | 반도체 장치의 금속층 형성방법 |
| JP3266195B2 (ja) * | 1999-03-23 | 2002-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3634994B2 (ja) | 1999-11-30 | 2005-03-30 | 富士通株式会社 | 配線の形成方法及び半導体装置の製造方法 |
| US6368967B1 (en) * | 2000-05-04 | 2002-04-09 | Advanced Micro Devices, Inc. | Method to control mechanical stress of copper interconnect line using post-plating copper anneal |
-
2002
- 2002-03-20 JP JP2002077625A patent/JP3973467B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-13 US US10/386,424 patent/US6881666B2/en not_active Expired - Lifetime
- 2003-03-20 TW TW092106252A patent/TW591747B/zh not_active IP Right Cessation
- 2003-03-20 KR KR10-2003-0017577A patent/KR100502158B1/ko active IP Right Grant
-
2004
- 2004-11-30 US US10/999,003 patent/US7033928B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030076416A (ko) | 2003-09-26 |
| TW200305256A (en) | 2003-10-16 |
| KR100502158B1 (ko) | 2005-07-20 |
| US6881666B2 (en) | 2005-04-19 |
| TW591747B (en) | 2004-06-11 |
| US20050095845A1 (en) | 2005-05-05 |
| US7033928B2 (en) | 2006-04-25 |
| US20030181032A1 (en) | 2003-09-25 |
| JP2003273209A (ja) | 2003-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050210 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070425 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070522 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070612 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3973467 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140622 Year of fee payment: 7 |
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| S531 | Written request for registration of change of domicile |
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