KR101029104B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 58
- 239000002184 metal Substances 0.000 claims abstract description 58
- 239000010949 copper Substances 0.000 claims abstract description 54
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 53
- 229910052802 copper Inorganic materials 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 36
- 239000003929 acidic solution Substances 0.000 claims description 13
- 239000000243 solution Substances 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 10
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 6
- 239000011701 zinc Substances 0.000 claims description 6
- 238000001465 metallisation Methods 0.000 claims description 5
- 229910052725 zinc Inorganic materials 0.000 claims description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 239000002253 acid Substances 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- PTFCDOFLOPIGGS-UHFFFAOYSA-N Zinc dication Chemical compound [Zn+2] PTFCDOFLOPIGGS-UHFFFAOYSA-N 0.000 description 3
- 229910001297 Zn alloy Inorganic materials 0.000 description 3
- 239000003637 basic solution Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- TVZPLCNGKSPOJA-UHFFFAOYSA-N copper zinc Chemical compound [Cu].[Zn] TVZPLCNGKSPOJA-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
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Abstract
본 발명은 구리막의 힐록(Hillock) 현상을 최소화하여 구리 배선의 안정성을 확보할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 금속배선을 형성하는 단계, 상기 금속배선의 표면에 다수의 피트를 형성하는 단계 및 상기 표면에 다수의 피트가 형성된 금속배선 상에 캡핑막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게, 구리막의 힐록(Hillock) 현상을 최소화하여 구리 배선의 안정성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다. 한편, 반도체 소자의 고집적화 추세에 따라 디자인 룰(Design Rule)이 감소되고, 상기 콘택 플러그가 형성되는 콘택홀의 종횡비가 점차 증가하고 있다. 이에, 금속배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있는 실정이다.
상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다.
그런데, 상기 구리의 경우 배선 형태로 식각하기가 용이하지 않기 때문에, 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 금속배선 공정은 층간절연막을 식각해서 배선 형성 영역을 형성하고, 상기 배선 형성 영역을 구리막으로 매립하여 금속배선을 형성하는 기술이다.
이하에서는, 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 간략하게 설명하도록 한다.
반도체 기판 상에 절연막을 형성한 후, 상기 절연막을 식각하여 배선 형성 영역을 형성한다. 상기 배선 형성 영역의 표면을 포함하는 절연막 상에 확산방지막을 형성한 다음, 상기 확산방지막 상에 상기 배선 형성 영역을 매립하도록 구리막을 증착한다. 상기 절연막 상에 형성된 구리막 및 확산방지막 부분을 CMP 공정으로 제거하여 상기 배선 형성 영역에 금속배선을 형성한다. 이어서, 상기 금속배선 및 절연막 상에 캡핑막을 형성한다.
그러나, 전술한 종래기술의 경우에는 상기 캡핑막이 형성되는 동안 구리막 내의 결정립계 사이에서 열적 압축 응력이 발생된다. 이러한 열적 압축 응력은 상기 구리막 내에서 수직 방향으로의 변형을 야기시키며, 이로 인해, 결정립계 상으로 구리막이 팽창되어 힐록 현상이 유발된다.
상기 구리막의 힐록 현상이 유발되면, 상기 구리막으로 형성된 금속배선의 안정성이 열악해진다. 또한, 전술한 종래 기술의 경우에는 상기 구리막의 힐록 현상으로 인해 반도체 소자에 결함이 발생될 뿐 아니라 이러한 결함을 발견하는 것도 어렵기 때문에, 소자 특성 및 신뢰성이 저하된다.
본 발명은 구리막의 힐록(Hillock) 현상을 최소화할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 구리 배선의 안정성을 확보할 수 있는 반도체 소자의 제조방법을 제공한다.
게다가, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 금속배선을 형성하는 단계, 상기 금속배선이 형성된 반도체 기판을 습식 에칭해서 상기 금속배선의 표면에 다수의 에칭 피트를 형성하는 단계 및 상기 표면에 다수의 에칭 피트가 형성된 금속배선 상에 캡핑막을 형성하는 단계를 포함한다.
상기 금속배선을 형성하는 단계는, 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막을 식각하여 배선 형성 영역을 형성하는 단계 및 상기 배선 형성 영역을 금속막으로 매립하는 단계를 포함한다.
상기 금속막은 구리막을 포함한다.
상기 에칭 피트를 형성하는 단계는, 식각액으로서 산성 용액을 사용해서 상기 금속배선의 표면을 습식 에칭하는 방식으로 수행한다.
상기 산성 용액은 질산 용액을 포함한다.
상기 에칭 피트를 형성하는 단계 후, 그리고, 상기 캡핑막을 형성하는 단계 전, 상기 표면에 다수의 에칭 피트가 형성된 금속배선에 이온주입 공정을 수행하는 단계를 더 포함한다.
상기 이온주입 공정은 아연을 사용하여 수행한다.
본 발명은 구리막을 사용하여 금속배선을 형성한 후에, 상기 구리막의 표면을 산성 용액으로 처리하여 다수개의 에칭 피트(Etching Pit)를 형성함으로써, 후속 캡핑막의 증착시 구리막 내에서 발생되는 수직 방향으로의 변형으로 인해 유발되는 구리막의 힐록 현상을 최소화할 수 있으며, 이를 통해, 구리 배선의 안정성을 확보할 수 있다.
또한, 본 발명은 상기 구리막의 표면에 다수개의 에칭 피트를 형성한 후에, 아연 이온주입 공정을 수행함으로써, 상기 에칭 피트의 개수를 증가시킬 수 있으며, 이에 따라, 구리막의 힐록 현상을 보다 최소화할 수 있다.
게다가, 본 발명은 상기 힐록 현상으로 인해 야기되는 반도체 소자의 결함 을 감소시킬 수 있으므로, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 구리막으로 금속배선을 형성한 후에, 상기 구리막의 표면을 금속 식각액, 예컨대, 산성 용액으로 습식 에칭하여 다수개의 에칭 피트를 형성한다. 이때, 상기 산성 용액이 상기 구리막 표면의 불안정한 부분, 즉, 결정립계 및 전위 부분으로 침투하여 상기 불안정한 부분에서 용해 반응이 일어남에 따라, 상기 구리막 내의 불안정한 부분에 상기 에칭 피트(Etching Pit)가 형성된다. 그리고 나서, 상기 에칭 피트가 형성된 구리막 및 절연막 상에 캡핑막을 형성한다.
이렇게 하면, 상기 캡핑막의 형성시 구리막 내의 결정립계 사이에서 발생되는 열적 압축 응력으로 인해 구리막이 팽창되어 수직 방향으로의 변형이 일어나더라도, 상기 다수의 에칭 피트 부분이 구리막으로 채워짐으로써 구리막의 힐록 현상이 최소화될 수 있다.
다시 말해, 본 발명은 캡핑막을 형성하기 전에 산성 용액을 사용하는 습식 에칭을 통해 다수의 에칭 피트를 형성함으로써, 구리막 팽창되는 힐록 현상을 최소화할 수 있는 것이다. 따라서, 본 발명은 구리 배선의 안정성을 확보할 수 있을 뿐 아니라, 반도체 소자의 결함을 감소시켜 소자 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 다수개의 에칭 피트가 형성된 구리막에 대해 아연 이온주입 공정을 수행함으로써, 구리-아연 합금이 형성되어 상기 에칭 피트의 개수를 기하급수적으로 증가시킬 수 있으며, 이에 따라, 상기 구리막의 힐록 현상을 보다 최소화할 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(100) 상에 상기 하부 구조물을 덮도록 절연막(110)을 형성한다. 상기 절연막을 식각하여 배선 형성 영역(D)을 형성한다. 상기 배선 형성 영역(D)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 구조로 형성한다.
도 1b를 참조하면, 상기 배선 형성 영역(D)의 표면을 포함한 절연막(110) 상에 확산방지막(도시안됨)을 형성한 후, 상기 확산방지막 상에 상기 배선 형성 영역(D)을 매립하도록 금속막을 형성한다. 상기 금속막은, 바람직하게, 구리막으로 형성한다. 그런 다음, 상기 절연막(110)이 노출되도록 상기 금속막 및 확산방지막을 제거하여 상기 배선 형성 영역(D) 내에 금속배선(120)을 형성한다. 상기 금속막 및 확산방지막의 제거는 CMP 또는 에치백 등의 공정으로 수행한다.
도 1c를 참조하면, 상기 금속배선(120)이 형성된 반도체 기판(100)에 대해 산성 용액 처리(T)를 수행하여 습식 에칭해서 상기 금속배선(120)의 표면에 다수의 에칭 피트(P)를 형성한다. 상기 산성 용액 처리(T)는, 바람직하게, 질산 용액을 사용하여 수행한다.
일반적으로, 결함이 있는 불안정한 금속막 표면에 대하여 식각액을 사용하여 습식 에칭을 수행하면, 상기 불안정한 부분이 나머지 다른 부분에 비해 활성화가 잘 되어 보다 용이하게 식각되며, 그래서, 상기 금속막의 불안정한 부분으로 식각액이 침투하여 마면(Facet)을 발생시키면서 부식 자국, 즉 에칭 피트(T)가 형성된다. 즉, 상기 금속막의 결함이 있는 불안정한 부분에서 국부적인 내부 에너지의 증가에 해당하는 만큼의 원자들이 용해되어 안정된 표면 구조를 이루려고 하는 경향으로 에너지의 전달이 진행되고, 그래서, 상기 금속막의 불안정한 부분에서 에칭 피트가 형성되는 것이다.
본 발명은 이러한 산성 용액 처리(T) 방식의 습식 에칭을 통해 구리막으로 이루어진 금속배선(120)의 표면에 다수의 에칭 피트(T)를 형성한다. 구체적으로, 금속배선(120)이 형성된 반도체 기판(100)에 대해 일반적인 금속 식각액, 예컨대, 산성 용액으로 표면 처리하는 방식으로 습식 에칭을 수행하면, 상기 산성 용액 처리(T)시 식각액인 산성 용액이 금속배선(120)의 불안정한 부분, 예컨대, 구리 성분의 결정립계(A) 및 전위(B) 부분에 침투되어 결정체에 각면이 발생되며, 이로 인해, 상기 금속배선(120) 표면의 결정립계(A) 및 전위(B) 부분에 다수의 에칭 피트(P)가 형성되는 것이다.
본 발명은 이러한 산성 용액 처리(T) 방식의 습식 에칭을 통해 구리막으로 이루어진 금속배선(120)의 표면에 다수의 에칭 피트(T)를 형성한다. 구체적으로, 금속배선(120)이 형성된 반도체 기판(100)에 대해 일반적인 금속 식각액, 예컨대, 산성 용액으로 표면 처리하는 방식으로 습식 에칭을 수행하면, 상기 산성 용액 처리(T)시 식각액인 산성 용액이 금속배선(120)의 불안정한 부분, 예컨대, 구리 성분의 결정립계(A) 및 전위(B) 부분에 침투되어 결정체에 각면이 발생되며, 이로 인해, 상기 금속배선(120) 표면의 결정립계(A) 및 전위(B) 부분에 다수의 에칭 피트(P)가 형성되는 것이다.
한편, 도시하지는 않았으나, 상기 금속 식각액으로 금속배선(120)의 표면을 처리하는 습식 에칭 방식으로서, 산성 용액 처리(T) 대신에 염기성 용액 처리를 수행하는 것도 가능하다. 이때, 상기 염기성 용액 처리는 일반적인 금속 식각액으로서 사용되는 염기성 용액들을 사용하여 수행한다.
도 1d를 참조하면, 상기 다수의 에칭 피트(P)가 형성된 금속배선(120)의 표면에 이온주입 공정(I)을 수행한다. 상기 이온주입 공정(I)은, 바람직하게, 아연을 사용하여 수행한다. 그 결과, 구리와 아연의 합금이 형성되어 상기 에칭 피트(P)의 개수가 기하급수적으로 증가된다.
자세하게, 상기 다수의 에칭 피트(P)가 형성된 금속배선(120)의 표면에 아연을 사용하여 이온주입 공정을 수행하면, 상기 아연의 성분이 금속배선(120)의 표면으로 확산되면서 구리와 아연의 합금이 형성된다. 그 결과, 금속배선(120)의 표면이 좀더 열화되어 불안정해지면서 상기 금속배선(120)의 표면에 틈 및 결함 등의 불안정한 부분이 발생되는 바, 상기 불안정한 부분에서 에칭 피트(P)의 개수가 증가되는 것이다.
도 1e를 참조하면, 상기 에칭 피트(P)의 개수가 증가된 금속배선(120) 및 절연막(110)을 덮도록 캡핑막(130)을 형성한다. 여기서, 본 발명은 상기 금속배선(120)의 표면에 다수의 에칭 피트(P)가 형성되고, 또한, 아연 이온주입 공정을 통해 상기 에칭 피트(P)의 개수가 증가된 상태에서 캡핑막(130)이 형성됨으로써, 상기 캡핑막(130)의 형성시에 유발되는 구리막의 힐록 현상을 최소화할 수 있다.
구체적으로, 본 발명의 실시예에서는 상기 캡핑막(130)이 형성되는 동안 구리막 내의 결정립계 사이에서 열적 압축 응력이 발생되고, 이러한 열적 압축 응력은 상기 구리막 내에서 수직 방향으로의 변형이 야기되어 결정립계 상으로 구리막이 팽창되더라도, 상기 구리막이 다수의 에칭 피트(P) 부분을 채우면서 팽창되므로, 구리막의 힐록 현상을 최소화할 수 있는 것이다.
특히, 본 발명은 상기 다수의 에칭 피트(P)가 구리막의 불안정한 부분, 즉, 결정립계(A) 부분 및 전위(B) 영역 부분에 주로 형성됨으로써, 이러한 구리막의 힐록 현상을 더욱 효과적으로 제어할 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 구리막의 불안정한 부분, 즉, 결정립계 부분 및 전위 영역 부분에 다수의 에칭 피트를 형성하고, 구리-아연 합금이 형성하여 불안정한 부분을 증가시킴으로써 상기 에칭 피트의 개수를 증가시킨 후에 캡핑막을 형성함으로써 구리막이 팽창되어 발생되는 힐록 현상을 최소화시킬 수 있다.
따라서, 본 발명은 상기 구리막의 힐록 현상이 효과적으로 제어하여 금속배선의 안정성을 확보할 수 있다. 또한, 본 발명은 상기 구리막의 힐록 현상으로 인해 유발되는 반도체 소자에 결함을 방지할 수 있으므로, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 절연막
D : 배선 형성 영역 120 : 금속배선
A : 결정립계 B : 전위
T : 산성 용액 처리 P : 에칭 피트
I : 이온주입 공정 130 : 캡핑막
Claims (7)
- 반도체 기판 상에 금속배선을 형성하는 단계;상기 금속배선이 형성된 반도체 기판을 습식 에칭해서, 상기 금속배선의 표면에 다수의 에칭 피트를 형성하는 단계; 및상기 표면에 다수의 에칭 피트가 형성된 금속배선 상에 캡핑막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속배선을 형성하는 단계는,반도체 기판 상에 절연막을 형성하는 단계;상기 절연막을 식각하여 배선 형성 영역을 형성하는 단계; 및상기 배선 형성 영역을 금속막으로 매립하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 에칭 피트를 형성하는 단계는, 식각액으로서 산성 용액을 사용해서 상기 금속배선의 표면을 습식 에칭하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 산성 용액은 질산 용액을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 에칭 피트를 형성하는 단계 후, 그리고, 상기 캡핑막을 형성하는 단계 전,상기 표면에 다수의 에칭 피트가 형성된 금속배선에 이온주입 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 이온주입 공정은 아연을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080078832A KR101029104B1 (ko) | 2008-08-12 | 2008-08-12 | 반도체 소자의 제조방법 |
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| KR1020080078832A KR101029104B1 (ko) | 2008-08-12 | 2008-08-12 | 반도체 소자의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20100020161A KR20100020161A (ko) | 2010-02-22 |
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Family
ID=42090266
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020080078832A KR101029104B1 (ko) | 2008-08-12 | 2008-08-12 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR101029104B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170136889A (ko) * | 2016-06-02 | 2017-12-12 | 주식회사 알에프텍 | 연성회로기판, 이의 제조 방법 및 이를 이용한 안테나 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030014123A (ko) * | 2001-08-07 | 2003-02-15 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치의 제조 방법 |
| KR20030042493A (ko) * | 2001-11-22 | 2003-06-02 | 삼성전자주식회사 | 반도체 장치 구리 패턴 표면의 결함 제거 방법 |
| KR100688561B1 (ko) | 2005-01-25 | 2007-03-02 | 삼성전자주식회사 | 반도체 소자의 금속 배선 형성 방법 |
-
2008
- 2008-08-12 KR KR1020080078832A patent/KR101029104B1/ko not_active IP Right Cessation
Patent Citations (3)
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|---|---|---|---|---|
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