KR100876888B1 - 반도체 소자의 배선 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 배선 형성 방법은, 반도체 기판 상의 하부 금속 배선 상부의 콘택 플러그 영역에 콘택홀이 형성된 층간절연막을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 베리어막을 형성하는 단계; 상기 콘택홀이 매립되도록 상기 베리어막 상에 제1금속막을 형성하는 단계; 상기 층간절연막 상의 제1금속막 및 베리어막을 제거함과 아울러 상기 콘택홀 측벽에 상기 베리어막 및 제1금속막이 잔류되도록 상기 콘택홀 내부의 제1금속막을 일부 두께로 제거하여 상기 콘택홀의 상부에 홈을 형성하는 단계; 상기 홈의 측벽 및 바닥에 제2금속막을 형성하는 단계; 상기 제2금속막을 포함한 상기 층간절연막 상에 씨드막을 형성하는 단계; 상기 제2금속막과 씨드막을 열처리하여 상기 홈의 측벽 및 바닥에 제3금속막을 형성하는 단계; 및 상기 홈이 매립되도록 상기 제3금속막을 포함한 씨드막 상에 제4금속막을 형성하는 단계를 포함한다.

Description

반도체 소자의 배선 형성 방법{Method for manufacturing line of semiconductor device}
도 1은 종래 매립 불량이 발생한 콘택 플러그를 도시한 사진.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 210 : 하부 금속 배선
220 : 층간절연막 230 : 베리어막
240 : 제1금속막 250 : 제2금속막
260 : 씨드막 270 : 제3금속막
280 : 제4금속막 C : 캡핑막
H : 홈 S : 심
본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로서, 보다 상세하게는, 반도체 소자의 전기적 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 배선 형성 방법에 관한 것이다.
최근, 반도체 소자는 고집적화를 구현하기 위한 방향으로 발전하고 있어 반도체 소자의 디자인 룰(Design Rule)이 감소되고 있으며, 이에 따라, 금속 배선은 다층 구조를 채택하고 있다. 그리고, 더욱 심화된 반도체 소자의 고집적화가 진행되면서 상부 및 하부 금속 배선을 연결하는 콘택 플러그의 종횡비도 증가하고 있으며, 증가된 종횡비에 의해 콘택홀 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있다.
일반적으로, 반도체 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속 배선은 알루미늄(Al) 및 텅스텐(W)으로 이루어지며, 상부 및 하부 금속 배선을 전기적으로 연결하는 콘택 플러그는 주로 텅스텐을 사용하여 형성한다.
상기 콘택 플러그는 층간절연막에 패턴을 형성하고 상기 패턴 내에 요구되는 물질을 매립하는 다마신 공정으로 형성하며, 상기 다마신 공정을 이용한 콘택 플러그의 형성 방법은 다음과 같다.
우선, 하부 금속 배선이 형성된 반도체 기판 상에 산화막과 같은 층간절연막을 형성하고, 상기 하부 금속 배선이 노출되도록 콘택홀을 형성한다. 그런 다음, 콘택홀을 포함한 층간절연막 상에 베리어막을 형성하고, 상기 콘택홀이 매립되도록 반도체 상기 베리어막 상에 금속막을 형성한다.
이어서, 상기 베리어막 상의 금속막을 제거하기 위하여 에치백 공정을 진행한 후, 상기 베리어막을 제거하기 위하여 클로린(Cl) 계열의 가스로 건식 식각 공 정을 진행한다. 상기 금속막을 제거하기 위한 에치백 공정은 상기 베리어막 상의 금속막을 완전히 제거하기 위하여 과도 식각(Over etch)을 수행하며, 상기 과도 식각과 베리어막을 제거하기 위한 식각 공정으로 콘택홀 상부의 금속막이 일부 제거되어 홈이 형성된다.
이후, 화학기상증착(Chemical vapor deposition : 이하 CVD) 공정을 이용하여 상기 홈을 매립하여 금속막과 접촉되도록 함과 아울러 상기 반도체 기판 상에 상부 금속 배선을 형성한다.
그러나, 상기 상부 금속 배선은 상기 콘택홀의 상부에 완전히 매립되지 못해, 콘택 플러그와 상부 금속 배선 사이에 보이드가 형성되는 매립 불량 현상이 발생한다.
도 1은 종래 매립 불량이 발생한 콘택 플러그를 도시한 사진이다.
도시된 바와 같이, 층간절연막(120) 상의 금속막 및 베리어막을 제거하기 위한 과도 식각 공정으로 콘택홀(C) 상부의 금속막(140)이 일부 두께로 제거되어 홈이 형성되고, 상부 금속 배선(180) 형성 공정에서 상기 홈이 매립되지 못해 상기 금속막(140)과 상부 금속 배선(180) 간에 보이드(E)가 형성되는 매립 불량 현상이 발생한다.
상기 매립 불량 현상은 상술한 콘택 플러그를 형성 방법 외의 베리어막을 형성하고 물리적 기상증착(Physical vapor deposition : 이하 PVD) 공정을 이용하여 콘택 플러그와 상부 금속 배선을 형성하는 콘택 플러그 형성 방법에서도 상기 도 1에서의 형태와 같이 발생한다.
이러한, 상기 매립 불량 현상은 반도체 소자의 고집적화에 의해 콘택홀의 종횡비(Aspect ratio)가 증가함에 따라 발생하는 것으로서, 일반적으로 콘택홀의 종횡비가 10 이상인 콘택 플러그의 형성 공정에서는 상기 매립 불량 현상이 지속적으로 발생한다.
상기 콘택 플러그의 매립 불량 현상은 반도체 소자의 신뢰성 열화를 야기하며, 이로 인해, 반도체 소자의 수율이 저하된다.
본 발명은 반도체 소자의 전기적 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 배선 형성 방법을 제공한다.
본 발명에 따른 반도체 소자의 배선 형성 방법은, 반도체 기판 상의 하부 금속 배선 상부의 콘택 플러그 영역에 콘택홀이 형성된 층간절연막을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 베리어막을 형성하는 단계; 상기 콘택홀이 매립되도록 상기 베리어막 상에 제1금속막을 형성하는 단계; 상기 층간절연막 상의 제1금속막 및 베리어막을 제거함과 아울러 상기 콘택홀 측벽에 상기 베리어막 및 제1금속막이 잔류되도록 상기 콘택홀 내부의 제1금속막을 일부 두께로 제거하여 상기 콘택홀의 상부에 홈을 형성하는 단계; 상기 홈의 측벽 및 바닥에 제2금속막을 형성하는 단계; 상기 제2금속막을 포함한 상기 층간절연막 상에 씨드막을 형성하는 단계; 상기 제2금속막과 씨드막을 열처리하여 상기 홈의 측벽 및 바닥에 제3금속막을 형성하는 단계; 및 상기 홈이 매립되도록 상기 제3금속막을 포함한 씨드막 상에 제4금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 베리어막은 클로린(Cl) 계열의 가스를 이용한 건식 식각 공정으로 제거하는 것을 특징으로 한다.
상기 베리어막 및 씨드막은 티타늄질화막(TiN) 또는 티타늄막(Ti)과 티타늄질화막(TiN)의 적층막으로 형성하는 것을 특징으로 한다.
상기 씨드막은 50 ∼ 300Å의 두께로 형성하는 것을 특징으로 한다.
상기 제1금속막은 텅스텐(W)막으로 형성하는 것을 특징으로 한다.
상기 제2금속막은 선택적 CVD 공정을 이용한 알루미늄막으로 형성하는 것을 특징으로 한다.
상기 선택적 CVD 공정은 알루미늄을 포함하는 유기금속 물질을 전구체로 사용하여 수행하는 것을 특징으로 한다.
상기 선택적 CVD 공정은 1-Methylpyrrolidine alane(C5H14AlN) 또는 Trimethylamine alane borane(C3H15AlBN) 중 어느 하나를 전구체로 사용하여 수행하는 것을 특징으로 한다.
상기 선택적 CVD 공정은 반도체 기판의 온도가 70 ∼ 200℃인 상태에서 수행하는 것을 특징으로 한다.
상기 제3금속막은 TiAl3막으로 이루어진 것을 특징으로 한다.
상기 열처리는 300 ∼ 500℃의 온도로 수행하는 것을 특징으로 한다.
상기 열처리는 PVD 챔버 내에서 수행하는 것을 특징으로 한다.
상기 제4금속막은 PVD 공정을 이용한 알루미늄막으로 형성하는 것을 특징으로 한다.
상기 제4금속막은 인-시튜(In―Site)로 상기 제3금소각을 포함한 씨드막 상에 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 콘택 플러그 형성을 위한 금속막 및 베리어막의 식각시 발생하는 콘택홀 상부의 홈 내에 알루미늄막 및 티타늄으로 이루어진 베리어막을 형성하고, 열처리 공정을 진행하여 상기 홈 내에 TiAl3막을 형성한 후, 상부 금속 배선 형성 공정을 진행하여 금속 배선의 매립 불량 현상을 방지한다.
자세하게, 본 발명은 선택적 CVD 공정으로 콘택홀 상부의 홈 내에만 알루미늄막을 형성한 후, 베리어막을 형성하고 열처리 공정을 진행하여 상기 홈 내에 TiAl3막을 형성하여 상기 홈의 깊이를 줄이고, PVD 공정으로 상부금속 배선을 형성하여 매립 불량 없이 콘택 플러그 및 상부 금속 배선을 형성한다.
따라서, 콘택 플러그의 매립 불량 현상을 방지할 수 있어, 반도체 소자의 전기적 신뢰성 및 수율을 향상시킬 수 있다.
또한, 상부 금속 배선을 비저항이 높은 막이 형성되는 CVD 공정이 아닌 PVD 공정으로 형성함으로써 금속 배선의 신뢰성을 유지할 수 있다.
아울러, 홈을 매립하는 알루미늄막의 형성시, 콘택홀 내부에 형성되어 있는 심(Seam)의 내측에도 알루미늄막을 형성할 수 있어, 상기 심의 크기를 감소시킬 수 있으므로 금속 배선의 콘택 저항을 감소시킬 수 있다.
이하에서는, 본 발명의 실시예에 따른 반도체 소자의 배선 형성 방법을 도 2a 내지 도 2f를 참조하여 상세히 설명하도록 한다.
도 2a를 참조하면, 하부 금속 배선(210)이 형성되고, 상기 하부 금속 배선(210)과 대응하는 위치에 콘택 플러그 형성 영역을 갖는 반도체 기판(200) 상에 층간절연막(220)을 형성한 후, 상기 콘택 플러그 형성 영역의 층간절연막 부분을 식각하여 콘택홀(C)을 형성한다. 상기 콘택홀은 큰 종횡비를 갖도록 형성되기 때문에, 콘택홀은 형성 공정에 따라 보윙(Bowing) 형태로 형성된다.
그런 다음, 상기 하부 금속 배선(210)과 콘택하도록 상기 콘택홀(C)의 내부를 포함한 층간절연막(220) 상에 티타늄질화막(TiN) 또는 티타늄막(Ti)과 티타늄질화막(TiN)의 적층막으로 이루어진 베리어막(230)을 형성한 후, 상기 콘택홀(C)이 매립되도록 상기 베리어막(230) 상에 텅스텐(W)으로 이루어진 제1금속막(240)을 형성한다. 상기 콘택홀(C)의 내부에는 콘택홀(C)의 큰 종횡비 및 보윙 형태로 인해 내부에 심(Seam : S)이 형성된다.
도 2b를 참조하면, 상기 층간절연막(220) 상의 제1금속막(240) 및 그 하부의 베리어막(230)을 제거하기 위하여 식각 공정을 진행한다. 상기 층간절연막(220) 상의 제1금속막(240)은 상기 베리어막(230) 상에 제1금속막(240)이 잔류하지 않도록 에치백 공정으로 과도 식각(Over etch)하여 제거되며, 상기 베리어막(230)은 클로 린(Cl) 계열의 가스를 사용한 건식 식각 공정을 제거된다.
이때, 상기 제1금속막(240)을 제거하기 위한 과도 식각과 상기 층간절연막(220)상의 베리어막(230)을 제거하기 위한 식각 공정으로 상기 콘택홀(C)에 매립된 금속막(230)이 일부 두께로 제거되어 홈(H)이 형성된다. 아울러, 보윙 형태를 갖는 상기 콘택홀(C) 및 식각 공정의 특성상 상기 홈(H)의 측벽에는 일부 두께의 제1금속막(240) 및 베리어막(230)이 잔류한다.
도 2c를 참조하면, 상기 반도체 기판(200)에 선택적 CVD(Select CVD) 공정을 진행하여 상기 홈(H)의 측벽에 잔류하는 제1금속막(240) 및 베리어막(230)과 제1금속막(240)의 상부에 제2금속막(250)을 형성한다. 이때, 상기 홈(H)의 형성으로 상기 콘택홀(C) 내부의 심(S)이 노출되고, 상기 선택적 CVD 공정으로 제1금속막(240)에도 상기 제2금속막(250)이 형성되어 심(S)의 크기가 작아진다.
상기 선택적 CVD 공정은 금속 상에만 막을 성장시키는 방법으로서, 상기 층간절연막(220) 상에는 제2금속막(250)이 형성되지 않는다. 아울러, 상기 선택적 CVD 공정으로 상기 콘택홀(C) 내부의 제1금속막(240)에도 제2금속막(250)이 형성되어 제1금속막(240)의 콘택 저항이 감소된다.
상기 선택적 CVD 공정은 알루미늄을 포함하는 유기금속 물질을 전구체로 사용하여 수행하며, 바람직하게, 본 발명에서는 1-Methylpyrrolidine alane(C5H14AlN) 또는 Trimethylamine alane borane(C3H15AlBN)을 전구체(Precursor)로 사용하여 수행하고, 상기 선택적 CVD는 기판의 온도가 70 ∼ 200℃인 상태에서 수행한다.
도 2d를 참조하면, 상기 홈(H)에 형성된 제2금속막(250)의 표면을 포함한 층간절연막(220) 상에 티타늄질화막(TiN) 또는 티타늄막(Ti)과 티타늄질화막(TiN)의 적층막으로 이루어진 씨드막(260)을 50 ∼ 300Å의 두께로 형성한다.
도 2e를 참조하면, 상기 반도체 기판(200)을 PVD 공정이 수행되는 챔버(Chamber)에 로딩시키고, 상기 300 ∼ 500℃의 온도로 열처리한다. 이때, 상기 열처리로 상기 콘택홀(C) 상부 홈(H)의 측벽 및 바닥에 형성된 알루미늄막으로 이루어진 제2금속막(250)과 티타늄막으로 이루어진 씨드막(260)이 반응하여 뭉침(Agglomeration)이 발생하지 않고 균일한 막질의 TiAl3막, 즉, 제3금속막(270)이 형성된다.
도 2f를 참조하면, 상기 제3금속막(270) 및 씨드막(260) 상에 인-시튜(In-Situ)로 PVD 공정을 이용하여 제4금속막(280)을 형성한다. 상기 제4금속막(280)은 알루미늄으로 형성되고, 상부 금속 배선으로 사용된다. 이때, 상기 홈(H) 내에 형성된 제3금속막(270)으로 상기 홈(H) 높이가 줄어들어 상기 홈(H)은 상기 제4금속막(280)으로 완전히 매립된다.
이와 같이, 본 발명은 콘택홀의 상부에 형성된 홈의 내부에 금속막을 형성하여 상기 홈의 높이를 낮춤으로써, 콘택 플러그 상에 보이드 없이 상부 금속 배선을 형성하여 매립 불량을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며 이하의 특허청구의 범위는 본 발명의 정 신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 콘택 플러그 형성 과정에서 발생하는 콘택홀의 상부의 홈 내부에 금속막을 형성하여 상기 홈의 높이를 낮춘 후, 상부 금속 배선을 형성하여 상기 콘택 플러그와 상부 금속 배선 간에 발생하였던 배선의 매립 불량 현상을 방지할 수 있다.
따라서, 콘택 플러그의 매립 불량 현상을 방지할 수 있어, 반도체 소자의 전기적 신뢰성 및 수율을 향상시킬 수 있다.
또한, 상부 금속 배선을 비저항이 높은 막이 형성되는 CVD 공정이 아닌 PVD 공정으로 형성함으로써 금속 배선의 신뢰성을 유지할 수 있다.
아울러, 홈을 매립하는 알루미늄막의 형성시, 콘택홀 내부에 형성되어 있는 심(Seam)의 내측에도 알루미늄막을 형성할 수 있어, 상기 심의 크기를 감소시킬 수 있으므로 금속 배선의 콘택 저항을 감소시킬 수 있다.

Claims (14)

  1. 반도체 기판 상의 하부 금속 배선 상부의 콘택 플러그 영역에 콘택홀이 형성된 층간절연막을 형성하는 단계;
    상기 콘택홀을 포함한 층간절연막 상에 베리어막을 형성하는 단계;
    상기 콘택홀이 매립되도록 상기 베리어막 상에 제1금속막을 형성하는 단계;
    상기 층간절연막 상의 제1금속막 및 베리어막을 제거함과 아울러 상기 콘택홀 측벽에 상기 베리어막 및 제1금속막이 잔류되도록 상기 콘택홀 내부의 제1금속막을 일부 두께로 제거하여 상기 콘택홀의 상부에 홈을 형성하는 단계;
    상기 홈의 측벽 및 바닥에 제2금속막을 형성하는 단계;
    상기 제2금속막을 포함한 상기 층간절연막 상에 씨드막을 형성하는 단계;
    상기 제2금속막과 씨드막을 열처리하여 상기 홈의 측벽 및 바닥에 제3금속막을 형성하는 단계; 및
    상기 홈이 매립되도록 상기 제3금속막을 포함한 씨드막 상에 제4금속막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 베리어막은 클로린(Cl) 계열의 가스를 이용한 건식 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 베리어막 및 씨드막은 티타늄질화막(TiN) 또는 티타늄막(Ti)과 티타늄질화막(TiN)의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 씨드막은 50 ∼ 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1금속막은 텅스텐(W)막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 제2금속막은 선택적 CVD 공정을 이용한 알루미늄막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  7. 제 6 항에 있어서,
    상기 선택적 CVD 공정은 알루미늄을 포함하는 유기금속 물질을 전구체로 사 용하여 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  8. 제 6 항에 있어서,
    상기 선택적 CVD 공정은 1-Methylpyrrolidine alane(C5H14AlN) 또는 Trimethylamine alane borane(C3H15AlBN) 중 어느 하나를 전구체로 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  9. 제 6 항에 있어서,
    상기 선택적 CVD 공정은 반도체 기판의 온도가 70 ∼ 200℃인 상태에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  10. 제 1 항에 있어서,
    상기 제3금속막은 TiAl3막으로 이루어진 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  11. 제 1 항에 있어서,
    상기 열처리는 300 ∼ 500℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  12. 제 1 항에 있어서,
    상기 열처리는 PVD 챔버 내에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  13. 제 1 항에 있어서,
    상기 제4금속막은 PVD 공정을 이용한 알루미늄막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  14. 제 1 항에 있어서,
    상기 제4금속막은 인-시튜(In―Site)로 상기 제3금소각을 포함한 씨드막 상에 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
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