KR101001058B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 3차원 구조의 트랜지스터를 포함하더라도 게이트 패턴과 콘택 플러그가 접속되는 불량을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자는 반도체 기판에 형성된 트렌치, 트렌치의 측벽 및 바닥면에 형성된 제1 절연막, 트렌치의 중앙에 형성된 제2 절연막, 제1 및 제2 절연막 사이를 격리시키는 식각 정지막, 반도체 기판 및 제1 절연막에 형성된 제1 리세스 패턴, 및 제1 리세스 패턴 내부를 채우며 반도체 기판보다 돌출되게 형성된 게이트 패턴을 포함한다.
핀 게이트, 3차원 트랜지스터, 소자 분리막, 식각 정지막

Description

반도체 소자 및 그 제조방법{Semiconductor device and manufacturing method of the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 특히, 3차원 구조의 트랜지스터를 포함하더라도 게이트 패턴과 콘택 플러그가 접속되는 불량을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 게이트 패턴 형성방법을 통해서는 적절한 게이트 채널길이(Gate channel Length)를 확보하기가 어렵다.
이를 개선하기 위해 3차원 구조의 트랜지스터를 포함하는 반도체 소자의 제조방법이 제안된 바 있다. 3차원 구조의 트랜지스터는 기판의 활성영역을 식각하여 리세스를 형성한 후 리세스 내부를 도전 물질로 매립하여 형성된 핀형 게이트(fin gate) 패턴을 포함한다. 이에 따라 3차원 구조의 트랜지스터를 포함하는 반도체 소자의 채널영역은 3차원으로 형성되므로 채널 길이를 확보할 수 있다.
도 1은 종래 3차원 구조의 트랜지스터를 포함하는 반도체 소자의 게이트 패턴 및 콘택 플러그를 나타내는 단면도이다.
도 1을 참조하면, 3차원 구조의 트랜지스터를 포함하는 반도체 소자는 소자 분리막(11), 게이트 절연막(13), 게이트 패턴(15), 측벽 절연막(17) 및, 콘택 플러그(19)를 포함한다. 소자 분리막(11)은 반도체 기판(10)을 식각하여 형성된 트렌치 내부를 절연물로 매립함으로써 형성된다. 이러한 소자 분리막(11)은 반도체 기판(10)의 활성영역을 구획한다. 게이트 패턴(15)은 반도체 기판(10) 및 소자 분리막(11)을 식각하여 나란하게 형성된 다수의 리세스 패턴 내부를 매립함으로써 형성된다. 이러한 게이트 패턴(15)은 게이트 절연막(13)을 사이에 두고 리세스 패턴 내부에 형성됨과 아울러 반도체 기판(10)보다 돌출되게 형성된다. 콘택 플러그(19)는 게이트 패턴(15) 양측의 반도체 기판(10)에 형성된 접합 영역(10a)을 노출시키는 콘택홀 내부에 형성된다. 이러한 콘택 플러그(19)는 측벽 절연막(17)을 사이에 두고 게이트 패턴(15)과 절연되며, 비트 라인(미도시)을 포함하는 상부 배선에 연결되어 접합 영역(10a)과 상부 배선을 접속시킨다.
상술한 3차원 구조의 트랜지스터를 포함하는 반도체 소자에서 콘택 플러그(19)는 접합 영역(10a)을 노출시키는 콘택홀을 매립함으로써 형성된다. 콘택 플러그(19)가 형성될 영역을 정의하는 콘택홀은 반도체 소자의 신뢰성을 확보하기 위해 반도체 기판(10)을 소정의 깊이로 식각하여 형성된 리세스 패턴을 포함함으로써 접합영역(10a)의 노출면적을 증대시킨다. 이러한 콘택홀 및 그 하부의 리세스 패턴은 소자 분리막(11)이 형성된 영역까지 연장될 수 있다. 소자 분리막(11)은 콘 택홀 하부의 리세스 패턴을 형성하기 위해 반도체 기판(10)을 소정 깊이로 식각하는 공정 중 식각될 수 있다. 콘택홀 하부의 리세스 패턴 형성 후 이전 공정에서 발생한 오염물을 제거하기 위한 세정 공정이 실시된다. 이러한 세정 공정의 영향으로 산화막으로 형성된 소자 분리막(11) 및 게이트 절연막(13)이 손실되어 소자 분리막(11)에 형성된 게이트 패턴(15)의 측벽이 노출될 수 있다.
도 2는 소자 분리막에 형성된 게이트 패턴의 측벽이 노출됨에 따라 발생하는 문제점을 나타내는 사진이다.
도 2를 참조하면, 도 1에서 상술한 바와 같이 콘택홀 하부의 리세스 패턴 형성 후 진행되는 세정 공정의 영향으로 소자 분리막(11)에 형성된 게이트 패턴(15)의 측벽이 노출되면, A영역에 도시된 바와 같이 소자 분리막(11)에 형성되는 콘택 플러그(19)가 게이트 패턴(15)에 접속되는 콘택 불량이 발생한다. 이러한 콘택 불량은 반도체 소자의 동작 불량을 야기하는 등 반도체 소자의 신뢰성을 저하시키므로 문제가 된다.
본 발명은 3차원 구조의 트랜지스터를 포함하더라도 게이트 패턴과 콘택 플러그가 접속되는 불량을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
본 발명에 따른 반도체 소자는 반도체 기판에 형성된 트렌치, 트렌치의 측벽 및 바닥면에 형성된 제1 절연막, 트렌치의 중앙에 형성된 제2 절연막, 제1 및 제2 절연막 사이를 격리시키는 식각 정지막, 반도체 기판 및 제1 절연막에 형성된 제1 리세스 패턴, 및 제1 리세스 패턴 내부를 채우며 반도체 기판보다 돌출되게 형성된 게이트 패턴을 포함한다.
삭제
본 발명에 따른 반도체 소자는 제1 리세스 패턴의 표면을 포함한 반도체 기판의 표면에 형성된 게이트 절연막을 더 포함하고, 게이트 패턴은 게이트 절연막 상에 형성된다.
본 발명에 따른 반도체 소자는 게이트 패턴의 양측의 반도체 기판에 형성된 접합영역, 접합영역을 노출시키는 콘택홀, 콘택홀 하부의 반도체 기판과 제2 절연막에 형성된 제2 리세스 패턴, 및 측벽 절연막을 사이에 두고 상기 게이트 패턴과 절연되게 형성됨과 아울러 콘택홀 및 제2 리세스 패턴의 내부에 형성된 콘택 플러 그를 더 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판을 식각하여 트렌치를 형성하는 단계, 트렌치의 양쪽 가장 자리에서 노출되는 제1 절연막, 트렌치의 중앙에서 노출되는 제2 절연막, 및 제1 및 제2 절연막을 격리하기 위한 식각 정지막을 포함하는 소자 분리막을 형성하는 단계, 반도체 기판 및 제1 절연막에 제1 리세스 패턴을 형성하는 단계, 제1 리세스 패턴의 표면을 포함한 반도체 기판 및 소자 분리막의 표면에 게이트 절연막을 형성하는 단계, 및 게이트 절연막을 사이에 두고 제1 리세스 패턴의 내부를 포함한 반도체 기판상에 게이트 패턴을 형성하는 단계를 포함한다.
게이트 패턴은 상기 반도체 기판보다 돌출되게 형성된다.
게이트 패턴을 형성하는 단계 이후, 게이트 패턴의 양측의 반도체 기판에 접합영역을 형성하는 단계, 게이트 패턴의 측벽에 측벽 절연막을 형성하는 단계, 접합영역을 노출시키는 콘택홀을 형성하고, 콘택홀 하부의 반도체 기판 및 제2 절연에 제2 리세스 패턴을 형성하는 단계, 및 콘택홀 및 제2 리세스 패턴의 내부에 콘택 플러그를 형성하는 단계를 더 포함한다.
제1 절연막 및 제2 절연막은 실리콘 산화막을 포함한다.
식각 정지막은 실리콘 질화막 또는 금속 산화막을 포함한다.
금속 산화막은 알루미늄 산화막을 포함한다.
소자 분리막을 형성하는 단계는 트렌치의 표면을 포함한 상기 반도체 기판의 표면에 제1 절연막을 형성하는 단계, 제1 절연막의 표면에 식각 정지막을 형성하는 단계, 식각 정지막 상에 상기 트렌치의 내부가 완전히 매립되도록 제2 절연막을 형성하는 단계, 및 반도체 기판상에 형성된 제1 절연막, 식각 정지막 및 제2 절연막을 제거하는 단계를 포함한다.
제2 리세스 패턴을 형성하는 단계 이후, 오염물을 제거하는 세정 공정을 더 실시한다.
본 발명은 소자 분리막 내부에 식각 정지막을 형성함으로써 소자 분리막에 형성된 게이트 패턴의 측벽이 노출되는 것을 방지하여 게이트 패턴과 콘택 플러그가 접속되는 불량을 방지할 수 있다.
본 발명은 게이트 패턴과 콘택 플러그가 접속되는 불량을 방지함으로써 반도체 소자의 불량률을 개선하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조방법을 나타내는 단 면도들이다.
도 3a를 참조하면, 트렌치(303)가 형성된 반도체 기판(301)이 제공된다. 트렌치(303)는 소자 분리막이 형성될 영역의 반도체 기판(301)을 식각하여 형성된 것이다.
도 3b를 참조하면, 트렌치(303)의 표면을 포함한 반도체 기판(301) 상에 제1 절연막(305a)을 형성한다. 제1 절연막(305a)은 실리콘 산화막을 포함하는 절연막을 이용하여 형성될 수 있으며, 수직한 측벽과 수평한 상면에 도포성이 1:1에 가까운(즉, 스텝 커버리지 특성이 우수한) 증착 방법으로 형성되는 것이 바람직하다. 스텝 커버리지 특성이 우수한 증착방법의 예로는 CVD증착 방법, ALD증착 방법 등이 있다. 제1 절연막(305a)이 형성된 영역에는 후속 공정에서 제1 리세스 패턴 및 게이트 패턴이 형성된다. 이를 고려하여 트렌치(303)의 측벽에 형성되는 제1 절연막(305a)의 두께(d)는 후속 공정에서 형성될 게이트 패턴의 폭 또는 제1 리세스 패턴의 폭과 동일하게 형성되는 것이 바람직하다.
도 3c를 참조하면, 제1 절연막(305a)의 표면에 식각 정지막(305b)을 형성한다. 식각 정지막(305b)은 후속 공정에서 제1 절연막(305a)에 형성된 제1 리세스 패턴 내부에 형성될 게이트 패턴의 측벽이 노출되는 것을 방지하기 위해 형성되는 것이다. 이러한 식각 정지막(305b)은 실리콘 질화막 또는 알루미늄 산화막(Al2O3)등의 금속 산화막을 포함한다. 또한 식각 정지막(305b)은 제1 절연막(305a)의 표면을 따라 형성되며 1nm 내지 20nm의 두께로 형성되는 것이 바람직하다.
실리콘 질화막을 포함하는 식각 정지막(305b)은 제1 절연막(305a) 형성 후 N2 분위기에서 열처리 공정을 실시하여 제1 절연막(305a)의 표면에 형성될 수 있다. 다른 방법으로 실리콘 질화막을 포함하는 식각 정지막(305b)은 제1 절연막(305a) 형성 후 N2 플라즈마를 이용하여 제1 절연막(305a)의 표면에 형성될 수 있다.
도 3d를 참조하면, 식각 정지막(305b) 형성 후 개구된 트렌치(303) 내부를 완전히 매립할 수 있도록 식각 정지막(305b) 상에 제2 절연막(305c)을 형성한다. 제2 절연막(305c)은 제1 절연막(305a)과 동일하게 실리콘 산화막을 포함할 수 있다. 이러한 제2 절연막(305c)에는 후속 공정에서 제2 리세스 패턴 및 콘택 플러그가 형성될 수 있다.
도 3e를 참조하면, 반도체 기판(101) 상에 형성된 제2 절연막(305c), 식각 정지막(305b), 및 제1 절연막(305a)을 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 방법 등으로 제거하여 제2 절연막(305c), 식각 정지막(305b), 및 제1 절연막(305a)이 트렌치(303) 내부에만 남도록 한다. 이에 따라 트렌치(303) 내부에 제2 절연막(305c), 식각 정지막(305b), 및 제1 절연막(305a)을 포함하는 소자 분리막(305)이 형성된다. 소자 분리막(305)에 포함된 제1 절연막(305a) 및 식각 정지막(305b)은 제조공정의 특성상 "U"자 형태로 형성된다. 소자 분리막(305)은 반도체 기판(301)의 활성영역을 구획하는 역할을 한다.
도 3f를 참조하면, 소자 분리막(305) 형성 후 게이트 절연막(307), 게이트 패턴(309), 접합 영역(301a), 측벽 절연막(311), 및 콘택 플러그(313)를 형성한다.
보다 상세히 하면, 소자 분리막(305) 형성 후 게이트 패턴(309)이 형성될 영역을 정의하는 제1 하드 마스크 패턴(미도시)을 형성한 후, 게이트 패턴(309)이 형성될 영역의 반도체 기판(301)을 식각하여 제1 리세스 패턴을 형성한다. 제1 리세스 패턴을 형성하는 과정에서 게이트 패턴(309)이 형성될 영역에서 노출된 소자 분리막(305)이 식각될 수 있으므로 제1 리세스 패턴은 소자 분리막(305)까지 연장되어 형성될 수 있다. 소자 분리막(305)까지 연장되어 형성된 제1 리세스 패턴은 소자 분리막(305) 중 트렌치 양쪽 가장자리에서 노출되는 제1 절연막(305b)에 형성된다.
이 후, 제1 하드 마스크 패턴을 제거하고 제1 리세스 패턴의 표면을 포함한 반도체 기판(301) 및 소자 분리막(305) 표면에 게이트 절연막(307)을 형성한다. 게이트 절연막(307) 형성 후 제1 리세스 패턴이 매립되도록 게이트 절연막(307) 상에 도전막을 형성한다. 도전막 상에는 게이트 패턴(309)이 형성될 영역을 정의하는 제2 하드 마스크 패턴(미도시)이 형성되고, 제2 하드 마스크 패턴을 식각 마스크로 사용하여 도전막을 식각한다. 이로써 제2 하드 마스크 패턴 하부에 게이트 패턴(309)이 형성된다. 여기서, 게이트 패턴(309)은 제1 리세스 패턴 내부를 매립하도록 형성됨과 아울러 반도체 기판(301)보다 돌출되게 형성된다. 게이트 패턴(309)의 형성영역은 제1 리세스 패턴이 형성되는 영역에 제한되므로 소자 분리막(305)의 제1 절연막(305a)이 형성된 영역에 형성된다.
게이트 패턴(309) 형성 후, 게이트 패턴(309) 양측의 반도체 기판(301)에 불순물 이온을 주입하여 접합 영역(301a)을 형성한다. 이어서 게이트 패턴(309)과 콘택 플러그(313)를 전기적으로 절연시키기 위한 측벽 절연막(311)이 형성된다.
측벽 절연막(311) 형성 후, 게이트 패턴(309)을 포함한 반도체 기판(301) 상에 층간 절연막(미도시)이 더 형성될 수 있다. 제2 하드 마스크 패턴은 층간 절연막의 형성 전 제거될 수 있다. 이 후, 접합 영역(301a)이 노출되도록 층간 절연막 및 게이트 절연막(307)을 식각하여 콘택홀을 형성한다. 이어서 노출된 반도체 기판(301)의 표면을 추가 식각하여 콘택홀 하부에 제2 리세스 패턴을 형성한다. 제2 리세스 패턴은 후속 공정에서 형성되는 콘택 플러그(313)와 접합 영역(301a)의 접촉면적을 증대시킨다. 접합 영역(301a)과 콘택 플러그(313)의 접촉면적이 증대되면 접합 영역(301a)과 콘택 플러그(313) 사이의 접촉 저항이 감소하여 반도체 소자의 신뢰성을 개선할 수 있다. 콘택홀 및 제2 리세스 패턴은 소자 분리막(305)의 제2 절연막(305c)까지 연장되어 형성될 수 있다. 소자 분리막(305)에 형성되는 콘택홀 및 제2 리세스 패턴은 소자 분리막(305) 중 트렌치 중앙에서 노출되는 제2 절연막(305c)에 형성된다. 콘택홀 및 제2 리세스 패턴을 형성하는 공정 중 발생한 오염물들은 후속 세정 공정을 실시하여 제거한다. 세정 공정은 불산(HF), BOE(Buffered Oxide Echant)용액 등을 포함하는 세정 용액을 통해 진행된다. 이러한 세정 용액을 이용한 세정 공정 진행시 소자 분리막(305)이 노출된 상태여서 산화막을 포함하는 소자 분리막(305)이 식각될 수 있다. 본 발명에서는 세정 용액을 통해 제거되기 어려운 실리콘 질화막 또는 금속 산화막을 이용하여 제1 및 제2 절연막(305a, 305c)을 격리시키는 식각 정지막(305b)을 형성한다. 이에 따라 콘택홀 및 제2 리세스 패턴이 제2 절연막(305c)에 형성되는 본 발명에서는 세정 공정시 제 2 절연막(305c)이 노출되어 세정 용액을 통해 제2 절연막(305c)이 식각되어 식각 정지막(305b)이 노출될 수 있다. 이 때 식각 정지막(305b)은 세정 용액을 통해 제거되기 어려우므로 게이트 패턴(309)의 측벽이 세정 공정의 영향으로 노출되는 것을 방지할 수 있다. 그 결과, 식각 정지막(305b)은 후속 공정에서 제2 리세스 패턴을 포함한 콘택홀 내부에 콘택 플러그(313)를 형성하더라도 콘택 플러그(313)가 게이트 패턴(309)의 측벽에 접촉되는 것을 방지할 수 있다.
세정 공정 후, 제2 리세스 패턴을 포함한 콘택홀 내부에 콘택 플러그(313)를 형성한다. 소자 분리막(305)에 형성된 콘택 플러그(313)는 식각 정지막(305b)에 의해 게이트 패턴(309)의 측벽과 접촉되지 않는다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 소자 분리막(305)은 반도체 기판에(301) 형성된 트렌치의 양측벽에 형성된 제1 절연막(305a), 제1 절연막(305a)의 측벽에 형성된 식각 정지막(305b) 및, 식각 정지막(305b) 사이의 트렌치에 형성된 제2 절연막(305c)을 포함한다. 그리고 본 발명은 게이트 패턴(309)이 형성될 영역인 제1 리세스 패턴을 제1 절연막(305a)에 형성하고, 콘택 플러그(313)가 형성될 영역인 콘택홀 및 제2 리세스 패턴을 제2 절연막(305c)에 형성한다. 따라서 본 발명에서 콘택홀 및 제2 리세스 패턴을 형성한 후 세정 공정을 실시하는 경우 세정 용액에 의해 제2 절연막(305c)이 제거될 수 있으나 식각 정지막(305b)이 제거되기 어려우므로 게이트 패턴(309)의 측벽이 노출되는 현상을 방지할 수 있다. 이에 따라 본 발명은 소자 분리막(305)에 형성된 콘택 플러그(313)와 게이트 패턴(309)이 접속되는 콘택 불량을 방지할 수 있다. 더 나아가 본 발명에 따른 소자 분리막(305)의 식각 정지막(305b)은 콘택홀 및 제2 리세스 패턴을 형성하는 공정 중 게이트 패턴(309)의 측벽이 노출되는 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 3차원 구조의 트랜지스터를 포함하는 반도체 소자의 게이트 패턴 및 콘택 플러그를 나타내는 단면도.
도 2는 소자 분리막에 형성된 게이트 패턴의 측벽이 노출됨에 따라 발생하는 문제점을 나타내는 사진.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조방법을 나타내는 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
301 : 반도체 기판 301a : 접합 영역
303 : 트렌치 305 : 소자 분리막
305a : 제1 절연막 305b : 식각 정지막
305c : 제2 절연막 307 : 게이트 절연막
309 : 게이트 패턴 309 : 측벽 절연막
313 : 콘택 플러그

Claims (16)

  1. 반도체 기판에 형성된 트렌치;
    상기 트렌치의 측벽 및 바닥면에 형성된 제1 절연막;
    상기 트렌치의 중앙에 형성된 제2 절연막;
    상기 제1 및 제2 절연막 사이를 격리시키는 식각 정지막;
    상기 반도체 기판 및 상기 제1 절연막에 형성된 제1 리세스 패턴; 및
    상기 제1 리세스 패턴 내부를 채우며, 상기 반도체 기판보다 돌출되게 형성된 게이트 패턴을 포함하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 리세스 패턴의 표면을 포함한 상기 반도체 기판의 표면에 형성된 게이트 절연막을 더 포함하고,
    상기 게이트 패턴은 상기 게이트 절연막 상에 형성되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 패턴의 양측의 상기 반도체 기판에 형성된 접합영역;
    상기 접합영역을 노출시키는 콘택홀;
    상기 콘택홀 하부의 상기 반도체 기판 및 상기 제2 절연막에 형성된 제2 리세스 패턴; 및
    측벽 절연막을 사이에 두고 상기 게이트 패턴과 절연되게 형성됨과 아울러 상기 콘택홀 및 상기 제2 리세스 패턴의 내부에 형성된 콘택 플러그를 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 절연막 및 제2 절연막은 실리콘 산화막을 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 식각 정지막은 실리콘 질화막 또는 금속 산화막을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 금속 산화막은 알루미늄 산화막을 포함하는 반도체 소자.
  9. 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 양쪽 가장 자리에서 노출되는 제1 절연막, 상기 트렌치의 중앙에서 노출되는 제2 절연막, 및 상기 제1 및 제2 절연막을 격리하기 위한 식각 정지막을 포함하는 소자 분리막을 형성하는 단계;
    상기 반도체 기판 및 제1 절연막에 제1 리세스 패턴을 형성하는 단계;
    상기 제1 리세스 패턴의 표면을 포함한 상기 반도체 기판 및 상기 소자 분리막의 표면에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막을 사이에 두고 상기 제1 리세스 패턴의 내부를 포함한 상기 반도체 기판상에 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 게이트 패턴은 상기 반도체 기판보다 돌출되게 형성되는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 게이트 패턴을 형성하는 단계 이후,
    상기 게이트 패턴의 양측의 상기 반도체 기판에 접합영역을 형성하는 단계;
    상기 게이트 패턴의 측벽에 측벽 절연막을 형성하는 단계;
    상기 접합영역을 노출시키는 콘택홀을 형성하고 상기 콘택홀 하부의 상기 반도체 기판 및 상기 제2 절연막에 제2 리세스 패턴을 형성하는 단계; 및
    상기 콘택홀 및 상기 제2 리세스 패턴의 내부에 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 제1 절연막 및 제2 절연막은 실리콘 산화막을 포함하는 반도체 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 식각 정지막은 실리콘 질화막 또는 금속 산화막을 포함하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 금속 산화막은 알루미늄 산화막을 포함하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 소자 분리막을 형성하는 단계는
    상기 트렌치의 표면을 포함한 상기 반도체 기판의 표면에 상기 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 표면에 상기 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 상기 트렌치 내부가 완전히 매립되도록 상기 제2 절연막을 형성하는 단계; 및
    상기 반도체 기판 상에 형성된 상기 제1 절연막, 상기 식각 정지막 및 상기 제2 절연막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 제2 리세스 패턴을 형성하는 단계 이후,
    오염물을 제거하는 세정 공정을 더 실시하는 반도체 소자의 제조방법.
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