KR20140137222A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 소자분리막에 형성된 심을 소자분리막 형성 과정에서 제거하지 않고, 소자분리막을 형성한 후 매립 게이트를 형성하기 위한 리세스 형성시 소자분리막에 포함된 심을 노출시킨 후 노출된 심에 희생막을 매립시킴으로써 심을 제거한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor apparatus and manufacturing method of the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 활성영역을 정의하는 소자분리막에 형성된 심(seam)을 희생막으로 매립시킨 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 점차 고집적화되면서, 반도체 기판의 활성영역 상부에 형성되는 패턴은 물론 패턴들 간에 전기적으로 통전되는 것을 방지하기 위해 형성하는 소자분리영역(device isolation region)의 면적까지 축소되었다.
종래의 소자분리영역은 로커스(local oxidation of silicon; LOCOS) 공정을 통해 형성되었었는데, 소자분리영역의 면적이 축소되면서 로커스 공정 대신 작은 면적을 가지면서 우수한 소자분리영역을 형성할 수 있는 STI (shallow trench isolation) 공정이 개발되었다.
STI 공정은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성한 후, 트렌치 내부가 매립되도록 절연물질을 증착시키고 후속 CMP 공정을 수행하여 불필요한 절연막을 제거함으로써 활성영역을 전기적으로 분리시키는 소자분리영역을 형성하는 것이다.
그러나, 반도체 장치의 디자인 룰이 점차 감소되면서 트렌치의 종횡비(aspect ratio)가 증가됨으로써 STI 공정을 이용한 소자분리막 형성방법은 트렌치 매립의 한계 문제에 직면하고 있다.
예컨대, 소자분리용 트렌치에 절연막을 매립하는 과정에서 절연막 내에 보이드(void) 또는 심(seam)이 발생하여 고집적 소자의 신뢰성 및 수율이 저하되는 문제가 발생하고 있다. 소자분리막에 심이 발생하게 되면, 후속 공정에서 워드라인(게이트) 형성시 심에 워드라인 물질이 유입됨으로써 워드라인들 간에 브릿지가 유발될 수 있다.
더욱이, 실리콘 기판의 손실을 최소화하면서 측벽산화막(wall oxidation)의 두께를 최대한 확보하기 위해 소자분리막을 산화막으로 형성시 소자분리막 내에 심이 더욱 유발될 수 있다.
본 발명의 실시예는 STI 공정에서 소자 분리 영역의 트렌치를 매립시 보이드 (void) 및 심(seam)으로 인한 소자의 특성 열화를 방지할 수 있는 반도체 장치의 소자분리막 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 활성영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성영역 및 상기 소자분리막을 식각하여 상기 소자분리막에 포함된 심(seam)을 노출시키는 리세스를 형성하는 단계, 상기 노출된 심이 매립되도록 희생막을 형성하는 단계 및 상기 리세스의 하부에 게이트를 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 활성영역을 정의하는 소자분리막, 게이트 영역의 상기 활성영역 및 상기 소자분리막이 식각된 게이트 리세스 및 상기 게이트 리세스의 하부에 형성된 게이트를 포함하며, 상기 소자분리막은 제 1 절연막 및 상기 제 1 절연막 내부에 매립된 희생막을 포함한다.
본 실시예에서는 소자분리막을 산화막으로 형성하여 측벽산화막의 두께를 최대한 확보함으로써 데이터 리텐션 타임(retention time)(tREF)에 대한 신뢰성 향상, 워드라인 디스트(WL-Dist) 특성 개선, 채널 저항 감소 및 주변회로 영역의 트랜지스터에 대한 HEIP(Hot Electron Induced Punchthrough) 현상 방지 등의 반도체 장치의 동작 특성을 향상시켜준다.
또한, 본 실시예에서는 소자분리막을 산화막으로 형성시 소자분리막에 발생될 수 있는 심(seam)을 보다 용이하게 제거할 수 있으며, 소자분리막에 대한 갭필(Gap fill) 특성을 향상시킬 수 있다.
또한, 본 실시예에서와 같은 방법으로 소자분리막을 형성시 반도체 장치의 제조 공정을 단순화시킬 수 있게 된다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 레이아웃을 나타내는 평면도.
도 2는 도 1에서 A-A' 및 B-B'에 따른 단면을 모습을 보여주는 단면도.
도 3 내지 도 7은 도 2의 구조를 형성하기 위한 과정을 설명하는 공정 단면도들.
도 8은 도 6에서 희생막이 심의 양 옆으로 유입되는 모습을 나타내는 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 레이아웃을 나타내는 평면도이며, 도 2는 도 1에서 A-A' 및 B-B'에 따른 단면을 모습을 보여주는 단면도이다.
본 실시예의 반도체 장치는 소자분리막(102)에 의해 정의된 활성영역(104)이 게이트(워드라인)(106)와 수직하게 교차하지 않고 일정 각도로 기울지게 교차하는 6F2의 구조를 갖는다. 이때, 게이트(106)는 활성영역(104) 및 소자분리막(102)의 하부에 매립되는 매립 게이트 구조를 가지며, 게이트 영역에서 활성영역(104)은 소자분리막(102) 보다 돌출된 핀(Fin) 구조로 형성된다. 즉, 매립 게이트(106)는 활성영역(103)의 상부면 및 양측면과 접하도록 형성됨으로써 활성영역(103)의 3면에 채널이 형성되도록 하는 핀 게이트 구조로 형성된다.
특히, 본 실시예에서는 소자분리막(102)의 내부에 희생막(108)이 포함된다. 이때, 희생막(108)은 종래에 심이 형성되었던 영역에 형성된다. 즉, 본 실시예에서는 종래에 심이 형성되었던 영역에 희생막(108)을 매립시킴으로써 소자분리막(102) 내에 형성된 심을 제거한다.
심(seam)에 희생막(108)을 매립시키기 위한 방법으로, 본 실시예에서는 소자분리막(102)을 형성하는 과정에서 심에 희생막(108)을 매립시키지 않고 매립 게이트(106)를 형성하기 위한 리세스(미도시)를 형성하여 심을 노출시킨 후 노출된 심에 절연물질을 매립(갭필)시켜 심을 제거한다. 즉, 소자분리막(102)을 형성시 소자분리용 절연막을 완전하게 갭필하는 것은 사실상 불가능하므로, 심이 존재하는 상태로 소자분리막(102)을 형성한다. 다음에, 활성영역(104)과 소자분리막(102)를 식각하여 매립 게이트용 리세스를 형성하여 심을 노출시킨 후 노출된 심에 절연막을 갭필시킴으로써 소자분리막(102) 내부에 희생막(108)을 형성한다. 희생막(108)의 형성 공정은 상세하게 후술된다. 이러한 희생막(108)은 실리콘으로 대체될 수도 있다.
또한, 본 실시예에서는 소자분리막(102) 형성시 소자분리용 트렌치에 산화막 바람직하게는 HTO(High Temperature Oxide) 산화막만을 매립시킬 수 있다. 소자분리용 트렌치를 산화막으로 갭필(gapfill)시, 증착(deposition)을 이용하여 단축 스페이스가 허용하는 최대한의 두께로 산화막을 갭필함으로써 측벽산화막(wall Oxidation)의 두께를 최대한 확보한다. 이를 통해, 실리콘(활성영역)의 손실을 최소화하여 후속 공정에서 형성될 핀의 폭(width)을 최대로 확보할 수 있다.
매립 게이트(106)의 상부에는 매립 게이트(106)를 절연시키기 위한 실링절연막(110)이 형성된다. 실링절연막(110)은 질화막을 포함한다. 이러한 실링절연막(110)은 설명의 편의를 위해 도 1에는 도시하지 않았다.
도 3 내지 도 7은 도 2의 구조를 형성하기 위한 과정을 설명하는 공정 단면도들이다.
먼저 도 3을 참조하면, 반도체 기판(300) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성하고, 패드 질화막 상부에 감광막(미도시)을 형성한다. 이때, 패드 산화막은 패드 질화막에 의한 스트레스가 반도체 기판(300)에 전달되는 것을 억제하기 위해 형성한다. 이어서, 감광막에 대해 노광 및 현상 공정을 진행하여 활성영역(302)을 정의하는 감광막 패턴(미도시)을 형성한다.
다음에, 감광막 패턴을 마스크로 패드 질화막 및 패드 산화막을 식각하여 마스크 패턴을 형성하고, 하드마스크 패턴을 마스크로 반도체 기판(300)을 식각하여 활성영역(302)을 정의하는 소자분리용 트렌치(304)를 형성한다.
다음에 도 4를 참조하면, 소자분리용 트렌치(304)가 매립되도록 소자분리용 절연막을 형성함으로써 소자분리막(306)을 형성한다. 이때, 소자분리용 절연막은 산화막을 포함하며, 산화막은 단차 피복성(step coverage)이 우수한 HTO(High Temperature Oxide) 산화막을 포함한다. 즉, 본 실시예에서는 소자분리용 트렌치(304)가 매립되도록 소자분리용 트렌치(304)의 노출면에 산화막(HTO 산화막)을 증착시켜 소자분리막(306)을 형성한다.
특히 본 실시예에서는 소자분리막(306)을 형성시, HTO 산화막 형성 공정과 건식 산화(Dry Oxidation) 공정을 교번되게 수행한다. 예컨대, 소자분리용 트렌치(304)의 노출면에 HTO 산화막을 형성한 후 HTO 산화막에 대해 건식 산화 공정을 수행하고 그 상부에 다시 HTO 산화막을 형성한다(HTO + Dry + HTO). 경우에 따라서는 HTO 산화 공정과 건식 산화 공정을 한 번씩만 수행할 수도 있다. HTO 산화막을 형성한 후에는 산화막의 막질을 향상시키기 위하여 어닐링(annealing) 공정을 실시할 수 있다.
소자분리막(306)이 형성된 후 패드 질화막과 패드 산화막이 제거된다. 예컨대, 인산용액을 이용한 습식식각방식으로 패드질화막이 제거되며, 연이어 불화수소 용액을 이용한 습식세정으로 패드산화막이 제거된다.
이처럼 산화막으로 소자분리막을 형성하는 경우, 측벽 산화막의 두께를 두껍게 형성하는 것과 같은 효과를 얻을 수 있어 소자의 특성들이 개선되는 장점이 있다. 그러나, 산화막만으로 소자분리막을 형성하는 경우 특히 HTO 산화막으로 소자분리막을 형성하는 경우, 소자분리막에 심(seam)(308)이 발생하게 된다. 이러한 심을 제거하기 위한 본 실시예에 따른 방법이 이하에서 설명된다.
도 5를 참조하면, 활성영역(302) 및 심을 포함하는 소자분리막(306) 상부에 매립 게이트 영역을 정의하는 마스크 패턴(미도시)을 형성한다. 이때, 매립 게이트 영역은 도 1에서 참조번호 106이 형성되는 영역에 해당한다.
이어서, 마스크 패턴을 식각 마스크로 활성영역(302) 및 소자분리막(306)을 식각하여 매립 게이트가 형성될 게이트용 리세스(310)를 형성한다. 이때, 활성영역(302)과 소자분리막(306)의 식각선택비에 의해 소자분리막(306)이 활성영역(302) 보다 더 깊게 식각되도록 함으로써 게이트용 리세스(310) 하부에서 활성영역(302)이 소자분리막(306) 보다 돌출되는 핀(Fin) 구조가 형성된다.
특히, 본 실시예에서는 소자분리막(306) 내부에 발생된 심들(308)이 게이트용 리세스(310)에 의해 노출되도록 한다. 즉, 게이트용 리세스(310)에 의해 게이트용 리세스(310)의 바닥면 및 측면에 심(308)이 노출된다.
다음에 도 6을 참조하면, 노출된 심(308)이 매립되도록 게이트용 리세스(310)의 내면에 희생막(312)을 형성한다. 희생막(312)을 형성시, 게이트용 리세스(310)의 바닥면에 노출된 심(308)(도 5에서 B-B' 단면 및 C-C' 단면 참조)은 게이트용 리세스(310)에 의해 심의 대부분이 제거되어 종횡비가 작아졌기 때문에 희생막(312)이 심(308)의 내부로 용이하게 유입될 수 있다. 또한, 게이트용 리세스(310)의 측면에 노출된 심(308)(도 5에서 A-A' 단면 참조)은 종횡비는 크지만 희생막(312)이 위에서부터 유입되는 것이 아니라 도 8에서 화살표로 표시한 것과 같이 게이트용 리세스(310)를 통해 심(308)의 양측으로부터 심(308)의 내부로 유입된다. 따라서, 게이트용 리세스(310)의 측면에 노출된 심(308)의 내부에도 희생막(312)이 용이하게 유입될 수 있다. 참고로, 도 8에서는 설명의 편의를 위해 이웃한 게이트용 리세스(310)들 사이의 소자분리막(306) 내부에 형성된 심들 중 하나의 심만 점선으로 표시하였다. 그리고, 도 8에서 심(308)의 양측에 있는 화살표는 심(308)에 희생막(312)이 유입되는 방향을 나타낸다. 희생막(312)은 실리콘으로 대체될 수 있다. 이러한 희생막(312)은 질화막을 포함한다. 심(308)에 희생막(312)을 매립하는 방법으로는 예컨대, 원자층증착법((Atomic Layer Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)이 이용될 수 있다.
심(308)에 희생막(312)이 매립(갭필)되면, 활성영역(302) 및 소자분리막(306) 상부에 있는 희생막(312)을 산화시킴으로써 게이트용 리세스(310)의 내부면에 희생막(312)을 캡핑하는 게이트 절연막(314)을 형성한다. 또는 활성영역(302) 및 소자분리막(306) 상부에 남아있는 희생막(312)을 제거한 후 이어서 희생막(312)을 덮도록 게이트용 리세스(310) 내부의 활성영역(302) 및 소자분리막(306) 상부에 게이트 절연막(314)을 형성할 수 있다. 게이트 절연막(314)은 라디칼 산화(Radical Oxidation) 공정을 통해 활성영역(302) 및 소자분리막(306) 상부에 있는 희생막(312)을 산화시킴으로써 형성될 수 있다. 또는 게이트 절연막(314)은 원자층증착법((Atomic Layer Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)을 이용하여 고유전율을 갖는 고유전물을 게이트용 리세스(310)의 내부의 활성영역(302) 및 소자분리막(306) 상부에 증착함으로써 형성될 수 있다.
다음에 도 7을 참조하면, 게이트용 리세스(310)가 매립되도록 게이트용 도전막을 형성한 후 이를 평탄화한다. 이때, 게이트용 도전막은 Ti, TiN, W, WN 등의 단일 금속 물질 또는 이들의 혼합 물질이 사용될 수 있다. 또는 도프드(doped) 폴리 실리콘이 게이트용 도전막으로 사용될 수 있다.
다음에, 게이트용 도전막이 게이트용 리세스(310)의 하부에만 일정 높이로 남도록 게이트용 도전막을 선택적으로 제거하여 매립 게이트(316)를 형성한다. 이때, 게이트용 도전막은 에치백 공정을 통해 상부만 선택적으로 제거될 수 있다.
이어서, 게이트용 리세스(310)가 매립되도록 매립 게이트(316) 상부에 실링절연막(318)을 형성한다. 실링절연막(318)은 실리콘질화막(Si3N4)을 포함한다. 실링 절연막(318)을 형성하는 방법으로는 화학기상증착법(CVD)이 사용될 수 있다. 이때, 화학기상증착법은 대기압 화학기상 증착법(Atmospheric Pressure CVD; APCVD), 저압 화학기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 화학기상 증착법(Plasma Enhanced CVD; PECVD), 금속 유기물 화학기상 증착법(Metal Organic CVD; MOCVD) 및 열화학기상증착법(Thermal CVD)을 포함한다.
이 후의 후속 공정들은 종래의 매립 게이트 구조를 갖는 반도체 장치와 동일하므로 이에 대한 설명은 생략한다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
102, 306 : 소자분리막 104, 302 : 활성영역
106, 316 : 게이트 108, 312 : 희생막
110, 318 : 실링절연막 300 : 반도체 기판
304 : 소자분리용 트렌치 308 : 심(seam)
310 : 게이트용 리세스 314 : 게이트 절연막

Claims (16)

  1. 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역 및 상기 소자분리막을 식각하여 상기 소자분리막에 포함된 심(seam)을 노출시키는 리세스를 형성하는 단계;
    상기 노출된 심이 매립되도록 희생막을 형성하는 단계; 및
    상기 리세스의 하부에 게이트를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 희생막을 덮도록 상기 리세스 내면에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서, 상기 게이트 절연막을 형성하는 단계는
    상기 희생막을 형성 후 상기 활성영역 및 상기 소자분리막 상부에 있는 상기 희생막을 산화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 2항에 있어서, 상기 게이트 절연막을 형성하는 단계는
    상기 희생막을 형성 후 상기 활성영역 및 상기 소자분리막 상부에 있는 상기 희생막을 제거하는 단계; 및
    상기 희생막이 제거된 영역에 산화막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서, 상기 희생막을 형성하는 단계는
    상기 심에 실리콘을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서, 상기 소자분리막을 형성하는 단계는
    상기 활성영역을 정의하는 트렌치를 형성하는 단계; 및
    상기 트렌치에 의해 노출된 반도체 기판 표면에 산화막을 증착하여 상기 트렌치를 매립시키는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서, 상기 트렌치를 매립시키는 단계는
    상기 반도체 기판 표면에 제 1 HTO(High Temperature Oxide) 산화막을 형성하는 단계; 및
    상기 HTO 산화막에 대해 건식 산화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 건식 산화된 상기 제 1 HTO 산화막 상부에 제 2 HTO 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7항에 있어서,
    상기 HTO 산화막에 대해 어닐링(annealing) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1항에 있어서, 상기 리세스를 형성하는 단계는
    상기 활성영역이 상기 소자분리막 보다 돌출된 핀(Fin) 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1항에 있어서, 상기 희생막을 형성하는 단계는
    상기 리세스를 통해 상기 심의 양측으로부터 상기 심의 내부로 상기 희생막이 유입되도록 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1항에 있어서,
    상기 리세스가 매립되도록 상기 게이트 상부에 실링절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 활성영역을 정의하는 소자분리막;
    게이트 영역의 상기 활성영역 및 상기 소자분리막이 식각된 게이트 리세스; 및
    상기 게이트 리세스의 하부에 형성된 게이트를 포함하며,
    상기 소자분리막은
    제 1 절연막 및 상기 제 1 절연막 내부에 매립된 희생막을 포함하는 반도체 장치.
  14. 제 13항에 있어서, 상기 희생막은
    질화막 또는 실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 13항에 있어서, 상기 제 1 절연막은
    HTO(High Temperature Oxide) 산화막을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 13항에 있어서, 상기 게이트 리세스는
    상기 활성영역이 상기 소자분리막 보다 돌출된 핀 구조를 포함하는 것을 특징으로 하는 반도체 장치.
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