KR20070069405A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명의 트랜치 소자분리막을 갖는 반도체소자의 제조방법은, 소자분리영역에 의해 한정되는 반도체기판의 활성영역 위에 게이트절연막을 개재하여 게이트도전막패턴을 형성하는 단계와, 게이트도전막패턴이 형성된 반도체기판의 소자분리영역을 식각하여 소자분리용 트랜치를 형성하는 단계와, 산화공정을 수행하여 게이트도전막패턴 위의 폴리산화막 및 트랜치 내의 측벽산화막을 형성하는 단계와, 질화막 형성공정을 수행하여 폴리산화막 위의 스페이서질화막 및 측벽산화막 위의 라이너질화막을 형성하는 단계와, 그리고 트랜치가 매립되도록 전면에 절연막을 형성하는 단계를 포함한다.
트랜치 소자분리막(STI), 폴리실리콘 잔류물, 게이트

Description

반도체소자의 제조방법{Method of fabricating the semiconductor device}
도 1 내지 도 6은 본 발명에 따른 트랜치 소자분리막을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 트랜치 소자분리막을 갖는 반도체소자의 제조방법에 관한 것이다.
최근 반도체소자의 고집적화 경향에 따라 소자간의 분리 거리가 매우 짧아짐으로써, 기존의 전통적인 로코스(LOCOS; LOCal Oxidation of Silicon) 형태의 소자분리 방법으로는 불가능한 치수의 소자분리를 위해, 반도체기판에 트랜치를 형성하고 이 트랜치를 실리콘 산화물과 같은 절연물로 매립함으로써 소자분리를 실현하는 트랜치 소자분리막이 널리 사용되고 있다.
이와 같은 트랜치 소자분리막을 갖는 반도체소자의 종래 제조방법을 설명하면, 먼저 실리콘기판과 같은 반도체기판 위에 하드마스크막패턴을 형성하여, 활성영역을 한정하는 소자분리영역의 반도체기판 표면을 노출시킨다. 다음에 하드마스크막패턴을 식각마스크로 한 식각공정을 수행하여 노출된 반도체기판을 일정 깊이 로 식각하면 소자분리용 트랜치가 만들어진다. 다음에 트랜치 형성을 위한 식각공정에 의해 발생된 트랜치 내벽손상을 제거하기 위하여 측벽산화막을 트랜치 내벽에 형성하고, 그 위에 라이너질화막을 형성한다. 다음에 절연막을 증착하여 트랜치를 매립시킨다. 그리고 패드질화막패턴이 노출되도록 화학적기계적평탄화(CMP)법을 이용한 평탄화공정을 수행한다. 다음에 남은 패드질화막패턴을 제거하면 트랜치 소자분리막이 형성된다. 이와 같이 트랜치 소자분리막이 형성되면, 활성영역에 게이트절연막 및 게이트전극막을 형성하고, 통상의 이온주입을 수행하여 소스/드레인영역을 형성한다.
그런데 이와 같은 종래의 트랜치 소자분리막을 갖는 반도체소자의 제조방법은, 절연막으로 트랜치를 매립하는 과정에서 보이드(void)가 형성될 수 있다는 문제가 있다. 그리고 트랜치 소자분리막 형성시 열적(thermal)공정으로 인한 시간소모가 많고 공정이 복잡하며, 트랜치 소자분리막 형성 후에 게이트전극막을 형성하므로, 게이트전극막을 구성하는 폴리실리콘막 잔류물(residue) 발생과 같은 문제들이 생긴다.
본 발명이 이루고자 하는 기술적 과제는, 공정이 간단하여 시간소모가 적고 폴리실리콘막 잔류물이 발생되지 않도록 하는 트랜치 소자분리막을 갖는 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜치 소자분리막을 갖는 반도체소자의 제조방법은, 소자분리영역에 의해 한정되는 반도체기판의 활성영역 위에 게이트절연막을 개재하여 게이트도전막패턴을 형성하는 단계; 상기 게이트도전막패턴이 형성된 반도체기판의 소자분리영역을 식각하여 소자분리용 트랜치를 형성하는 단계; 산화공정을 수행하여 상기 게이트도전막패턴 위의 폴리산화막 및 상기 트랜치 내의 측벽산화막을 형성하는 단계; 질화막 형성공정을 수행하여 상기 폴리산화막 위의 스페이서질화막 및 상기 측벽산화막 위의 라이너질화막을 형성하는 단계; 및 상기 트랜치가 매립되도록 전면에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트도전막패턴을 형성하는 단계는, 상기 반도체기판 위에 게이트절연막 및 게이트도전막을 순차적으로 적층하는 단계; 상기 게이트도전막 위에 포토레지스트막패턴을 형성하는 단계; 상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 게이트도전막의 노출부분을 제거하여 상기 게이트도전막패턴을 형성하는 단계; 및 상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것이 바람직하다.
상기 소자분리용 트랜치를 형성하는 단계는, 상기 게이트도전막패턴이 형성된 반도체기판 위에 상기 소자분리영역의 게이트절연막을 노출시키는 포토레지스트막패턴을 형성하는 단계; 상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 게이트절연막 및 반도체기판의 노출부분을 식각하여 상기 소자분리용 트랜치를 형성하는 단계; 및 상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것이 바람직하다.
상기 게이트도전막패턴은 폴리실리콘막으로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 6은 본 발명에 따른 트랜치 소자분리막을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 실리콘기판과 같은 반도체기판(100) 위에 패드산화막(110)을 형성한다. 반도체기판(100)은 소자가 형성되는 활성영역과 소자간 분리를 위한 소자분리영역을 갖는다. 패드산화막(110)은 통상의 산화공정을 통해 형성할 수 있다. 패드산화막(110)을 형성한 후 통상의 채널 문턱전압(Vt; threshold voltage) 조절 및 웰영역 형성을 위한 이온주입공정을 수행할 수 있다.
도 2를 참조하면, 패드산화막(110)을 제거한 후, 반도체기판(100) 위에 게이트절연막으로서 산화막(112)을 형성한다. 그리고 산화막(112) 위에 게이트도전막으로서 폴리실리콘막(120)을 형성한다.
도 3을 참조하면, 폴리실리콘막(도 1의 120) 위에 마스크막패턴으로서 포토레지스트막패턴(130)을 형성한다. 이 포토레지스트막패턴(130)은 폴리실리콘막(120)의 일부표면을 노출시키는 개구부를 갖는다. 다음에 포토레지스트막패턴(130)을 식각마스크로 폴리실리콘막(120)의 노출부분에 대한 식각을 수행하여 폴리실리콘막패턴(122)을 형성한다. 이 폴리실리콘막패턴(122)은 게이트도전막패턴이다.
도 4를 참조하면, 폴리실리콘막패턴(122) 형성을 위한 포토레지스트막패턴(도 3의 130)을 통상의 방법을 사용하여 제거한다. 그리고 게이트절연막(112) 및 폴리실리콘막패턴(122) 위에 다시 포토레지스트막패턴(140)을 형성한다. 이 포토레지스트막패턴(140)은 개구부를 갖는데, 이 개구부에 의해 소자분리영역 위의 게이트절연막(112) 표면이 노출된다. 다음에 포토레지스트막패턴(140)을 식각마스크로 게이트절연막(112) 및 반도체기판(100)의 노출부분을 순차적으로 식각하여 소자분리용 트랜치(102)를 형성한다.
도 5를 참조하면, 트랜치(102) 형성을 위한 포토레지스트막패턴(도 4의 140)을 통상의 방법을 사용하여 제거한다. 그리고 전면에 산화공정을 수행하여 폴리실리콘막패턴(122) 위의 폴리산화막(151)과 트랜치(102) 내의 측벽산화막(152)을 동시에 형성한다. 상기 산화공정을 수행하기 전에 통상의 이온주입공정을 수행할 수 있다. 다음에 질화막 형성공정을 수행하여 폴리실리콘막패턴(122)을 덮는 폴리산화막(151) 위에 게이트스페이서막으로서 스페이서질화막(161)을 형성하고, 동시에 트랜치(102) 내의 측벽산화막(152) 위에 라이너질화막(162)을 형성한다.
도 6을 참조하면, 트랜치(102)가 매립되도록 전면에 절연막(170)을 형성한다. 이 절연막(170)은 층간절연막으로서의 기능을 수행하는 동시에, 트랜치 소자분리막을 구성하는 매립절연막으로서의 기능도 수행한다. 이와 같이 트랜치 소자분리막을 형성하게 되면, 측벽산화막 및 라이너질화막 형성을 위한 별도의 단계가 불필요하며, 폴리실리콘막패턴(122)을 먼저 형성한 후 트랜치(102)를 형성함으로써 폴리실리콘 잔류물이 발생되지 않는다. 이후 도면에 나타내지는 않았지만, 절연막 (170)을 관통하는 컨택홀을 형성한 후, 통상의 금속배선공정을 수행하여 금속배선을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 다른 트랜치 소자분리막을 갖는 반도체소자의 제조방법에 따르면, 트랜치 내의 측벽산화막 및 라이너질화막을 폴리산화막 및 스페이서질화막 형성시 동시에 형성함으로써 공정단계 및 시간소요를 줄일 수 있으며, 게이트패터닝을 수행한 후에 소자분리용 트랜치를 형성함으로써 트랜치 소자분리막 완성 후에 폴리실리콘 잔류물이 발생되지 않는다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (4)

  1. 소자분리영역에 의해 한정되는 반도체기판의 활성영역 위에 게이트절연막을 개재하여 게이트도전막패턴을 형성하는 단계;
    상기 게이트도전막패턴이 형성된 반도체기판의 소자분리영역을 식각하여 소자분리용 트랜치를 형성하는 단계;
    산화공정을 수행하여 상기 게이트도전막패턴 위의 폴리산화막 및 상기 트랜치 내의 측벽산화막을 형성하는 단계;
    질화막 형성공정을 수행하여 상기 폴리산화막 위의 스페이서질화막 및 상기 측벽산화막 위의 라이너질화막을 형성하는 단계; 및
    상기 트랜치가 매립되도록 전면에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 게이트도전막패턴을 형성하는 단계는,
    상기 반도체기판 위에 게이트절연막 및 게이트도전막을 순차적으로 적층하는 단계;
    상기 게이트도전막 위에 포토레지스트막패턴을 형성하는 단계;
    상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 게이트도전막의 노출부분을 제거하여 상기 게이트도전막패턴을 형성하는 단계; 및
    상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 소자분리용 트랜치를 형성하는 단계는,
    상기 게이트도전막패턴이 형성된 반도체기판 위에 상기 소자분리영역의 게이트절연막을 노출시키는 포토레지스트막패턴을 형성하는 단계;
    상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 게이트절연막 및 반도체기판의 노출부분을 식각하여 상기 소자분리용 트랜치를 형성하는 단계; 및
    상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서,
    상기 게이트도전막패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5670669B2 (ja) * 2010-08-30 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8951867B2 (en) 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US8809948B1 (en) 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
CN103295953A (zh) * 2013-05-28 2013-09-11 上海宏力半导体制造有限公司 半导体器件的形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5531745A (en) * 1993-03-11 1996-07-02 Danek Medical, Inc. System for stabilizing the spine and reducing spondylolisthesis
JP2636786B2 (ja) * 1995-03-20 1997-07-30 日本電気株式会社 半導体装置の製造方法
KR20010066141A (ko) * 1999-12-31 2001-07-11 황인길 반도체 소자의 제조 방법
US20040243128A1 (en) * 2001-05-17 2004-12-02 Howland Robert S. Selective axis posterior lumbar spinal plating fixation apparatus and methods for use
US6624025B2 (en) * 2001-08-27 2003-09-23 Taiwan Semiconductor Manufacturing Company Method with trench source to increase the coupling of source to floating gate in split gate flash
US7004943B2 (en) * 2002-02-04 2006-02-28 Smith & Nephew, Inc. Devices, systems, and methods for placing and positioning fixation elements in external fixation systems
KR20040061967A (ko) * 2002-12-31 2004-07-07 동부전자 주식회사 반도체 소자의 제조방법
KR20040061974A (ko) * 2002-12-31 2004-07-07 동부전자 주식회사 반도체 소자의 제조 방법
KR20050003057A (ko) * 2003-06-30 2005-01-10 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 형성방법
US7189662B2 (en) * 2004-08-24 2007-03-13 Micron Technology, Inc. Methods of forming semiconductor constructions
US7857837B2 (en) * 2007-06-04 2010-12-28 Lieponis Jonas V Adjustable spinal system

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