KR100261867B1 - 모스 트랜지스터의 게이트 전극 및 그 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술 분야
반도체 장치 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
모스 트랜지스터의 게이트 전극 패터닝시 식각될 부분의 전극 형성 물질이 완전히 제거되도록 하는 반도체 장치의 제조 방법을 제공함을 그 목적으로 한다.
3. 발명의 해결 방법의 요지
본 발명의 반도체 장치는 반도체 기판 상에 형성된 게이트 산화막; 상기 게이트 산화막 상에 형성된 전도막; 및 상기 게이트 산화막과 상기 전도막으로 이루어지는 제1패턴의 측면에 형성되어 있되, 상기 제1패턴의 중심부로 향하는 질화막 스페이서를 포함하여 이루어진다.
4. 발명의 중요한 용도
반도체 장치 제조 공정에 이용됨.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 모스 트랜지스터의 게이트 전극의 형성 방법을 개선시킨 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적인 모스 트랜지스터의 형성 방법을 간략히 보면, 실리콘 기판 위에 게이트 절연막으로 산화막을 형성하고, 그 상부에 전도막으로 폴리 실리콘층을 형성한다. 게이트 전극 패턴용 식각 마스크를 이용하여 게이트 전극 패턴을 형성하면서, 소스 및 드레인 접합 영역을 형성하기 위하여 실리콘 기판을 노출시킨다. 그리고 소스 및 드레인 접합 영역을 형성하기 위하여 기 노출된 실리콘 기판에 이온 주입 공정하여 소스 및 드레인을 형성하여 모스 트랜지스터를 형성한다.
일반적으로 게이트 산화막 상부에 게이트 전극을 구비하여 이루어지는 모스 트랜지스터에서, 고집적화에 따른 스케일 다운에 의하여, 두께가 얇은 게이트 산화막과, 빠른 속도로 동작할 수 있는 게이트 전극이 요구되고 있다. 이에 게이트 전극의 빠른 동작 속도를 위하여 폴리 실리콘과 고융점금속의 합성물인 실리사이드(Silicide)를 갖는 전극을 구비하고 있다.
도1a 내지 도1e는 종래의 모스 트랜지스터의 게이트 전극 형성을 나타내는 공정 단면도이다.
먼저, 도1a에 도시된 바와 같이, 실리콘 기판(11)상에 패드 산화막(12)을 증착시킨다. 그 상부에 실리콘 기판(11)의 열산화 방지를 위한 막으로 질화막(13)을 증착한다.
다음으로, 도1b에 도시된 바와 같이, 선택적으로 질화막(13)과 패드 산화막(12)을 식각하여 제거하고, 계속해서 그 하부의 노출된 실리콘 기판(11)을 부분 식각하여 트렌치를 형성한다. 노출된 실리콘 기판(11)에 열산화막(14)을 증착하여 기 형성된 트렌치를 완전히 매립하는 필드 산화막(14)을 형성한다. 그리고 추가적으로 질화막(13)상부로 형성된 열산화막(14)을 식각하여 예를 들면 화학적`물리적 연마 방법을 사용하여 평탄화 공정을 실시한다. 이러한 방법은 공지된 트렌치 절연 방법을 설명한 것이다.
다음으로 도시된 도1c는, 트렌치 절연 방법으로 형성된 필드 산화막에 측벽 스페이서가 형성된 형상(15)과, 측벽이 손실된 형상(16)을 도시한 것으로서, 열산화 방법으로 필드 산화막(14)을 증착한후 질화막(13)과 패드 산화막(12)을 제거하고, 필드 산화막(14)의 측벽에 스페이서를 형성하거나 추후 공정으로 측벽의 손상된 형상을 도시한 것이다.
다음으로, 도1d에 도시된 바와 같이, 모스 트랜지스터의 게이트 산화막(17)을 노출된 실리콘 기판(11)상에 형성하고, 그 상부에 폴리 실리콘막(18)을 형성한다. 그 상부에 게이트 전극을 패터닝 하기 위한 식각 마스크(101)를 형성한다.
마지막으로, 도1e에 도시된 바와 같이, 식각 마스크(101)를 식각 장벽으로 하여 게이트 전극을 패터닝 하는데, 폴리 실리콘막과 같은 전도성 잔여물(A)이 부분적으로 형성된다. 이후 도면에 도시되어 있지 않지만 노출된 실리콘 기판(11)에 이온 주입하여 소스 및 드레인 접합 영역을 형성하여 모스 트랜지스터를 형성한다.
전술한 바와 같은 공정으로 형성되는 실리콘 기판 상의 잔여물(A)은 소자 특성을 악화시키는 문제점을 야기시키기에 충분하므로 이러한 잔여물이 생기지 않도록 하는 반도체 장치의 제조 방법의 개발이 필요하게 되었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 모스 트랜지스터의 게이트 전극 패터닝시 식각될 부분의 전극 형성 물질이 완전히 제거되도록 하는 반도체 장치의 제조 방법을 제공함을 그 목적으로 한다.
또한 본 발명은 모스 트랜지스터의 게이트 전극 패터닝시 식각될 부분의 전극 형성 물질이 완전히 제거되도록 하는 반도체 소자를 제공함을 그 목적으로 한다.
도1a 내지 도1e는 종래의 모스 트랜지스터의 게이트 전극 형성을 나타내는 공정 단면도.
도2a 내지 도2d는 본 발명의 일실시예에 따른 모스 트랜지스터의 게이트 전극 형성을 나타내는 공정 단면도.
도3a 내지 도3d는 본 발명의 다른 실시예에 따른 모스 트랜지스터의 게이트 전극 형성을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 25 : 게이트 산화막
22 : 필드 산화막 26 : 게이트 전극용 전도막
23 : 질화막
24 : 희생 산화막
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 소정 두께의 희생막을 형성하는 단계; 게이트 전극 형성을 위한 노광 마스크를 이용한 식각공정으로 상기 희생막을 식각하여 게이트 전극이 형성될 영역의 상기 반도체 기판을 노출시키는 단계; 상기 노출된 반도체 기판에 게이트 산화막을 형성하는 단계; 상기 소정 두께의 희생막을 완전히 덮는 전도막을 형성하는 단계; 및 상기 희생막 표면을 노출시킨 후, 상기 잔류되어 있는 희생막을 제거하는 단계를 포함하여 이루어진다.
그리고, 본 발명의 다른 반도체 장치의 제조 방법은, 반도체 기판 상에 소정 두께의 희생막을 형성하는 단계; 게이트 전극 형성을 위한 노광 마스크를 이용한 식각공정으로 상기 희생막을 식각하여 게이트 전극이 형성될 영역의 상기 반도체 기판을 노출시키는 단계; 상기 식각된 희생막 측면에 상기 희생막과 선택 식각비를 갖는 스페이서를 형성하는 단계; 상기 노출된 반도체 기판에 게이트 산화막을 형성하는 단계; 상기 소정 두께의 희생막을 완전히 덮는 전도막을 형성하는 단계; 및 상기 희생막 표면을 노출시킨 후, 상기 잔류되어 있는 희생막을 제거하는 단계를 포함하여 이루어진다.
그리고, 본 발명의 반도체 소자는, 반도체 기판 상에 형성된 게이트 산화막; 상기 게이트 산화막 상에 형성된 전도막; 및 상기 게이트 산화막과 상기 전도막으로 이루어지는 제1패턴의 측면에 형성되어 있되, 상기 제1패턴의 중심부로 향하는 질화막 스페이서를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 모스 트랜지스터의 게이트 전극 형성을 나타내는 공정 단면도이다.
먼저, 도2a에 도시된 바와 같이, 실리콘 기판(21)상에 트렌치 절연 방법으로 필드 산화막(22)을 형성하고, 열산화 방지막으로 사용한 질화막(도시되지 않음)을 제거한다. 그리고 그 상부에 식각 정지층으로 예를 들면, 일반적으로 사용되는 희생 산화막(24)과 식각 선택비의 차이를 나타내는 질화막(23)을 얇게 증착한다. 그 상부에 희생 산화막(24) 증착하는데, 이러한 희생 산화막(24)은 적어도 추후 공정으로 정의될 게이트 전극의 높이또는 전극의 높이 이상으로 형성한다. 그리고, 그 상부에 게이트 전극의 패터닝을 위한 식각 마스크로서 포토레지스트 패턴(201)을 형성한다.
여기서 식각 정지층은 후속 공정으로 채널 형성 영역 및 이온 주입 영역의 실리콘 기판(21)의 손상을 방지하기 위한 버퍼층으로서, 식각 정지층의 두께는 이러한 식각 정지층의 식각시 실리콘 기판(21)이 손상되지 않을 정도의 두께를 갖는다.
다음으로, 도2b에 도시된 바와 같이, 기 형성된 희생 산화막(24)상부의 식각 마스크(201)를 식각 장벽으로 하여 희생 산화막(24)과 질화막(23)을 식각 및 제거하여 게이트 전극이 형성될 영역의 실리콘 기판(21)을 노출시킨다. 여기서 희생 산화막(24) 및 질화막(23)의 식각은 비등방성을 갖는 건식 식각으로 수행한다.
이러한 게이트 전극을 패터닝 하기 위한 식각공정에서 질화막(23)은 희생 산화막(24)의 식각을 일차적으로 정지시키고 이에 채널 형성 영역의 실리콘 기판(21)이 손상되는 것을 방지할 수 있다.
다음으로 도2c에 도시된 바와 같이, 잔류 포토레지스트 패턴(201)을 제거한다. 그리고, 모스 트랜지스터의 게이트 산화막(25)을 기 노출된 실리콘 기판(21)상에 형성하고, 전체 구조 상부에 전도막 형성 물질로서 폴리 실리콘막(26)을 증착한다. 경우에 따라서, 게이트 전극의 저항을 감소시키기 위하여 텅스텐 실리사이드와 같은 저항이 낮은 막을 증착한다.
다음으로 도2d에 도시된 바와 같이, 희생 산화막(24)상에 증착되어 있는 폴리 실리콘막(26)을 화학적 물리적 연마 방법으로 제거하여 평탄화 공정을 실시한 후, 희생 산화막(24)을 습식 식각 및 건식식각 방법으로 제거하는 것에 의하여 모스 트랜지스터의 게이트 전극(26)을 형성한다. 후속으로 도시되어 있지는 않지만 질화막(23)을 제거한 후, 이온 주입을 실시하여 소스 및 드레인 접합 영역을 형성하여 모스 트랜지스터를 제조한다.
도3a 내지 도3d는 본 발명의 다른 실시예에 따른 모스 트랜지스터의 게이트 전극 형성을 나타내는 공정 단면도이다.
먼저, 도3a에 도시된 바와 같이, 실리콘 기판(31)상에 트렌치 절연 방법으로 필드 산화막(32)을 형성하고, 열산화 방지막으로 사용한 질화막(도시되지 않음)을 제거한다. 그리고 그 상부에 식각 정지층으로 예를 들면, 일반적으로 사용하는 희생 산화막(34)과 식각 선택비의 차이를 나타내는 질화막(33)을 얇게 증착한다. 그 상부에 희생 산화막(34) 증착하는데, 이러한 희생 산화막(34)은 적어도 추후 공정으로 정의될 게이트 전극의 높이만큼 형성한다. 그리고, 그 상부에 게이트 전극의 패터닝을 위한 식각 마스크로서 포토레지스트 패턴(301)을 형성한다.
여기서 식각 정지층은 후속 공정으로 채널 형성 영역 및 이온 주입 영역의 실리콘 기판(31)의 손상을 방지하기 위한 버퍼층으로서, 식각 정지층의 두께는 이러한 식각 정지층의 식각시 실리콘 기판(31)이 손상되지 않을 정도의 두께를 갖는다.
다음으로, 도3b에 도시된 바와 같이, 기 형성된 희생 산화막(34)상부의 식각 마스크(301)를 식각 장벽으로 하여 희생 산화막(34)을 식각하여 질화막(33)을 노출시킨다. 여기서 희생 산화막(34)의 식각은 비등방성을 갖는 건식 식각으로 수행한다. 희생 산화막(34)식각공정이 진행된 웨이퍼 상에 희생 산화막(34)과 식각 선택비를 나타내는 질화막(35)을 증착한 후, 전면성 식각을 진행함으로 인하여 수직 패턴을 이루는 희생 산화막(34) 및 질화막(33)측벽에 질화막 스페이서(35)를 형성한다.
여기서 형성되는 질화막 스페이서(35)의 두께는 후속으로 진행되는 질화막(33)의 식각후에도 잔류되기에 충분한 두께로 형성한다. 이러한 게이트 전극을 패터닝 하기 위한 희생 산화막(34)의 식각공정에서 질화막(33)은 희생 산화막(34)의 식각을 일차적으로 정지시킨다.
다음으로 도3c에 도시된 바와 같이, 노출된 질화막(33)을 제거하여 채널 형성 영역의 실리콘 기판(31)을 노출시킨 후, 잔류 포토레지스트 패턴(301)을 제거하고, 노출된 실리콘 기판(31)상에 게이트 산화막(36)을 형성한다. 전체 구조 상부에 전극 형성 물질로서 폴리 실리콘막(37)을 증착한다. 경우에 따라서, 게이트 전극의 저항을 감소시키기 위하여 텅스텐 실리사이드와 같은 저항이 낮은 막을 증착한다.
다음으로 도3d에 도시된 바와 같이, 희생 산화막(34)상에 증착되어 있는 폴리 실리콘막(37)을 화학적 물리적 연마 방법으로 제거하여 평탄화 공정을 실시한 후, 희생 산화막(34)을 습식 식각 및 건식식각 방법으로 제거하는 것에 의하여 모스 트랜지스터의 게이트 전극(37)을 형성한다. 후속으로 도시되어 있지는 않지만 질화막(33)을 제거한 후, 이온 주입을 실시하여 소스 및 드레인 접합 영역을 형성하여 모스 트랜지스터를 제조한다.
이러한 게이트 전극의 패턴시 질화막 스페이서(35)는 그 하부의 질화막(33)의 식각 방지막으로서, 질화막 스페이서(35) 두께만큼의 질화막(33)을 잔류시키고 이에 희생 산화막(34)의 제거시 유도될 수 있는 게이트 산화막(36)의 측면 손상을 방지하기 위하여 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 모스 트랜지스터의 게이트 전극 형성시, 희생 산화막을 게이트 전극의 높이만큼 형성한후, 게이트 전극이 형성될 영역의 희생 산화막을 제거한다. 희생 산화막이 제거된 부분에 게이트 전극 형성 물질을 매립하고, 희생 산화막을 제거하는 공정 순서로 종래의 게이트 전극 형성 물질이 제거되어야 할 부분에 잔류되어 소자의 특성을 악화시키는 것을 충분히 극복할 수 있고, 이에 소자 수율을 향상시킨다.
Claims (14)
- 반도체 기판 상에 소정 두께의 희생막을 형성하는 단계;게이트 전극 형성을 위한 노광 마스크를 이용한 식각공정으로 상기 희생막을 식각하여 게이트 전극이 형성될 영역의 상기 반도체 기판을 노출시키는 단계;상기 노출된 반도체 기판에 게이트 산화막을 형성하는 단계;상기 소정 두께의 희생막을 완전히 덮는 전도막을 형성하는 단계; 및상기 희생막 표면을 노출시킨 후, 상기 잔류되어 있는 희생막을 제거하는 단계를 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 소정 두께의 희생막을 형성하기 전에상기 희생막과 식각 선택비를 갖는 식각 정지막을 1층 또는 2층 형성하는 단계를 더 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 전도막은 적어도 폴리 실리콘막 또는 텅스텐 실리사이드막을 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제2항에 있어서,상기 게이트 전극이 형성될 영역의 상기 반도체 기판을 노출시키는 단계는상기 노광 마스크를 이용한 식각공정으로 상기 희생막을 식각하는 것에 의하여 상기 식각 정지막을 노출시키는 단계;상기 식각 정지막을 식각하여 게이트 전극이 형성될 영역의 상기 반도체 기판을 노출시키는 단계를 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제4항에 있어서,상기 희생막은 산화막 내지 질화막을 포함하여 이루어지는 반도체 장치의 제조 방법.
- 반도체 기판 상에 형성된 게이트 산화막;상기 게이트 산화막 상에 형성된 전도막; 및상기 게이트 산화막과 상기 전도막으로 이루어지는 제1패턴의 측면에 형성되어 있되, 상기 제1패턴의 중심부로 향하는 질화막 스페이서를 포함하여 이루어지는 반도체 소자.
- 제6항에 있어서,상기 전도막은 적어도 폴리 실리콘 내지 텅스텐 실리사이드를 포함하여 이루어지는 반도체 소자.
- 제6항에 있어서,상기 질화막 스페이서의 기저부는 상기 반도체 기판과 접합되는 반도체 소자.
- 반도체 기판 상에 소정 두께의 희생막을 형성하는 단계;게이트 전극 형성을 위한 노광 마스크를 이용한 식각공정으로 상기 희생막을 식각하여 게이트 전극이 형성될 영역의 상기 반도체 기판을 노출시키는 단계;상기 식각된 희생막 측면에 상기 희생막과 선택 식각비를 갖는 스페이서를 형성하는 단계;상기 노출된 반도체 기판에 게이트 산화막을 형성하는 단계;상기 소정 두께의 희생막을 완전히 덮는 전도막을 형성하는 단계; 및상기 희생막 표면을 노출시킨 후, 상기 잔류되어 있는 희생막을 제거하는 단계를 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제9항에 있어서,상기 소정 두께의 희생막을 형성하기 전에상기 희생막과 식각 선택비를 갖는 식각 정지막을 1층 또는 2층 형성하는 단계를 더 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제9항에 있어서,상기 전도막은 적어도 폴리 실리콘막 또는 텅스텐 실리사이드막을 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제10항에 있어서,상기 노출된 반도체 기판에 게이트 산화막을 형성하는 단계는상기 노광 마스크를 이용한 식각공정으로 상기 희생막을 식각하는 것에 의하여 상기 식각 정지막을 노출시키는 단계;상기 식각된 희생막 측면에 상기 희생막과 식각 선택비를 갖는 스페이서를 형성하는 단계;상기 식각 정지막을 식각하여 게이트 전극이 형성될 영역의 상기 반도체 기판을 노출시키는 단계; 및상기 노출된 반도체 기판에 게이트 산화막을 형성하는 단계를 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제12항에 있어서,상기 희생막은 산화막 내지 질화막을 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제12항에 있어서,상기 스페이서를 형성하는 단계에서의 스페이서 두께는 상기 식각 정지막을 제거한 후에도 상기 희생막 측면에 잔류될 수 있는 두께로 형성하는 반도체 장치의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019970045165A KR100261867B1 (ko) | 1997-08-30 | 1997-08-30 | 모스 트랜지스터의 게이트 전극 및 그 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970045165A KR100261867B1 (ko) | 1997-08-30 | 1997-08-30 | 모스 트랜지스터의 게이트 전극 및 그 형성 방법 |
Publications (2)
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| KR19990021593A KR19990021593A (ko) | 1999-03-25 |
| KR100261867B1 true KR100261867B1 (ko) | 2000-07-15 |
Family
ID=19520553
Family Applications (1)
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| KR1019970045165A KR100261867B1 (ko) | 1997-08-30 | 1997-08-30 | 모스 트랜지스터의 게이트 전극 및 그 형성 방법 |
Country Status (1)
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-
1997
- 1997-08-30 KR KR1019970045165A patent/KR100261867B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19990021593A (ko) | 1999-03-25 |
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