JP5163959B2 - 電界効果トランジスタを形成する方法、およびトランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法 - Google Patents

電界効果トランジスタを形成する方法、およびトランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法 Download PDF

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Description

本発明は電界効果トランジスタとその構成要素の製造に関する。
電界効果トランジスタは、例えば論理回路、メモリ回路、メモリ回路用の制御回路などの集積回路で利用される一般的な素子である。そのような素子は典型的には一対のソース／ドレイン領域を含み、それらの間に受容されたチャンネル領域を有する。導電ゲートがチャンネル領域に隣接して動作可能なように備わり、そこからゲート誘電領域によって離間されている。導電ゲートに適切な電圧を印加することで、チャンネル領域を通ってソース／ドレイン領域の間に電流を発生させる。
ほんの一例として、ゲートの導電材料は、例えばバルク単結晶基板材料内であるか、SOI（semiconductor-on-insulator）材料内であるかに関わらず、半導電性材料の上方もしくは上部に、あるいは半導電性材料中に形成された開口部内に形成され得る。そのような素子の一部が、半導電性材料中のトレンチもしくはその他の開口部内に形成される時は、埋め込み（recessed）アクセス素子と称される。ここでは、マスキング材料が基板の半導電性材料の上に設けられ、基板内にゲートライントレンチを形成するようにパターニングされる。トレンチがそのように形成されると、マスキング材料は除去され、その後、例えばトレンチ内の露出した半導電性材料の熱酸化によって、ゲート誘電体がトレンチ開口部内に形成される。その後ゲート材料がトレンチを過剰充填するように堆積される。トレンチの外側に受容されたゲート材料はその後、通常はフォトリソグラフィーやエッチングを用いてパターニングされ、その中にゲート材料も受容されているトレンチの上に所望のゲート輪郭を形成する。
通常はゲート材料のパターニングは、下にあるトレンチと同じ幅もしくはそれに非常に近い幅になるように、トレンチの上にゲートラインを形成する。フォトマスクのずれは、好ましくないことに、事前にエッチングされたトレンチの側面の境界内に所望のゲートラインパターンのエッジを位置づけてしまう可能性がある。ゲートパターンのエッチングがトレンチ内のゲート材料をエッチングすることがあると、最終的に回路の故障や、あるいは少なくとも許容できないような素子構成や性能をもたらす可能性があるので、これは非常に好ましくないことである。
本発明は上述の問題に対処するように動機付けられたが、決して限定されるものではない。本発明は、明細書に対する解釈もしくは他の限定的な参照を伴わずに、均等論に従って、文字通り表現された添付の請求項によってのみ限定される。
本発明は、電界効果トランジスタを形成する方法と、電界効果トランジスタゲートを形成する方法と、トランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法と、第一のゲートと第二の接地絶縁ゲートを含むトランジスタゲートアレイを含む集積回路を形成する方法とを含む。一実施例では、電界効果トランジスタを形成する方法は、基板の半導電性材料の上にマスキング材料を形成するステップを含む。トレンチが、マスク材料を通って半導電性材料中に形成される。ゲート誘電体材料が、半導電性材料中のトレンチ内に形成される。ゲート材料が、マスキング材料中のトレンチ内、および半導電性材料中のトレンチ内で、ゲート誘電体材料の上に堆積される。ソース／ドレイン領域が形成される。
一実施形態では、電界効果トランジスタゲートを形成する方法は、窒化ケイ素含有マスキング材料を基板の半導電性材料の上に形成するステップを含む。トレンチが、窒化ケイ素含有マスキング材料を通って半導電性材料中に形成される。マスキング材料の窒化ケイ素が、半導電性材料中にトレンチを形成した後に除去される。マスキング材料の窒化ケイ素を除去する前に、ゲート誘電体材料が半導電性材料中のトレンチ内に形成される。ゲート材料が、半導電性材料中のトレンチ内で、ゲート誘電体材料の上に堆積される。
一実施例では、トランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法は、基板の半導電性材料の上にマスキング材料を形成するステップを含む。アレイ回路トレンチが、マスキング材料を通って半導電性材料中に形成される。アレイゲート材料が、マスキング材料中のアレイ回路トレンチ内、および半導電性材料中のアレイ回路トレンチ内に堆積される。アレイゲート材料を堆積した後、周辺回路トレンチがマスキング材料を通って形成される。周辺回路ゲート材料がマスキング材料内の周辺回路トレンチ内に堆積される。
一実施例では、トランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法は、基板の半導電性材料の上にマスキング材料を形成するステップを含む。アレイ回路トレンチが、マスキング材料を通って半導電性材料中に形成される。アレイゲート材料が、マスキング材料中のアレイ回路トレンチ内、および半導電性材料中のアレイ回路トレンチ内に堆積される。周辺回路トレンチが、アレイゲート材料を通って、かつマスキング材料を通って形成される。周辺回路ゲート材料が、アレイゲート材料内およびマスキング材料内の周辺回路トレンチ内に堆積される。
一実施例では、電界効果トランジスタゲートを形成する方法は、基板の半導電性材料の上にマスキング材料を形成するステップを含む。基板はトレンチ分離領域を含む。共通のマスキングステップにおいて、第一のトレンチがマスキング材料を通って半導電性材料中に形成され、かつ第二の接地絶縁ゲートトレンチがトレンチ分離領域の上にマスキング材料を通って形成される。共通の堆積ステップにおいて、ゲート材料が第一のトレンチと第二のトレンチの中に堆積される。
一実施例では、第一のゲートと第二の接地絶縁ゲートを含むトランジスタゲートアレイを含む集積回路を形成する方法は、基板の半導電性材料の上にマスキング材料を形成するステップを含む。基板はトレンチ分離領域を含む。第一のトレンチが、第一のゲート用に、マスキング材料を通って半導電性材料中に形成される。第二の接地絶縁ゲートトレンチが、トレンチ分離領域の上にマスキング材料を通って形成される。ゲート材料が第一と第二のトレンチ内に堆積される。
他の態様と実施例も考慮される。
本発明は、電界効果トランジスタゲートを形成する方法、電界効果トランジスタを形成する方法、トランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法を含む。考察は主としてトランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路の形成に関して進めるが、当業者は本発明の態様が、一つの電界効果トランジスタだけでなく複数の電界効果トランジスタの形成にも、またそれらの一つ以上の電界効果トランジスタゲートの形成にも適用されることがわかるだろう。
最初に図１を参照すると、処理中の半導体基板が参照番号10で大まかに示されている。この文書の文脈の中では、“半導体基板”や“半導電性基板”という用語は、半導電性ウ
ェハ（単独で、もしくはその上に他の材料を含むアセンブリとしてのいずれか）や半導電性材料層（単独で、もしくは他の材料を含むアセンブリとしてのいずれか）などのバルク半導電性材料を含むが限定はされない、半導電性材料を含む任意の構造を意味するものと定義される。“基板”という用語は、上述の半導電性基板を含むが限定はされない任意の支持構造を称する。基板10は、その中に電界効果トランジスタゲートアレイが製造されるアレイエリアもしくは領域12と、ゲートアレイ領域12の周辺にある周辺回路領域14を含むように描かれている。ほんの一例として、アレイ領域12は例えばDRAM回路などのメモリ回路の製造に利用されてもよく、一方周辺回路領域14はアレイ領域12内のメモリ回路を動作／制御するための制御回路を含んでもよい。勿論、例えば論理回路、制御回路もしくはその他の回路においてゲートアレイと電界効果トランジスタを利用するなど、代わりの構成も考慮される。
基板10は例えばバルク単結晶シリコンなどの半導電性材料11を含むように描かれている。例えばSOI（semiconductor-on-insulator）基板など、既存のものかまだ開発されていないものかに関わらず、他の半導電性材料基板も勿論考慮される。半導電性材料11は、適切な１つもしくは複数の導電型と１つもしくは複数の濃度になるように、理想的に適切に、バックグラウンドドープされ、もしくはドープウェルを形成するようにドープされる。例示的な好ましいトレンチ分離領域13、15、16、17、18が半導電性基板材料11に対して製造されている。
図２を参照すると、マスキング材料20が基板10の半導電性材料11の上に形成されている。これは最深部のパッド酸化物層22（好ましい厚みの範囲の例は30オングストロームから100オングストローム）、材料22の上に受容された材料22とは異なる組成のマスキング層24（好ましい厚みの範囲の例は50オングストロームから300オングストローム）、マスキング層24とは異なる材料でマスキング層24の上に形成されたマスキング層26（好ましい厚みの範囲の例は1,000オングストロームから3,000オングストローム）を含むように描かれている。マスキング材料20のいくらかもしくは全ては犠牲的であってもよく、それによって最終的に基板から除去される。従って、マスキング材料20のいくつかの部分もしくは全ては、電気的に絶縁性か、半導電性か、もしくは導電性のいずれであってもよい。層24の好ましい材料の例は窒化ケイ素であり、一方、層26の好ましい材料の例は非ドープ二酸化ケイ素である。さらなる代わりの実施形態の例は、一例として、層24が二酸化ケイ素を含み、層26が窒化ケイ素を含むように形成する。従っていずれにしても、好ましい一実施例に過ぎないが、マスキング材料20は二酸化ケイ素と窒化ケイ素を含み、より好ましい実施形態では窒化ケイ素の上に受容された二酸化ケイ素を含む。
好ましい一実施例では、層26は外部絶縁体材料層を含むと見なすことができ、層24は内部絶縁体材料層を含むと見なすことができ、ここで外部絶縁体材料層は、別の絶縁体材料層（層22など）が内部絶縁体材料層24の内側に受容されているかどうかに関わらず、内部絶縁体材料層に対して選択的にエッチング可能である。好ましい一実施例では、外部絶縁体材料層26は内部絶縁体材料層24よりも厚く、示された好ましい一実施例では、内部絶縁体材料層24に接触する。さらに描かれた実施形態例では、外部絶縁体材料層26は少なくともそのパターニングの最後においてマスキング材料20の最も外側の材料である。さらに、一実施例においてではあるが、層24は層22よりも厚いことが好ましい。
図３を参照すると、アレイ回路トレンチ28がマスキング材料20を通って形成されている。好ましい技術の例は、一つ以上のフォトレジストもしくはその他の層（図示せず）を用いるフォトリソグラフィーパターニングとエッチングを含む。図３はそのようなフォトレジストもしくはその他の層がマスキング材料20の上から除去された様を描写しているが、そのようなもののいくらかもしくは全てが、フォトリソグラフィーが利用される図３の処理過程の終わりに残ってもよい。
図４を参照すると、半導電性材料11中にアレイ回路トレンチ30を形成するために、マスキング材料20がマスクとして利用されている。従って、好ましい一実施形態では、描写されたトレンチ28と30は単一のマスキングステップ（例えばフォトリソグラフィーを利用する）を用いて形成される。半導電性材料11内のトレンチ30の、その外表面からの好ましい深さの範囲の例は、300オングストロームから2,500オングストロームである。
図５を参照すると、ゲート誘電体材料32が半導電性材料11中のトレンチ30内に形成されている。好ましい一実施例では、ゲート誘電体材料32の少なくとも大部分が、トレンチ30内の半導電性材料11の熱酸化によって形成される。描写された実施形態例は、基本的にそのようなゲート誘電体材料の全てが熱酸化によって形成される様を描写しているが、アレイトレンチ30内の材料11の熱酸化を伴う、もしくは伴わないゲート誘電体材料の堆積も勿論考慮される。
図６を参照すると、アレイゲート材料34が、マスキング材料20内のアレイ回路トレンチ28内、および半導電性材料11内のアレイ回路トレンチ30内であって、ゲート誘電体材料32の上に堆積されている。好ましくは、アレイゲート材料34はトレンチ28と30を少なくとも充填するように堆積され、最も好ましくはそのようなトレンチを過剰充填し、またマスキング材料20を覆うようにゲート材料34を堆積する。好ましい材料34の例は導電ドープされた半導電性材料を含む（堆積中もしくは後から本来の場所にドープされる導電ドープポリシリコンなど）。導電性の金属もしくは金属化合物など、その他の導電材料も利用されてもよいが、処理過程のこの時点では好ましくない。
図７を参照すると、アレイゲート材料34の堆積後、周辺回路トレンチ36がマスキング材料20を通って形成されており、その上に材料34が受容されている描かれた実施形態では、アレイゲート材料34をも通って形成される。図７は一実施例において、例えばトレンチ分離領域の一つ以上の上に、アレイ領域12内のマスキング材料20を通って接地ゲートトレンチ37を製造する様も描写している。この文書の文脈では、接地ゲートは、少なくともいくつかのフィールド分離上に受容されるように製造された分離ゲートであり、フィールド分離領域の下もしくは周囲の寄生電界効果トランジスタ電流の形成を妨げるもしくは軽減するために、分離機能を提供するための接地電位もしくはその他の適切な電位に維持される。必要に応じて、トレンチ36、37のいくつかもしくは全てが、半導電性材料11および／またはフィールド／トレンチ分離材料の材料中にエッチング／拡張されるように製造されてもよい。
図７と８を参照すると、トレンチ36、37の好ましい実施形態は基板10の半導電性材料11を露出することが好ましい。図８はゲート誘電体層38が周辺回路トレンチ36内の露出された半導電性材料11の上に形成されている好ましい一実施例を描いている。このような層は、ほんの一例として、熱酸化によって形成されてもよく、ここでは、少なくともゲート誘電体層の大部分が酸化された半導電性材料で構成される（図示されるように）。またこのような層の形成は勿論、基板材料11の熱酸化を伴うもしくは伴わないゲート誘電体層の堆積と組み合わされてもよいし、あるいは置き換えられてもよい。さらに描かれた実施形態例では、ゲート誘電体層38が基本的にアレイゲート材料34の上（および示すように上に接して）にも形成され、かつ通常は下記に記載するようにその後その上から除去される。いずれにしても、ゲート誘電体材料38はアレイ回路トレンチ30のゲート誘電体材料32と同じかもしくは異なっていてもよく、それにより回路の異なる領域に対してゲート誘電体の最適化が可能になる。トレンチ36と37の好ましい形成の仕方は、両方の種類のトレンチの形成に共通の単一のマスキングステップ（例えばフォトリソグラフィーを利用する）で行うものである。ある実施例では、トレンチ36と37の一方もしくは両方が全く形成されなくてもよいし、あるいは形成されたとしても別の時間であってもよく、これは考えられる別の実施形態でほんの一例として下記に記載される。
いずれにしても、図７はアレイ中の接地ゲートトレンチと周辺回路トレンチが同じマスキングステップで形成される好ましい実施形態の一例を描いている。さらに、勿論接地ゲートトレンチは周辺回路領域14内にも製造されてもよい。
図９を参照すると、周辺回路ゲート材料40がマスキング材料20内の周辺回路トレンチ36内に堆積されており、また描かれた実施形態例では、アレイゲート材料34内にも形成された対応する周辺回路トレンチ内に堆積されている。ゲート材料40は材料34と同じであっても異なっていてもよく、それにより、異なるゲートに形成された導電ゲート材料の導電型および／または仕事関数の最適化が可能になる。さらに描かれた実施形態例では、周辺回路ゲート材料40が、接地ゲートの製造にも利用され、接地ゲートトレンチ37内にも堆積する。描かれた好ましい実施形態例では、周辺回路ゲート材料40は、周辺回路トレンチ36を周辺回路ゲート材料40で少なくとも充填する、また好ましくは過剰充填するような、かつ、接地ゲートトレンチ37を少なくとも充填する、また好ましくは過剰充填するような厚みに堆積される。
図１０を参照すると、アレイゲート材料34、周辺回路ゲート材料40、およびその間の誘電体層38は、それらがそのように形成されるマスキング材料20中および半導電性材料11中の各トレンチ内の各ゲート材料を分離するのに効果的なように、マスキング材料20に対して選択的に除去され、マスキング材料20を外側へ露出する。この文書の文脈では、選択的除去とは、一つの材料を別のものに対して2:1かそれ以上で除去する速度で（例えばエッチングもしくはその他の手段によって）除去することを必要とする。描かれた実施形態例では、そのような除去は、マスキング材料20内に形成された、描かれたトレンチ28、36、37内に、ゲート材料34および40を埋め込む（recess）のに効果的である。好ましい技術の例としては、化学的機械的研磨、レジストエッチバック、もしくは時間制御された化学エッチング（timed chemical etching）のいずれか一つもしくは組み合わせを含む。例えば、材料34と40がポリシリコンを含み、マスキング材料20の外層26が窒化シリコンを含む場合、図10の構造を時間制御エッチングで製造できるエッチングケミストリの例は、テトラメチル水酸化アンモニウムを含み、その後フッ化水素酸溶液への露出が続く。
図１１を参照すると、例示的なより高導電性の層42（すなわち耐熱金属、その他の金属、もしくは金属シリサイド）が堆積され、研磨もしくはエッチバックされ、その後絶縁体材料層44の堆積、その研磨もしくは別のエッチバックが続く。そのような処理によって、好ましい一実施形態例では、マスキング材料20内の埋め込まれたゲート材料34および40を絶縁体材料44で蓋をする（キャッピングする）。好ましい一実施形態では、絶縁体材料44は絶縁体材料で形成されるマスキング材料20の内層24と共通の組成である。従ってほんの一例として、材料44と24は窒化シリコンを含み、材料26は二酸化シリコンを含むが、もしくは好ましい実施形態では逆であってもよい。
図１２を参照すると、好ましい実施形態では、マスキング材料20の外層26が、内層24に対して、また埋め込まれたゲート材料34および40の上に受容されたキャッピング絶縁体材料44に対して選択的にエッチングされている。好ましい一実施例では、本発明の態様は、それが利用される際にマスキング材料の窒化シリコンを除去する前に、トレンチ内にゲート誘電体材料（例えば材料32）を形成するステップを含む。
図１３を参照すると、好ましい一実施形態では、示されるように、マスキング材料20の内部絶縁体材料層24と共通の組成であることが好ましい絶縁体材料50が基板10の上に堆積されている。
図１４を参照すると、材料50と材料24はゲート材料34、40、42の周りの絶縁側壁スペーサー52を形成するのに効果的なように異方性エッチングされている。パッド酸化層22（それが利用される時）のいくらかもしくは全ては、処理過程のこの時点もしくはそれより前に除去されてもよく、あるいはいくらかは完成した回路構造の一部として残ってもよい。いずれにしても好ましい一実施形態では、本発明の態様は、マスキング材料の少なくとも大部分を、少なくともゲート材料34が堆積された後のある時点で除去するステップを含む。最も好ましい実施形態では、電界効果トランジスタゲート、電界効果トランジスタ、トランジスタゲートアレイとゲートアレイ周辺回路を形成するそのような方法は、ゲート材料34、38、42のうちのいずれか一つもしくは組み合わせを、それらが堆積された後にフォトリソグラフィーパターニングするステップを欠くことが好ましい。
図１４はソース／ドレイン領域５６の製造を描いており、これは基板10の半導電性材料11内に形成されることが最も好ましい。ソース／ドレイン領域は、上述の処理段階のいずれかの間に、１種類または複数種類の適切な導電率向上ドーパントのイオン注入のうちの一つもしくは組み合わせによって形成されてもよい。勿論さらに、既存のものかもしくはまだ開発されていないものかに関わらず、その他のチャンネル、チャンネルストッパ、もしくはその他のインプラントが、上述の処理過程のいずれかの間に実施され得る。
勿論、別の実施形態が考察され、本発明は、他の請求項、図面、もしくは明細書に基づく限定を請求項に読み取ることなく、文字通りに表現された請求項によってのみ限定される。ほんの一例として、いくつかの別の実施形態例がここで説明される。図１５を参照すると、一番目に説明した実施形態について図４で描かれた処理過程に対応する、もしくはそれの代わりとなる半導体基板10aを描いている。必要に応じて、一番目に説明した実施形態から同じ番号が利用されており、違いは接尾語“a”もしくは異なる数字で示される。図１５は、アレイ回路トレンチ28と30が形成される同じマスキングステップにおいて、アレイ中にマスキング材料20を通って接地ゲートトレンチ37aを形成するステップを含む、基板片10aを描いている。描かれた実施形態ではさらにほんの一例として、接地ゲートトレンチ37aが形成され、トレンチ分離領域15などのトレンチ分離領域に拡張される。
図１６を参照すると、ゲート誘電体材料32が形成されており、ゲート材料34aが接地ゲートトレンチ37a内に堆積されている。
図１７を参照すると、次の処理段階が異方性エッチングされた絶縁側壁スペーサー52とソース／ドレイン領域56の製造の時点で起こっている。処理過程、材料などは、その他の点では、図１−１４の一番目に説明した実施形態で上述したようなものが好ましい。
さらにほんの一例として、基板片10bに関する処理過程の別の実施形態例が、図１８と１９を参照して説明される。必要に応じて、一番目と二番目に説明した実施形態から同じ数字が利用されており、違いは接尾語“b”もしくは異なる数字で示される。図１８は図４の処理過程順序に対応し、一つ以上の周辺回路トレンチ36bがアレイ回路トレンチ28、30の形成と同時に形成されている。これは有利なように利用されることがあり、周辺回路とアレイ回路の特定のトランジスタが同じ導電型および／または同じ仕事関数および／またはその他の所望の特性であることが望ましい。
図１９は、ほんの一例として、接地ゲートトレンチ37bおよび別の周辺回路トレンチ36bを形成するために、次に続くゲート誘電体32の製造、ゲート材料34bの堆積、さらにその後に続くマスキング材料20bとゲート材料34bのパターニングを描いている。従って、周辺回路トレンチのいくつかは、アレイ回路トレンチの形成と同時に形成されてもよい。次に続く処理過程は、例えば図８−１４に対して描かれ説明された処理過程と同じように、もしくはその他の方法で起こってもよい。
図２０はほんの一例として、基板片10cに関する別の処理過程の例を描いている。必要に応じて上述の実施形態から同じ数字が利用されており、違いは接尾語“c”もしくは異なる数字で示される。図２０は、アレイトレンチ28、30が、描かれた断面の任意の他のライントレンチの製造とは別のマスキングステップを用いて製造されている処理過程を描いている。それに続いて、接地ゲート絶縁トレンチ37と一つの周辺回路ゲートトレンチ70が共通のマスキングステップで製造されており、ゲート材料40cがその上に堆積される。その後、別のマスキングがマスキング材料20とその前に堆積されたゲート材料を通って行われ、別の周辺回路トレンチ74が形成される。ゲート誘電体71が形成されている（例えばゲート誘電体材料の製造に関する上述の処理過程のいずれかによって）。続いて、ゲート材料76が堆積されるが、ゲート材料76は上述のゲート材料の例のいずれかと同じであっても異なっていてもよい。処理過程は、その他の点では、例えば図８−１４に対して描かれ説明された上述の実施形態と同じかもしくは異なって理想的にその後進行し得る。
本発明の態様は、基板の半導電性材料の上にマスキング材料を形成するステップを含む、電界効果トランジスタゲートの形成方法も包含し、ここで基板はトレンチ分離領域を含む。ほんの一例として、実施形態例が上記に記載される。共通のマスキングステップにおいて、第一のトレンチはマスキング材料を通って半導電性材料中に形成され、第二の接地絶縁ゲートトレンチはフィールド分離領域の上にマスキング材料を通って形成される。そのような好ましい実施例でのマスキングステップはフォトリソグラフィーを含む。さらに一実施例では、第二の接地絶縁ゲートトレンチは、前述の共通のマスキングステップの間にフィールド分離領域内に拡張するように製造されてもよい。
その後共通の堆積ステップにおいて、ゲート材料が第一のトレンチと第二のトレンチ内に堆積される。そのような共通の堆積ステップは、第一と第二のトレンチをゲート材料で少なくとも充填することが好ましく、過剰充填することがより好ましい。好ましい一実施例では、マスキング材料の少なくとも大部分がゲート材料の堆積後に除去される。好ましい一実施例では、処理過程は、ゲート材料の堆積後にそのフォトリソグラフィーパターニングを全く伴わない。一実施例では、堆積されたゲート材料はマスキング材料をゲート材料で覆い、処理過程はさらに、第一と第二のトレンチ内のゲート材料を分離するのに効果的なように、ゲート材料をマスキング材料に対し選択的に除去してマスキング材料を露出するステップを含む。
一実施例では、本発明の態様は、第一のゲートと第二の接地絶縁ゲートを含むトランジスタゲートアレイを含む集積回路を形成する方法を包含する。マスキング材料は基板の半導電性材料の上に形成され、基板はトレンチ分離領域を含む。第一のトレンチは第一のゲート用にマスキング材料を通って半導電性材料中に形成される。第二の接地絶縁ゲートトレンチは第二の接地絶縁ゲート用にフィールド分離領域の上にマスキング材料を通って形成される。ゲート材料は第一と第二のトレンチ内に堆積される。
第一と第二のトレンチは、同時に、もしくは例えば他方の前もしくは後のいずれかなど、異なる時に形成されてもよい。第二のトレンチはフィールド分離領域内に形成されてもよいし、あるいはその外側のみに受容されてもよい。
第一と第二のトレンチ内のゲート材料の堆積は、同じ堆積ステップで起こってもよいし、もしくは異なる堆積ステップで起こってもよい。さらに、第一と第二のトレンチ内のゲート材料の堆積の一部が同じ堆積ステップで起こってもよいし、第一と第二のトレンチ内のゲート材料の堆積の別の一部が異なる堆積ステップで起こってもよい。いずれにしても、ゲート材料の堆積が第一と第二のトレンチをゲート材料で少なくとも充填することが好ましく、過剰充填することがさらにより好ましい。処理過程は、その他の点では、他の実施形態について上記で説明されたようなものが好ましい。
本発明の好ましい実施形態は、以下の添付の図面を参照して先に記載される。
本発明の態様に従う処理過程における半導体基板片の断面図である。 図１によって示される処理段階の後の処理段階における図１の基板片の図である。 図２によって示される処理段階の後の処理段階における図２の基板片の図である。 図３によって示される処理段階の後の処理段階における図３の基板片の図である。 図４によって示される処理段階の後の処理段階における図４の基板片の図である。 図５によって示される処理段階の後の処理段階における図５の基板片の図である。 図６によって示される処理段階の後の処理段階における図６の基板片の図である。 図７によって示される処理段階の後の処理段階における図７の基板片の図である。 図８によって示される処理段階の後の処理段階における図８の基板片の図である。 図９によって示さる処理段階の後の処理段階における図９の基板片の図である。 図１０によって示される処理段階の後の処理段階における図１０の基板片の図である。 図１１によって示される処理段階の後の処理段階における図１１の基板片の図である。 図１２によって示される処理段階の後の処理段階における図１２の基板片の図である。 図１３によって示される処理段階の後の処理段階における図１３の基板片の図である。 本発明の態様に従う処理過程における代わりの実施形態の半導体基板片の断面図である。 図１５によって示される処理段階の後の処理段階における図１５の基板片の図である。 図１６によって示される処理段階の後の処理段階における図１６の基板片の図である。 本発明の態様に従う処理過程における別の代わりの実施形態の半導体基板片の断面図である。 図１８によって示される処理段階の後の処理段階における図１８の基板片の図である。 本発明の態様に従う処理過程におけるさらに別の代わりの実施形態の半導体基板片の断面図である。

Claims (9)

  1. 電界効果トランジスタを形成する方法であって、
    基板の半導電性材料の上にマスキング材料を形成するステップであって、前記マスキング材料は、前記基板の上方を覆う内部絶縁体材料層と、該内部絶縁体材料層の上方を覆う外部絶縁体材料層とを含み、前記外部絶縁体材料層は前記内部絶縁体材料層に対して選択的にエッチング可能である、ステップと、
    前記マスキング材料を貫通し且つ前記半導電性材料中へと延びるトレンチを形成するステップと、
    前記半導電性材料中の前記トレンチ内にゲート誘電体材料を形成するステップと、
    前記マスキング材料中の前記トレンチ内、および前記半導電性材料中の前記トレンチ内であって、前記ゲート誘電体材料上に、ゲート材料を堆積するステップと、
    前記マスキング材料に対して前記ゲート材料の一部を選択的に除去して、残されたゲート材料の上面が前記マスキング材料の上面よりも低くなるように、前記残されたゲート材料を前記マスキング材料中の前記トレンチ内に埋め込むステップと、
    前記マスキング材料中の前記トレンチ内の前記埋め込まれたゲート材料を、前記内部絶縁体材料層と共通の組成の絶縁体材料でキャッピングするステップと、
    前記内部絶縁体材料層と、前記埋め込まれたゲート材料の上に受容された前記キャッピング絶縁体材料とに対して、選択的に前記外部絶縁体材料層をエッチングするステップと、
    前記外部絶縁体材料層のエッチング後、前記内部絶縁体材料層と共通の組成の絶縁体材料を堆積するステップと、
    前記内部絶縁体材料層と共通の組成の前記絶縁体材料を異方性エッチングして、前記ゲート材料の周囲に絶縁側壁スペーサーを形成するステップと、
    ソース／ドレイン領域を形成するステップと、
    を含む方法。
  2. 前記外部絶縁体材料層が前記内部絶縁体材料層よりも厚いことを特徴とする、請求項１の方法。
  3. 前記外部絶縁体層材料が前記内部絶縁体材料層に接触することを特徴とする、請求項１の方法。
  4. 前記外部絶縁体材料層が前記マスキング材料の最も外側の材料であることを特徴とする、請求項１の方法。
  5. 前記マスキング材料は、前記基板の上であって且つ前記内部絶縁体材料層の下に受容されたパッド酸化物層をさらに含む、請求項１の方法。
  6. トランジスタゲートアレイと、前記ゲートアレイの周辺回路とを含む集積回路を形成する方法であって、
    基板の半導電性材料の上にマスキング材料を形成するステップであって、前記マスキング材料は、前記基板の上方を覆う内部絶縁体材料層と、該内部絶縁体材料層の上方を覆う外部絶縁体材料層とを含み、前記外部絶縁体材料層は前記内部絶縁体材料層に対して選択的にエッチング可能である、ステップと、
    前記マスキング材料を貫通し且つ前記半導電性材料中へと延びるアレイ回路トレンチを形成するステップと、
    前記マスキング材料中の前記アレイ回路トレンチ内と、前記半導電性材料中の前記アレイ回路トレンチ内に、アレイゲート材料を堆積するステップと、
    前記アレイゲート材料を堆積した後、前記マスキング材料を貫通し且つ前記半導電性材料中へと延びる周辺回路トレンチを形成するステップと、
    前記マスキング材料中の前記周辺回路トレンチ内に周辺回路ゲート材料を堆積するステップと、
    前記マスキング材料に対して前記アレイゲート材料の一部を選択的に除去して、残されたアレイゲート材料の上面が前記マスキング材料の上面よりも低くなるように、前記残されたアレイゲート材料を前記マスキング材料中の前記アレイ回路トレンチ内に埋め込み、かつ、前記マスキング材料に対して前記周辺回路ゲート材料の一部を選択的に除去して、残された周辺回路ゲート材料の上面が前記マスキング材料の上面よりも低くなるように、前記残された周辺回路ゲート材料を前記マスキング材料中の前記周辺回路トレンチ内に埋め込むステップと、
    前記マスキング材料中の前記アレイ回路トレンチ内の前記埋め込まれたアレイゲート材料と、前記マスキング材料中の前記周辺回路トレンチ内の前記埋め込まれた周辺回路ゲート材料とを、前記内部絶縁体材料層と共通の組成の絶縁体材料でキャッピングするステップと、
    前記内部絶縁体材料層と、前記埋め込まれたアレイゲート材料及び前記埋め込まれた周辺回路ゲート材料の上に受容された前記キャッピング絶縁体材料とに対して、選択的に前記外部絶縁体材料層をエッチングするステップと、
    前記外部絶縁体材料層のエッチング後、前記内部絶縁体材料層と共通の組成の絶縁体材料を堆積するステップと、
    前記内部絶縁体材料層と共通の組成の前記絶縁体材料を異方性エッチングして、前記アレイゲート材料および前記周辺回路ゲート材料の周囲に絶縁側壁スペーサーを形成するステップと、
    を含む方法。
  7. トランジスタゲートアレイと前記ゲートアレイの周辺回路とを含む集積回路を形成する方法であって、
    基板の半導電性材料の上にマスキング材料を形成するステップであって、前記マスキング材料は、前記基板の上方を覆う内部絶縁体材料層と、該内部絶縁体材料層の上方を覆う外部絶縁体材料層とを含み、前記外部絶縁体材料層は前記内部絶縁体材料層に対して選択的にエッチング可能である、ステップと、
    前記マスキング材料を貫通し且つ前記半導電性材料中へと延びるアレイ回路トレンチを形成するステップと、
    前記マスキング材料中の前記アレイ回路トレンチ内と、前記半導電性材料中の前記アレイ回路トレンチ内に、アレイゲート材料を堆積するステップと、
    前記アレイゲート材料を貫通し且つ前記マスキング材料を貫通し且つ前記半導電性材料中へと延びる周辺回路トレンチを形成するステップと、
    前記アレイゲート材料内および前記マスキング材料内の前記周辺回路トレンチ内に周辺回路ゲート材料を堆積するステップと、
    前記マスキング材料に対して前記アレイゲート材料の一部を選択的に除去して、残されたアレイゲート材料の上面が前記マスキング材料の上面よりも低くなるように、前記残されたアレイゲート材料を前記マスキング材料中の前記アレイ回路トレンチ内に埋め込み、かつ、前記マスキング材料に対して前記周辺回路ゲート材料の一部を選択的に除去して、残された周辺回路ゲート材料の上面が前記マスキング材料の上面よりも低くなるように、前記残された周辺回路ゲート材料を前記マスキング材料中の前記周辺回路トレンチ内に埋め込むステップと、
    前記マスキング材料中の前記アレイ回路トレンチ内の前記埋め込まれたアレイゲート材料と、前記マスキング材料中の前記周辺回路トレンチ内の前記埋め込まれた周辺回路ゲート材料とを、前記内部絶縁体材料層と共通の組成の絶縁体材料でキャッピングするステップと、
    前記内部絶縁体材料層と、前記埋め込まれたアレイゲート材料及び前記埋め込まれた周辺回路ゲート材料の上に受容された前記キャッピング絶縁体材料とに対して、選択的に前記外部絶縁体材料層をエッチングするステップと、
    前記外部絶縁体材料層のエッチング後、前記内部絶縁体材料層と共通の組成の絶縁体材料を堆積するステップと、
    前記内部絶縁体材料層と共通の組成の前記絶縁体材料を異方性エッチングして、前記アレイゲート材料および前記周辺回路ゲート材料の周囲に絶縁側壁スペーサーを形成するステップと、
    を含む方法。
  8. 電界効果トランジスタゲートを形成する方法であって、
    基板の半導電性材料の上にマスキング材料を形成するステップであって、前記基板がトレンチ分離領域を含み、前記マスキング材料は、前記基板の上方を覆う内部絶縁体材料層と、該内部絶縁体材料層の上方を覆う外部絶縁体材料層とを含み、前記外部絶縁体材料層は前記内部絶縁体材料層に対して選択的にエッチング可能である、ステップと、
    前記マスキング材料を貫通し且つ前記半導電性材料中へと延びる第一のトレンチを形成し、かつ、それと同時に、前記トレンチ分離領域上の前記マスキング材料を貫通し且つ前記トレンチ分離領域中へと延びる第二の接地絶縁ゲートトレンチを形成するステップと、
    前記第一のトレンチ内にゲート材料を堆積し、かつ、それと同時に、前記第二のトレンチ内にゲート材料を堆積するステップと、
    前記マスキング材料に対して前記ゲート材料の一部を選択的に除去して、残されたゲート材料の上面が前記マスキング材料の上面よりも低くなるように、前記残されたゲート材料を前記マスキング材料中の前記第一及び第二のトレンチ内に埋め込むステップと
    前記マスキング材料中の前記第一のトレンチ内の前記埋め込まれたゲート材料と、前記マスキング材料中の前記第二のトレンチ内の前記埋め込まれたゲート材料とを、前記内部絶縁体材料層と共通の組成の絶縁体材料でキャッピングするステップと、
    前記内部絶縁体材料層と、前記埋め込まれたゲート材料の上に受容された前記キャッピング絶縁体材料とに対して、選択的に前記外部絶縁体材料層をエッチングするステップと、
    前記外部絶縁体材料層のエッチング後、前記内部絶縁体材料層と共通の組成の絶縁体材料を堆積するステップと、
    前記内部絶縁体材料層と共通の組成の前記絶縁体材料を異方性エッチングして、前記ゲート材料の周囲に絶縁側壁スペーサーを形成するステップと、
    を含む方法。
  9. 第一のゲートと第二の接地絶縁ゲートとを含むトランジスタゲートアレイを含む集積回路を形成する方法であって、
    基板の半導電性材料の上にマスキング材料を形成するステップであって、前記基板がトレンチ分離領域を含み、前記マスキング材料は、前記基板の上方を覆う内部絶縁体材料層と、該内部絶縁体材料層の上方を覆う外部絶縁体材料層とを含み、前記外部絶縁体材料層は前記内部絶縁体材料層に対して選択的にエッチング可能である、ステップと、
    前記第一のゲート用に、前記マスキング材料を貫通し且つ前記半導電性材料中へと延びる第一のトレンチを形成するステップと、
    前記第二の接地絶縁ゲート用に、前記トレンチ分離領域上の前記マスキング材料を貫通し且つ前記トレンチ分離領域中へと延びる第二の接地絶縁ゲートトレンチを形成するステップと、
    前記第一および第二のトレンチ内にゲート材料を堆積するステップと、
    前記マスキング材料に対して前記ゲート材料の一部を選択的に除去して、残されたゲート材料の上面が前記マスキング材料の上面よりも低くなるように、前記残されたゲート材料を前記マスキング材料中の前記第一及び第二のトレンチ内に埋め込むステップと、
    前記マスキング材料中の前記第一のトレンチ内の前記埋め込まれたゲート材料と、前記マスキング材料中の前記第二のトレンチ内の前記埋め込まれたゲート材料とを、前記内部絶縁体材料層と共通の組成の絶縁体材料でキャッピングするステップと、
    前記内部絶縁体材料層と、前記埋め込まれたゲート材料の上に受容された前記キャッピング絶縁体材料とに対して、選択的に前記外部絶縁体材料層をエッチングするステップと、
    前記外部絶縁体材料層のエッチング後、前記内部絶縁体材料層と共通の組成の絶縁体材料を堆積するステップと、
    前記内部絶縁体材料層と共通の組成の前記絶縁体材料を異方性エッチングして、前記ゲート材料の周囲に絶縁側壁スペーサーを形成するステップと、
    を含む方法。
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