KR100304717B1 - 트렌치형게이트를갖는반도체장치및그제조방법 - Google Patents
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Abstract
트렌치형 게이트를 갖는 반도체장치 및 그 제조방법에 대해 기재되어 있다. 이 반도체장치는, 반도체기판에 형성된 트렌치와, 트렌치의 내벽에 형성된 게이트 절연막과, 트렌치를 채우며, 게이트 절연막에 의해 반도체기판과 절연되도록 형성된 게이트, 및 게이트 절연막과 게이트 사이에 형성되며, 게이트로부터 게이트 절연막으로의 불순물의 이동을 방지하기 위한 장벽층을 구비하여 이루어진다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 트렌치형 게이트를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
최근 응용 기기의 대형화·대용량화 추세에 따라 높은 브레이크다운 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는 전력제어용 반도체 소자의 필요성이 대두되고 있다. 이러한 전력 제어용 반도체 소자는 정상동작 상태에서 전력의 손실이 매우 작아야 하며, 시스템의 소형화 경향에 따라 점차 소형화되고 있다.
이와 같은 전력제어용 반도체 소자로는, 통상 플래너 확산(planar diffusion) 기술을 이용한 디모스펫(DMOSFET) 구조가 사용되었으나, 최근에는 반도체기판을 소정 깊이 식각하여 트렌치를 형성하고 그 내부를 게이트 도전층으로 매립하는 트렌치 게이트형의 MOSFET 구조가 연구되고 있다.
도 1은 종래의 트렌치 게이트 구조의 전력 MOSFET을 도시한 단면도이다.
도 1에서, 도면부호 "10"은 제1 도전형의 불순물이 고농도로 도우프된 N+반도체기판, "12"는 N_에피택셜층, "14"는 제2 도전형의 불순물이 저농도로 도우프된 P-바디영역(body region), "16"은 N+소오스영역, "18"은 게이트절연막, "20"은 폴리실리콘이 매립된 트렌치형의 게이트, "22"는 층간절연막, "24"는 상기 N+소오스영역과 접속된 소오스전극, 그리고 "26"은 상기 게이트와 접속된 게이트전극을 각각 나타낸다.
종래에는, 게이트에서의 신호의 지연을 줄이기 위하여, 반도체기판에 트렌치를 형성한 후 그 내부를 고농도로 도우프된 폴리실리콘으로 매립하거나, 도우프되지 않은 폴리실리콘을 매립한 후 후속 공정으로 포클(POCl3)을 침적하거나 또는 인(P)을 이온주입하는 방법으로 폴리실리콘을 도우프시켜 게이트를 형성하였다.
이러한 게이트 형성방법에서는 여러 단계의 공정을 진행하는 동안에, 게이트 산화막과 폴리실리콘의 계면 또는 게이트 산화막 내에 양전하(positive charge)로 작용하는 많은 양의 이온화된 불순물, 예를 들어 인(P) 이온들이 쌓이게 된다. 이 경우, 게이트에 음(negative)의 바이어스를 인가할 때 이온화된 양의 이온으로 인해 300Å 이상의 두꺼운 게이트 산화막을 사용하는 대부분의 전력 MOSFET에서 낮은 전압에서 전형적인 파울러-노드하임 터널링(Fowler-Nordheim Tunneling)을 따르지 않는, 게이트 절연막을 통한 누설전류가 증가한다. 이러한 현상은 게이트 산화막 내에 쌓이는 이온의 양이 많을수록 더욱 심화된다.
특히, 트렌치 구조의 게이트를 사용하는 전력 MOSFET은 트렌치의 모서리 부분의 산화막이 얇게 형성되는 산화막 씨닝(thinning) 현상이 나타나는 구조적인 문제로 인해, 게이트 전극에 음의 바이어스가 인가될 때 낮은 전압에서 누설전류가 발생되는 현상이 심해 게이트 산화막의 신뢰성에 심각한 악영향을 미치고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 게이트 절연막과 게이트의 계면 또는 게이트절연막 내에 이온화된 불순물 원자가 쌓이는 것을 억제하여 누설전류를 최소화할 수 있으며 게이트 절연막의 특성을 향상시킬 수 있는 반도체 장치및 그 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 구조를 이용하여 고내압 구조를 실현할 수 있는 전력 반도체장치 및 그 제조방법을 제공하는 것이다.
도 1은 종래의 트렌치 게이트 구조의 전력 MOSFET을 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 의한 트렌치형 게이트를 갖는 반도체 장치를 도시한 단면도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 의한 트렌치형 게이트를 갖는 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30.....반도체기판 12, 32.....에피택셜층
14, 34.....바디영역(body region) 16, 36.....소오스영역
18, 38.....게이트절연막 20, 44......게이트
22, 46.....층간절연막 24, 50.....소오스전극
26, 48.....게이트전극 40.....장벽층
42.....실리사이드막
상기 과제를 이루기 위하여 본 발명에 의한 반도체장치는, 반도체기판에 형성된 트렌치; 상기 트렌치의 내벽에 형성된 게이트 절연막; 상기 트렌치를 채우며, 상기 게이트 절연막에 의해 상기 반도체기판과 절연되도록 형성된 게이트; 및 상기 게이트 절연막과 상기 게이트 사이에 형성되며, 상기 게이트로부터 게이트 절연막으로의 불순물의 이동을 방지하기 위한 장벽층을 구비하는 것을 특징으로 한다.
상기 게이트는 불순물이 도우프된 폴리실리콘으로 이루어지고, 상기 장벽층은 내화성금속(refractory metal)으로 이루어진다. 이 때, 상기 내화성금속은 티타늄(Ti), 바나디움(V), 크롬(Cr), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 하프뮴(Hf), 탄탈륨(Ta) 및 텅스텐(W)으로 이루어진 그룹에서 선택된 어느 하나이다.
그리고, 상기 게이트와 장벽층 사이에 상기 게이트의 저항을 감소시키기 위한 실리사이드막을 더 구비할 수도 있는데, 이 때 상기 실리사이드막은 상기 장벽층을 구성하는 물질을 포함하는 실리사이드인 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 전력 반도체장치는, 제1 도전형의 반도체기판; 상기 반도체기판에 형성된 제2 도전형의 반도체영역; 상기 반도체영역의 표면에 형성된 제1 도전형의 소오스영역; 상기 소오스영역 및 반도체영역을 관통하도록 형성된 트렌치 내에 형성되며, 게이트 절연막에 의해 상기 반도체기판과 절연되도록 형성된 게이트; 상기 게이트 절연막과 상기 게이트 사이에 형성되며, 상기 게이트로부터 게이트 절연막으로의 불순물의 이동을 방지하기 위한 장벽층; 상기 반도체기판 상에 형성된 층간절연막; 상기 층간절연막에 형성된 콘택홀을 통해 상기 게이트와 접속하는 게이트전극; 및 상기 층간절연막에 형성된 콘택홀을 통해 상기 소오스영역과 접속하는 소오스전극을 구비하는 것을 특징으로 한다.
상기 게이트는 불순물이 도우프된 폴리실리콘으로 이루어지고, 상기 장벽층은 내화성금속(refractory metal)으로 이루어진다. 이 때, 상기 내화성금속은 티타늄(Ti), 바나디움(V), 크롬(Cr), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 하프뮴(Hf), 탄탈륨(Ta) 및 텅스텐(W)으로 이루어진 그룹에서 선택된 어느 하나이다.
그리고, 상기 게이트와 장벽층 사이에 상기 게이트의 저항을 감소시키기 위한 실리사이드막을 더 구비할 수도 있는데, 이 때 상기 실리사이드막은 상기 장벽층을 구성하는 물질을 포함하는 실리사이드인 것이 바람직하다.
상기 과제를 이루기 위한 본 발명에 의한 반도체장치의 제조방법은, 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에, 장벽층을 형성하는 단계; 및 상기 장벽층이 형성된 트렌치를 채우는 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 장벽층은 내화성금속(refractory metal)으로 형성하고, 상기 게이트는 불순물이 도우프된 폴리실리콘으로 형성한다.
상기 게이트를 형성하는 단계는, 상기 장벽층이 형성된 결과물 상에 불순물이 도우프된 폴리실리콘막을 형성하는 단계; 및 상기 결과물을 열처리함으로써, 상기 장벽층 상에 실리사이드막과 게이트를 형성하는 단계로 이루어진다.
상기 다른 과제를 이루기 위한 본 발명에 의한 전력 반도체장치의 제조방법은, 제1 도전형의 반도체기판에 제2 도전형의 반도체영역을 형성하는 단계; 상기 반도체영역의 상측에 제1 도전형의 소오스영역을 형성하는 단계; 상기 반도체기판의 소정 영역에 트렌치를 형성하는 단계; 트렌치가 형성된 상기 반도체기판 상에, 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에, 장벽층을 형성하는 단계; 상기 장벽층이 형성된 트렌치를 채우는 게이트를 형성하는 단계; 게이트가 형성된 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 패터닝하여 상기 소오스영역 및 게이트를 노출시키는 단계; 및 상기 소오스영역 및 게이트와 각각 접속된 소오스전극 및 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 장벽층은 내화성금속(refractory metal)으로 형성하고, 상기 게이트는 불순물이 도우프된 폴리실리콘으로 형성한다.
그리고, 상기 게이트를 형성하는 단계는, 상기 장벽층이 형성된 결과물 상에 불순물이 도우프된 폴리실리콘막을 형성하는 단계, 및 상기 결과물을 열처리함으로써, 상기 장벽층 상에 실리사이드막과 게이트를 형성하는 단계로 이루어진다.
본 발명에 따르면, 게이트 절연막과 게이트의 계면 또는 게이트절연막 내에 이온화된 불순물 원자가 쌓이는 것을 억제하여 누설전류를 최소화할 수 있으며, 게이트절연막의 파괴 등을 방지하여 게이트절연막의 특성을 향상시킬 수 있다. 또한, 상기 장벽층과 게이트 사이에 형성된 실리사이드막으로 인해 게이트 저항을 낮출 수 있으므로, 게이트에서의 신호의 지연을 상당히 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 2는 본 발명에 의한 트렌치형 게이트를 갖는 반도체 장치의 일 예를 도시한 것으로, 전력 MOSFET의 단면을 나타낸다. 실시예를 설명함에 있어서, 제1 도전형을 N형, 제2 도전형을 P형으로 한정하여 설명하기로 한다.
도 2를 참조하면, 제1 도전형의 불순물이 고농도로 도우프된 N+반도체기판(30) 및 상기 반도체기판 상에 형성된 저농도(N-)의 에피택셜층(32)을 바닥층으로 하여 제2 도전형의 P-바디영역(34)이 형성되어 있으며, 상기 P-바디영역(34)의 상측에는 제1 도전형의 불순물이 고농도로 도우프된 N+소오스영역(36)이 형성되어 있다.
그리고, 상기 N+소오스영역(36) 및 P-바디영역(34)을 관통하여 N-에피택셜층(32)의 일부까지 연장되도록 트렌치가 형성되어 있으며, 상기 트렌치와 기판표면을 덮도록 게이트절연막(38)이 형성되어 있다. 상기 게이트절연막(38) 위에는 장벽층(40), 실리사이드막(42) 그리고 게이트(44)가 차례로 적층, 형성되어 있다.
상기 장벽층(40)은 예를 들어 티타늄(Ti), 바나디움(V), 크롬(Cr), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 하프뮴(Hf), 탄탈륨(Ta), 또는 텅스텐(W)과 같은 내화성금속으로 이루어져 있으며, 상기 게이트(44)로부터 상기 게이트절연막(38)으로 불순물중 양이온들이 이동하여 쌓이는 것을 방지하는 역할을 한다.
그리고, 상기 게이트는 예를 들어 불순물이 도우프된 폴리실리콘으로 이루어져 있으며, 상기 장벽층(40)과 게이트(44) 사이에 형성된 실리사이드막(42)은 게이트의 저항을 줄여 소자의 동작속도를 향상시키기 위한 것이다.
상기 층간절연막(46)에 형성된 콘택홀을 통해 상기 게이트(44)와 접속하는 게이트전극(48)과 상기 소오스영역(38)과 접속하는 소오스전극(50)이 형성되어 있다.
도 3 내지 도 6은 본 발명의 일 실시예에 의한 트렌치형 게이트를 갖는 반도체 장치의 제조방법을 설명하기 위한 단면도로서, 도 2에 도시된 트렌치 게이트 구조의 전력 MOSFET의 제조공정을 나타낸다.
도 3을 참조하면, 제1 도전형, 예를 들어 N형의 불순물이 고농도로 도우프된 반도체기판(30)상에 저농도의 N-에피택셜층(32)을 형성한 다음, 상기 N-에피택셜층(32) 상에 얇은 산화막(도시되지 않음)을 형성한다. 이 산화막은 후속 공정에서 형성될 마스크용 질화막과 상기 반도체기판의 열팽창 계수의 차이에 따른 스트레스를 완화하기 위한 버퍼층(buffer layer)으로서, 경우에 따라 생략할 수도 있다.
이어서, 상기 산화막(도시되지 않음)의 전면에, 소정의 식각공정에서 상기 산화막과 식각선택비를 갖는 절연막, 예를 들어 질화막을 증착한 다음, 통상의 사진식각 공정으로 상기 질화막을 패터닝하여 마스크용 질화막패턴(도시되지 않음)을 형성한다. 다음에, 상기 질화막 패턴(도시되지 않음)을 이온주입 마스크로 사용하여 상기 N-에피택셜층(32)에 상기 반도체기판과 반대 도전형, 예를 들어 P형의 불순물을 저농도로 이온주입한다. 이어서, 소정의 열처리를 실시하여 상기 이온주입된 불순물을 확산시킴으로써, N-에피택셜층(32)에 P-바디영역을 형성한다.
도 4를 참조하면, P-바디영역을 형성한 방법과 마찬가지로 통상의 사진공정과 이온주입 공정을 실시하여 상기 P-바디영역(34)에 N+소오스영역(36)을 형성한다. 다음에, 통상의 사진공정을 이용하여 트렌치가 형성될 영역을 오픈(open)시키는 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 이 포토레지스트 패턴을 이용하여 N+소오스영역(36) 및 P-바디영역(34)이 형성되어 있는 N-에피택셜층(32)을 소정 깊이 식각하여 트렌치를 형성한다.
도 5를 참조하면, 트렌치가 형성된 반도체기판의 전면에 얇은 산화막을 형성하여 게이트절연막(38)을 형성한다. 이어서, 상기 게이트절연막(38) 상에, 스퍼터링(sputtering), 물리적 기상 증착(Physical Vapor Deposition; PVD) 또는 화학 기상 증착(Chemical Vapor Deposition; CVD)과 같은 통상의 증착법을 사용하여 약 300Å ∼ 600Å 정도의 티타늄(Ti)과 같은 내화성금속을 증착하여 게이트로부터 게이트절연막(38)으로 이온들이 이동하여 쌓이는 것을 방지하기 위한 장벽층(40)을 형성한다.
다음에, 상기 장벽층(40) 상에 N형의 불순물이 고농도로 도우프된 폴리실리콘(44)을 증착하여 상기 트렌치를 매립한 후, 게이트 저항의 감소를 위해 800℃ 이상의 온도에서 어닐링을 실시한다. 이렇게 하면, 상기 내화성금속으로 이루어진 장벽층(40)과 폴리실리콘막(44)의 계면에서 내화성금속과 실리콘의 화합물인 실리사이드(42)가 형성된다. 이 때, 도우프되지 않은 폴리실리콘을 사용하여 트렌치를 매립할 경우에는, 폴리실리콘 증착 후 포클(POCl3)을 침적할 때 실리사이드가 형성되도록 한다.
도 6을 참조하면, 게이트가 형성된 반도체기판 상에, 예를 들어 PSG(Phosphorus Silicate Glass) 또는 BPSG(Boro-Phosphorus Silicate Glass)와 같은 절연막을 증착하여 트랜지스터를 다른 도전층과 절연시키기 위한층간절연막(46)을 형성한다. 다음에, 통상의 사진식각 공정으로 상기 층간절연막(46)을 식각하여 소오스영역(36) 및 게이트(44)를 노출시키는 콘택홀을 형성한다.
이어서, 상기 층간절연막(46)의 평탄화를 위하여 열처리를 실시하는데, 이 열처리 공정은 콘택 형성공정 전에 실시할 수도 있다.
다음, 콘택홀이 형성된 결과물의 전면에 금속막을 증착한 다음 통상의 사진식각 공정으로 상기 금속막을 패터닝함으로써, 게이트전극(48) 및 소오스전극(50)을 형성한다. 이후의 공정은 통상의 MOSFET 제조공정과 동일하게 이루어진다.
이상 N+소오스영역을 갖는 MOSFET의 경우에 대해서 설명하였으나, P+소오스영역을 갖는 MOSFET의 경우도 본 발명의 사상을 적용할 수 있다.
상술한 본 발명에 의한 반도체장치 및 그 제조방법에 따르면, 게이트절연막과 게이트 사이에 장벽층을 형성함으로써, 게이트 절연막과 게이트의 계면 또는 게이트절연막 내에 이온화된 불순물 원자가 쌓이는 것을 억제하여 누설전류를 최소화할 수 있으며, 게이트절연막의 파괴 등을 방지하여 게이트절연막의 특성을 향상시킬 수 있다.
또한, 상기 장벽층과 게이트 사이에 실리사이드막을 형성함으로써 게이트 저항을 낮출 수 있으므로, 게이트에서의 신호의 지연을 상당히 줄일 수 있다.
Claims (18)
- 반도체기판에 형성된 트렌치;상기 트렌치의 내벽에 형성된 게이트 절연막;상기 트렌치를 채우며, 상기 게이트 절연막에 의해 상기 반도체기판과 절연되도록 형성된 게이트; 및상기 게이트 절연막과 상기 게이트 사이에 형성되며, 상기 게이트로부터 게이트 절연막으로의 불순물의 이동을 방지하기 위한 금속 장벽층을 구비하는 것을 특징으로 하는 트렌치형 게이트를 갖는 트랜지스터.
- 제1항에 있어서, 상기 게이트는 불순물이 도우프된 폴리실리콘으로 이루어지고,상기 장벽층은 내화성금속(refractory metal)으로 이루어진 것을 특징으로 하는 트렌치형 게이트를 갖는 트랜지스터.
- 제2항에 있어서, 상기 내화성금속은,티타늄(Ti), 바나디움(V), 크롬(Cr), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 하프뮴(Hf), 탄탈륨(Ta) 및 텅스텐(W)으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 트렌치형 게이트를 갖는 트랜지스터.
- 제1항에 있어서, 상기 게이트와 장벽층 사이에,상기 게이트의 저항을 감소시키기 위한 실리사이드막을 더 구비하는 것을 특징으로 하는 트렌치형 게이트를 갖는 트랜지스터.
- 제4항에 있어서, 상기 실리사이드막은,상기 장벽층을 구성하는 물질을 포함하는 실리사이드인 것을 특징으로 하는 트렌치형 게이트를 갖는 트랜지스터.
- 제1 도전형의 반도체기판;상기 반도체기판에 형성된 제2 도전형의 반도체영역;상기 반도체영역의 표면에 형성된 제1 도전형의 소오스영역;상기 소오스영역 및 반도체영역을 관통하도록 형성된 트렌치 내에 형성되며, 게이트 절연막에 의해 상기 반도체기판과 절연되도록 형성된 게이트;상기 게이트 절연막과 상기 게이트 사이에 형성되며, 상기 게이트로부터 게이트 절연막으로의 불순물의 이동을 방지하기 위한 금속 장벽층;상기 반도체기판 상에 형성된 층간절연막;상기 층간절연막에 형성된 콘택홀을 통해 상기 게이트와 접속하는 게이트전극; 및상기 층간절연막에 형성된 콘택홀을 통해 상기 소오스영역과 접속하는 소오스전극을 구비하는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 장치.
- 제6항에 있어서, 상기 게이트는 불순물이 도우프된 폴리실리콘으로 이루어지고,상기 장벽층은 내화성금속(refractory metal)으로 이루어진 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 장치.
- 제7항에 있어서, 상기 내화성금속은,티타늄(Ti), 바나디움(V), 크롬(Cr), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 하프뮴(Hf), 탄탈륨(Ta) 및 텅스텐(W)으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 장치.
- 제6항에 있어서, 상기 게이트와 장벽층 사이에,상기 게이트의 저항을 감소시키기 위한 실리사이드막을 더 구비하는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 장치.
- 제9항에 있어서, 상기 실리사이드막은,상기 장벽층을 구성하는 물질을 포함하는 실리사이드인 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 장치.
- 반도체기판에 트렌치를 형성하는 단계;상기 트렌치의 내벽에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에, 금속 장벽층을 형성하는 단계; 및상기 장벽층이 형성된 트렌치를 채우는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치형 게이트를 갖는 반도체 장치의 제조방법.
- 제11항에 있어서, 상기 장벽층은 내화성금속(refractory metal)으로 형성하고,상기 게이트는 불순물이 도우프된 폴리실리콘으로 형성하는 것을 특징으로 하는 트렌치형 게이트를 갖는 반도체 장치의 제조방법.
- 제12항에 있어서, 상기 내화성금속은,티타늄(Ti), 바나디움(V), 크롬(Cr), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 하프뮴(Hf), 탄탈륨(Ta) 및 텅스텐(W)으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 트렌치형 게이트를 갖는 반도체 장치의 제조방법.
- 제11항에 있어서, 상기 게이트를 형성하는 단계는,상기 장벽층이 형성된 결과물 상에 불순물이 도우프된 폴리실리콘막을 형성하는 단계; 및상기 결과물을 열처리함으로써, 상기 장벽층 상에 실리사이드막과 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 트렌치형 게이트를 갖는 반도체 장치의 제조방법.
- 제1 도전형의 반도체기판에 제2 도전형의 반도체영역을 형성하는 단계;상기 반도체영역의 상측에 제1 도전형의 소오스영역을 형성하는 단계;상기 반도체기판의 소정 영역에 트렌치를 형성하는 단계;트렌치가 형성된 상기 반도체기판 상에, 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에, 금속 장벽층을 형성하는 단계;상기 장벽층이 형성된 트렌치를 채우는 게이트를 형성하는 단계;게이트가 형성된 결과물 상에 층간절연막을 형성하는 단계;상기 층간절연막을 패터닝하여 상기 소오스영역 및 게이트를 노출시키는 단계; 및상기 소오스영역 및 게이트와 각각 접속된 소오스전극 및 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체장치의 제조방법.
- 제15항에 있어서, 상기 장벽층은 내화성금속(refractory metal)으로 형성하고,상기 게이트는 불순물이 도우프된 폴리실리콘으로 형성하는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 장치의 제조방법.
- 제16항에 있어서, 상기 내화성금속은,티타늄(Ti), 바나디움(V), 크롬(Cr), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 하프뮴(Hf), 탄탈륨(Ta) 및 텅스텐(W)으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 장치의 제조방법.
- 제15항에 있어서, 상기 게이트를 형성하는 단계는,상기 장벽층이 형성된 결과물 상에 불순물이 도우프된 폴리실리콘막을 형성하는 단계; 및상기 결과물을 열처리함으로써, 상기 장벽층 상에 실리사이드막과 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 장치의 제조방법.
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Legal Events
| Date | Code | Title | Description |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20120702 Year of fee payment: 12 |
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| LAPS | Lapse due to unpaid annual fee |