KR20040059769A - 모스트랜지스터 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- 229920005591 polysilicon Polymers 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 18
- 229910052796 boron Inorganic materials 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000003292 glue Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 2
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 230000006866 deterioration Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000005465 channeling Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- DYCJFJRCWPVDHY-LSCFUAHRSA-N NBMPR Chemical compound O[C@@H]1[C@H](O)[C@@H](CO)O[C@H]1N1C2=NC=NC(SCC=3C=CC(=CC=3)[N+]([O-])=O)=C2N=C1 DYCJFJRCWPVDHY-LSCFUAHRSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
채널링 및 붕소 투과에 의해 소자 특성이 열화되는 것을 방지하기 위한 모스 트랜지스터 및 그 제조 방법이 개시되어 있는 바, 본 발명의 모스 트랜지스터는 게이트전극이 형성될 영역에 트렌치가 형성된 반도체기판; 트렌치 단차를 따라 일정두께로 형성된 게이트절연막용 실리콘산화막; 상기 실리콘산화막 상의 트렌치 내부에 매립된 게이트전극용 메탈막; 상기 메탈 상부에 형성된 게이트전극용 폴리실리콘막; 및 게이트전극이 형성될 영역을 사이에 두고 서로 이격되어 상기 반도체기판 표면 하부에 형성된 소오스영역 및 드레인 영역을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체소자에 관한 것으로, 특히 모스트랜지스터 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 모스 트랜지스터의 게이트 전극은 도전성이 우수하여야 함은 물론, 고온 공정에 잘 견딜 수 있도록 용융점이 높아야하고 패터닝이 용이하여야 한다. 따라서, 폴리실리콘막은 고농도로 불순물을 도우핑하기가 용이하고 900℃ 내지 1000℃의 높은 온도에서 진행되는 후속열공정시 안정된 형태를 유지하는 특성을 갖고 있기에 게이트 전극으로 널리 사용되고 있다.
한편, 반도체소자가 점차 고집적화되어 감에 따라 나노(nano) 테크놀러지(technology)를 적용한 로직(Logic) 공정도 스케일 다운(scale down)에 대한 한계 상황이 여러 분야에서 나타나고 있다.
그 중의 하나가 얇은(Thin) 게이트절연막과 얇은 게이트 폴리실리콘 구조에 따른 채널링(channeling), 붕소(B) 투과, 폴리실리콘 게이트의 저항 열화 등이다.
도 1은 통상적인 모스트랜지스터의 구조를 보여주는 단면도이다.
도 1을 참조하면, 모스트랜지스터는 반도체기판(101) 내의 소정영역에 한정된 채널 영역을 사이에 두고 서로 소정의 간격으로 떨어져 형성된 소오스 영역(105a) 및 드레인 영역(105b)과, 상기 채널 영역 상부에 게이트절연막(102)에 의해 이격된 게이트 전극(103)으로 구성된다.
상기 게이트 전극(103), 게이트절연막(102) 및 채널 영역은 하나의 커패시터를 구성하며, 게이트 전극에 인가되는 전압에 따라 채널 영역에 반전층(inversion layer) 또는 축적층(accumulation layer)이 형성된다. 따라서, 게이트 전극(103)은 소오스 영역(105a) 및 드레인 영역(105b) 사이에 흐르는 전류를 제어하는 기능을 갖는다. 게이트 전극(103)의 측벽에는 절연막 스페이서(104)가 형성된다. 게이트전극(103) 및 소오스/드레인 영역(105a, 105b) 상에는 실리사이드막(106)이 형성되어 있다.
한편, p채널 MOSFET의 게이트 폴리실리콘에는 붕소(Boron, B)를 이온주입하는 방법으로 도핑을 실시하고 있다. p채널 MOSFET 영역의 게이트 폴리실리콘막에 붕소(B)를 선택적으로 이온주입할 때, 채널링(chenneling)현상을 방지하기 위하여 사영비정(Rp)이 폴리실리콘막의 두께보다 작도록 붕소(B)의 도핑 에너지를 조절하여 이온주입을 진행한다.
그러나, 이와 같이 붕소의 도핑 에너지를 작게하여 이온주입을 진행할 경우에는 도핑 후의 열처리 시에 도펀트의 활성화비(activation ratio)가 10％미만으로 낮게 되고, 폴리실리콘막과 게이트산화막과의 계면 부근에서의 붕소(B) 도핑농도가최대 1 ×1019 ions/㎠ 정도로 낮게 형성됨에 따라, p채널 MOSFET 영역의 폴리실리콘막에 도펀트 공핍(depletion) 현상이 발생하고, 이로 인하여 게이트산화막의 두께 증가 및 트랜지스터 특성의 열화를 초래하게 되는 문제점이 발생하고 있다.
이와 같은 도펀트 공핍현상을 보완하기 위하여 붕소(B)의 주입량의 증가, 이온주입 에너지 증가, 후속 열처리 시 온도와 시간의 증가 등과 같은 방법을 사용할 경우에는 붕소(B) 이온이 게이트산화막을 뚫고 확산되는 도펀트 투과(penetration)현상이 발생하여 실리콘기판의 붕소(B) 농도를 높이는 결과를 초래하고, 트랜지스터 소자의 특성을 변화시키며, 게이트산화막의 신뢰성을 저하시키게 되는 문제점이 있다.
또한, 붕소 투과에 의한 소자 특성 열화의 방지를 위하여 게이트절연막으로서 질화막/산화막의 복합 구조를 사용하는 방법이 있으나, 복합 절연막을 게이트절연막으로 적용하는 경우는 소자 측면에서 Vtext 쉬프트(Shift), 채널이동도(channel Mobility) 감소, NBTI 열화, 오프 전류 증가 등 많은 문제점을 안고 있다.
본 발명은 게이트절연막으로서 소자 특성에 유리한 실리콘산화막(SiO2)을 적용하면서도 채널링 및 붕소 투과에 의해 소자 특성이 열화되는 것을 방지하고 아울러 게이트 폴리실리콘 공핍 현상을 방지할 수 있는 모스트랜지스터 및 그 제조 방법을 제공하는데 있다.
도 1은 통상적인 모스트랜지스터의 구조를 보여주는 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 모스트랜지스터의 구성을 보여주는 단면도.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 모스트랜지스터 제조 방법을 보여주는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
상기 목적을 달성하기 위한 본 발명의 모스트랜지스터는, 게이트전극이 형성될 영역에 트렌치가 형성된 반도체기판; 트렌치 단차를 따라 일정두께로 형성된 게이트절연막용 실리콘산화막; 상기 실리콘산화막 상의 트렌치 내부에 매립된 게이트전극용 메탈막; 상기 메탈 상부에 형성된 게이트전극용 폴리실리콘막; 및 게이트전극이 형성될 영역을 사이에 두고 서로 이격되어 상기 반도체기판 표면 하부에 형성된 소오스영역 및 드레인 영역을 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 모스트랜지스터 구조를 보여주는 단면도이다.
도 2를 참조하면, 반도체기판(201)은 게이트가 형성될 영역에 트렌치가 형성되고, 트렌치 단차를 따라 일정두께로 게이트산화막(202)이 형성되며, 게이트산화막(202) 상의 트렌치 내부에는 게이트전극용 메탈(210)이 매립되어 있다. 메탈(210) 상에는 게이트전극용으로서 붕소(B)가 도핑된 폴리실리콘막(203)이 형성된다. 메탈(210)의 상,하부에는 접착력 향상을 위한 글루층(예컨대 TiN)이 각기 게재될 수 있다. 게이트산화막(202)은 SiO2이다.
반도체기판(201) 내에서 게이트가 형성될 영역을 사이에 두고 서로 이격되어 소오스 영역(205a) 및 드레인 영역(205b)이 형성된다.
폴리실리콘막(203)의 측벽에는 절연막 스페이서(204)가 형성되고, 폴리실리콘막(203) 및 소오소/드레인 영역(205a, 205b) 상부에는 게이트 저항 개선을 위하여 실리사이드막(106)이 형성되어 있는 바, 스페이서(204) 및 실리사이드막(106)은 소자에 따라 선택적으로 적용가능한 것이다.
이와 같이 본 발명의 모스트랜지스터는 폴리실리콘막 하부에 얇은 메탈을 형성하여, 붕소 투과 및 게이트 폴리실리콘 공핍을 효과적으로 방지한 것이다. 이는 소자적으로 메탈 게이트의 장점을 적극 이용하고, 하부메탈/상부폴리실리콘 구조이므로 메탈 게이트의 단점중 하나인 산화 저항성 저하를 방지할 수 있다. 또한, 게이트 패터닝을 용이하게 할 수 있는 장점이 있다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 모스트랜지스터의 제조 방법을 보여주는 공정 단면도이다.
도 3a는 게이트전극이 형성될 영역의 반도체기판(201)을 선택적으로 식각하여 트렌치(302)를 형성한 것이다. 트렌치의 깊이는 약 300Å으로 한다. 본 발명에서 트렌치를 형성하는 이유는 메탈 게이트가 실리콘기판 상에 직접 형성되지 않고 기판내에 메탈 게이트가 형성되도록 하여 후속 공정에 의해 발생되는 액티브 손실을 고려하는 동시에 게이트산화막 손실 또한 방지할 수 있기 때문이다.
이어서, 도 3b는 게이트절연막용 실리콘산화막(SiO2)(302)과, 게이트전극용 메탈(303) 및 폴리실리콘막(304)을 적층한 것이다. 실리콘산화막(SiO2)(302)은 식각된 반도체기판 표면을 세정한 후 열 산화 공정을 통해 형성한다. 메탈(303)의 증착 전후에는 각각 글루층인 TiN을 증착할 수 있고, 이때 각 글루층은 약 100Å 정도로 하고 메탈(303)은 약 200Å 정도로 한다. 메탈은 텅스텐(W) 또는 알루미늄(Al)이 적용 가능하다. 폴리실리콘막(304)은 약 1500Å 증착한다.
이어서, 도 3c는 적층된 막(302, 303, 304)들을 패터닝하여 게이트 전극을 형성한 것이다. 패턴 형성을 위한 방법은 여러가지가 있을 수 있다. 예컨대 포토레지스트패턴을 형성하고 이를 마스크로하여 적층된 막들을 건식 또는 습식 식각하는 방법을 사용할 수 있다.
이어서, 도 3d는 소오스/드레인영역(306a, 306b)을 형성한 상태로서, 저농도 소오스/드레인 이온주입, 절연막 스페이서(305) 형성 및 고농도 소오스/드레인 이온주입을 차례로 실시한 것이다. 저농도 및 고농도 소오스/드레인 이온주입시 붕소(B)가 폴리실리콘막(304)에도 주입되나, 폴리실리콘막(304) 하부에는 메탈(303)이 존재하므로 게이트산화막으로 붕소가 투과되는 것을 방지할 수 있고, 아울러 폴리실리콘의 공핍을 억제할 수 있다.
도 3e는 살리사이드(Salicide) 공정을 수행한 것으로, 게이트 폴리실리콘막(304) 및 소오스/드레인영역(306a, 306b)에 실리사이드막(307)이 형성된다. 도 3e에서 얇은 접합 형성을 위하여 소오스/드레인영역(306a, 306b)의 기판이 일부 식각된 다음, 실사이드막이 형성된 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 게이트전극 하부에 얇은(약 300Å) 메탈 게이트를 형성시켜, 붕소 투과 게이트 폴리실리콘 공핍을 효과적으로 방지한다.
그리고, 본 발명은 메탈 게이트 상부에 폴리실리콘막을 적층하는 방법을 이용하고 있는 바, 이는 소자적으로는 메탈 게이트의 장점을 적극 이용하여 소자 열화를 방지하는 동시에, 메탈 게이트의 단점중 하나인 산화 저항성 저하를 상부 폴리실리콘 게이트로 방지할 수 있으며, 게이트 패턴이 용이하다는 효과를 갖는다.
Claims (8)
- 게이트전극이 형성될 영역에 트렌치가 형성된 반도체기판;트렌치 단차를 따라 일정두께로 형성된 게이트절연막용 실리콘산화막;상기 실리콘산화막 상의 트렌치 내부에 매립된 게이트전극용 메탈막;상기 메탈 상부에 형성된 게이트전극용 폴리실리콘막; 및게이트전극이 형성될 영역을 사이에 두고 서로 이격되어 상기 반도체기판 표면 하부에 형성된 소오스영역 및 드레인 영역을 포함하는 모스트랜지스터.
- 제1항에 있어서,상기 메탈막은 상,하부에 접하는 층들과의 접착력 향상을 위하여 형성된 글루층을 더 포함하는 것을 특징으로 하는 모스트랜지스터.
- 제1항에 있어서,상기 메탈층은 기판내에 약 300Å의 두께로 형성되는 것을 특징으로 하는 모스트랜지스터.
- 제1항에 있어서,상기 메탈층은 텅스텐 또는 알루미늄을 포함하는 것을 특징으로 하는 모스트랜지스터.
- 제1항에 있어서,상기 폴리실리콘막 및 상기 소오스/드레인영역에는 붕소가 도핑된 것을 특징으로 하는 모스트랜지스터.
- 제1항 내지 제5항중 어느한 항에 있어서,상기 폴리실리콘막 및 상기 소오스/드레인영역 상에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 모스트랜지스터.
- 게이트전극이 형성될 영역의 반도체기판에 트렌치를 형성하는 단계;트렌치 단차를 따라 일정두께로 게이트절연막용 실리콘산화막을 형성하는 단계;상기 실리콘산화막 상의 트렌치 내부에 게이트전극용 메탈막을 매립하는 단계;상기 메탈막 상부에 게이트전극용으로서 폴리실리콘막을 형성하는 단계; 및상기 반도체기판 표면 하부에 게이트전극이 형성될 영역을 사이에 두고 서로 이격된 소오스영역 및 드레인영역을 형성하는 단계을 포함하는 모스트랜지스터 제조 방법.
- 제7항에 있어서,상기 소오스영역 및 드레인영역을 붕소 이온주입에 의해 형성하는 것을 특징으로 하는 모스트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020086271A KR100937102B1 (ko) | 2002-12-30 | 2002-12-30 | 모스트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020086271A KR100937102B1 (ko) | 2002-12-30 | 2002-12-30 | 모스트랜지스터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040059769A true KR20040059769A (ko) | 2004-07-06 |
| KR100937102B1 KR100937102B1 (ko) | 2010-01-15 |
Family
ID=37351742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020086271A KR100937102B1 (ko) | 2002-12-30 | 2002-12-30 | 모스트랜지스터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100937102B1 (ko) |
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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2002
- 2002-12-30 KR KR1020020086271A patent/KR100937102B1/ko active IP Right Grant
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